JPS6079438A - System switching control system of information processing system - Google Patents
System switching control system of information processing systemInfo
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Abstract
Description
【発明の詳細な説明】 本発明は情報処理系の系切替制御方式に関する。[Detailed description of the invention] The present invention relates to a system switching control method for an information processing system.
情報処理システムの信頼性を向上する手段として、装置
を二重化する構成すなわちデープレックスシステムが知
られている。2. Description of the Related Art As a means for improving the reliability of an information processing system, a duplex system, which has a configuration in which devices are duplicated, is known.
第1図にデュプレックスシステムの概念図に示す。この
システムは、現用系1と待機系51と両系間を接続する
系間インタフェース信号IIIIi!110とから構成
される。現用系1および待機系51はそれぞれ単独で情
報処理が行えるシステムであるが、全く同じ構成である
必要はない。Figure 1 shows a conceptual diagram of a duplex system. This system uses an intersystem interface signal IIIi! that connects the active system 1 and the standby system 51 and both systems. 110. The active system 1 and the standby system 51 are systems that can each independently process information, but they do not need to have exactly the same configuration.
現用系1は業務運用を行い、待機系51は待機状態であ
る。ここで、待機状態としていくつかの状態が考えられ
る。例えば、電源を投入せずに待機している状態、電源
を投入してプログラムロード待ちの状態またはプログラ
ムがロードされバッチジョブを実行して待機している状
態等がある。The active system 1 performs business operations, and the standby system 51 is in a standby state. Here, several states can be considered as the standby state. For example, the computer may be in a standby state without turning on the power, in a state in which the power is turned on and waiting to load a program, or in a state in which a program is loaded and a batch job is executed and on standby.
さて、現用系に何らかの障害が発生し、現用系での業務
の続行が不可能と判断された場合には、系間インタフェ
ース信号線110を介して待機系を起動し、現用系から
待機系に業務全移管し、待機系にて業務を続行すること
により障害によるシステムパスンを極力減少させた信頼
度の高いシステムを構築できる。Now, if some kind of failure occurs in the active system and it is determined that it is impossible to continue the work on the active system, the standby system is activated via the intersystem interface signal line 110, and the system is switched from the active system to the standby system. By transferring all operations and continuing operations on a standby system, it is possible to build a highly reliable system that minimizes the number of system passes due to failures.
デュプレックスシステムの一例を示す第2図を参照して
従来の系切替え制御方式を説明する。現用系1および待
機系51は、複数の中央処理装置(CPLI)2および
53と、主記憶装置(MEM)3および52と、入出力
制御装置(IOP)4および55と、通信制御装置(I
CA)5および54と、これら各装置の監視制御・系間
制御を行う監視装置(8VP)6および56とから構成
されている。A conventional system switching control method will be explained with reference to FIG. 2 showing an example of a duplex system. The active system 1 and the standby system 51 include a plurality of central processing units (CPLI) 2 and 53, main memory devices (MEM) 3 and 52, input/output control devices (IOP) 4 and 55, and a communication control device (I
CA) 5 and 54, and monitoring devices (8VP) 6 and 56 that perform monitoring control and intersystem control of these devices.
さらに、このシステムは、この2つの系で共有される切
替え装置(’8W)102と、切替制御装置(8WC)
101 と、各種入出力機器類103〜108とを含む
。各種入出力機器類には、例えは、ファイル系の磁気デ
ィスク装置や磁気テープ製型等の他、端末系のカードリ
ーダ、ラインプリンタや銀行の窓口端末等がある。両系
のSVP間はインタフェース信号線110により接続さ
れる。インタフェース信号線110は複数の信号線から
成り、SVP割込信号線とその受付は信号線とを含む。Furthermore, this system includes a switching device ('8W) 102 and a switching control device (8WC) shared by these two systems.
101 and various input/output devices 103 to 108. Various input/output devices include, for example, file-based magnetic disk devices and magnetic tape molds, as well as terminal-based card readers, line printers, bank teller terminals, and the like. The SVPs of both systems are connected by an interface signal line 110. The interface signal line 110 is composed of a plurality of signal lines, and includes an SVP interrupt signal line and a reception signal line.
8VP6と5vvC101との間の信号線40および8
VP56と5WCIOIとの間の信号m90はそれぞれ
のSVPからの系切替え指示信号用信号線であり、5W
CIOIが5WI02を介して各入出力機器103〜1
08に接続される糸の切替えを行う。Signal lines 40 and 8 between 8VP6 and 5vvC101
Signal m90 between VP56 and 5WCIOI is a signal line for system switching instruction signal from each SVP, and 5W
CIOI connects each input/output device 103 to 1 via 5WI02
Switch the thread connected to 08.
現用系1による業務の実行中には、5W102と接続さ
れている各押入出力機器103〜108は5W102を
介して信号線20および30により現用系lのl0P4
およびICA3と接続されている。During execution of work by the active system 1, each input/output device 103 to 108 connected to the 5W 102 connects to the l0P4 of the active system 1 via the signal lines 20 and 30 via the 5W 102.
and ICA3.
糸切替えは現用系1による業務続行不可能時に行われる
が、その要因としては、例えば、SvPの障i、cPU
の障害およびソフトウェアの障害等がある。さらに、I
OPやICAもシステムに必須であるときにはこれらの
障害も系切替えの要因となりうる。現用系1の8VP6
の障害時にl′i、5VP6はシステムパス10を介し
てCPU2に障害報告を行い、CPU2はこれをソフト
ウェアに報告する。Thread switching is performed when it is impossible for the active system 1 to continue the work, but the reasons for this include, for example, SvP failure i, cPU
problems and software problems. Furthermore, I
When OP and ICA are also essential to the system, their failures can also become a factor in system switching. 8VP6 of active system 1
When a failure occurs, l'i, 5VP6 reports the failure to the CPU 2 via the system path 10, and the CPU 2 reports this to the software.
現用糸1のソフトウェアは、系切替えの準備を行い、8
VP6に対して待機系51の8VP56にsvp割込を
発生させるような命令を実行する。また。The software for the current yarn 1 prepares for system switching, and
An instruction is executed for the VP6 to cause an svp interrupt to be generated in the 8VP56 of the standby system 51. Also.
ソフトウェア障害時には、ソフトウェアは系切替えの準
備を行い%5VP6に対して待機系51の5VP56に
SVP割込を発生させるような命令を実行する。また、
現用系1のCPU2の障害時には、SVP 6が障害を
検出し、待機系51の8VP56にSvP割込を発生す
る。一方、SVP割込を受付けた待機系51の8VP5
6は待機系51が電掠断状態であれは電源を投入し、プ
ログラムロード待ち状態であればグログラムのロードを
行い、ソフトウェアを起動してCPU53に割込を発生
させる。In the event of a software failure, the software prepares for system switching and executes an instruction for %5VP6 to cause the 5VP56 of the standby system 51 to generate an SVP interrupt. Also,
When a failure occurs in the CPU 2 of the active system 1, the SVP 6 detects the failure and generates an SvP interrupt to the 8VP 56 of the standby system 51. On the other hand, 8VP5 of the standby system 51 that accepted the SVP interrupt
6 turns on the power if the standby system 51 is in the power-off state, loads the program if it is in the program load waiting state, starts the software, and generates an interrupt to the CPU 53.
CPU53id待機系のソフトウェアに対し割込を報告
し、ソフトウェアは8VP56に対して系切替えの命令
を実行する。5VP56は5WC101に対して系切替
え指示を出し、5WCIOIは5W102と接続されて
いる各種入出力機器103〜108を待機系51と接続
する。しかし、
この方式では、SVP障害の場合の糸切替え時には、ソ
フトは、障害中のSvPに対して8VP割込を発生させ
るような命令を実行することになるのでその動作は保証
されない。これを保証するにはSVP割込発生と系間イ
ンタフェースの制御とはSVPとは独立したハードウェ
アで実現しなければならないという欠点がある。The interrupt is reported to the CPU53id standby system software, and the software executes a system switching command to the 8VP56. The 5VP 56 issues a system switching instruction to the 5WC 101, and the 5WCIOI connects the various input/output devices 103 to 108 connected to the 5W 102 to the standby system 51. However, in this method, when switching threads in the case of an SVP failure, the software executes an instruction that generates an 8VP interrupt for the SVP in failure, so its operation is not guaranteed. To guarantee this, the SVP interrupt generation and intersystem interface control must be realized by hardware independent of the SVP, which is a drawback.
また、別の方式として、5VP6障害時に、 5vp6
がCPU 2に障害報告を行うとともに待機系51の5
VP56に対してSVP割込を発生することが考えられ
る。CPU2は現用系1のソフトウェアに対してSvP
障害を報告し、現用系1のソフトウェアは系切替えの準
備を行う。一方、SVP割込みを受付けたSVP 56
は前述と同様にして待機系51のソフトウェアを起動し
CPU53に割込を発生させる。CPU53は待機系5
1のソフトウェアに対して割込を報告し、ソフトウェア
はSVP 56に対し系切替えの命令を実行する。以下
前述と同様にして系切替えを行う。この方式では、SV
P障害時には、SVP自身がSVP割込を発生するので
SVP割込発生のためにSvPと独立なハードウェアを
心安としないが、現用系ソフトと待機糸ソフトとの間に
同期化が行われていないので、現用系ンフトが知らない
うちまたは現用系ソフトが業務実行中に系切替えが行わ
れてしまう可能性があり、ファイルの同各を破壊したり
する恐れがあるという欠点がある。In addition, as another method, when 5VP6 fails, 5VP6
reports the failure to CPU 2, and the standby system 51 5
It is possible to generate an SVP interrupt to the VP56. CPU2 performs SvP for the software of active system 1.
The failure is reported, and the software on the active system 1 prepares for system switching. On the other hand, SVP 56 that accepted the SVP interrupt
starts the software of the standby system 51 and generates an interrupt to the CPU 53 in the same manner as described above. CPU53 is standby system 5
The interrupt is reported to the software of SVP 56, and the software executes a system switching instruction to SVP 56. Thereafter, system switching is performed in the same manner as described above. In this method, SV
In the event of a P failure, the SVP itself generates an SVP interrupt, so hardware that is independent of SvP is not reliable in order to generate an SVP interrupt, but synchronization is performed between the active software and the standby thread software. Therefore, system switching may occur without the active software's knowledge or while the active software is executing a task, and there is a risk that the same files may be destroyed.
本発明の目的は上述の欠点を除去した情報処理系の糸切
替制御方式を提供することにある。An object of the present invention is to provide a thread switching control method for an information processing system that eliminates the above-mentioned drawbacks.
本発明の方式は、第1および第2の処理系を有する情報
処理系の切替制御方式において、前記第1(または第2
)の処理系での障害検出に応答して前記第1(または第
2)の処理系から前記第2(または第1)の処理系に割
込信号を送出し、該割込信号に応答して前記第2(また
は第1)の処理系から前記第1(または第2)の処理系
に該第1(’!たけ第2)の処理系の命令実行動作を停
止させるための強制停止信号を送出しlcあと、前記第
2(または第1)の処理系が前記第1(またはa↓2)
の処理系の処理を続行する。The method of the present invention is a switching control method for an information processing system having a first and a second processing system.
) in response to a failure detected in the processing system, the first (or second) processing system sends an interrupt signal to the second (or first) processing system, and responds to the interrupt signal. a forced stop signal from the second (or first) processing system to the first (or second) processing system to stop the instruction execution operation of the first ('!taken second) processing system; After sending lc, the second (or first) processing system sends the first (or a↓2)
Continue processing of the processing system.
次に本発明について図面を参照して詳細に説明する。Next, the present invention will be explained in detail with reference to the drawings.
第3図に本発明における系間インタフェース信号線を示
す。現用糸lからはSVP割込信号線111と強制停止
信号線113とが、また、待機系51からはSVP割込
信号線112と強制停止信号線114とがそれぞれ他系
に対し接続される。FIG. 3 shows intersystem interface signal lines in the present invention. An SVP interrupt signal line 111 and a forced stop signal line 113 are connected to the active thread 1, and an SVP interrupt signal line 112 and a forced stop signal line 114 are connected to the standby system 51, respectively, to other systems.
第4図は強制停止信号線を起動する命令を示す図である
。命令長は32ビツトである。ビット〇−7は命令(O
P)コード部であり、ここではシステム・コール命令S
YCである。−I2は命令の補助情報であり16進にて
15を与えることによりシステム・コール命令中の強制
停止指示命令となる。Blはアドレス修飾時のペースレ
ジスタの値を示し、α1はディスプレースソフトを示す
。FIG. 4 is a diagram showing a command to activate the forced stop signal line. The instruction length is 32 bits. Bits 0-7 are instructions (O
P) code section, here system call instruction S
It is YC. -I2 is auxiliary information of the instruction, and by giving 15 in hexadecimal, it becomes a forced stop instruction instruction during a system call instruction. Bl indicates the value of the pace register at the time of address modification, and α1 indicates the displacement software.
第5図はSVP障害時の運用系および待機系の動作を時
間軸上で示した図である。FIG. 5 is a diagram showing the operations of the active system and standby system on a time axis when an SVP failure occurs.
次に第2図と第5図とを参照してSVP障害時の本発明
の方式の動作を説明する。現用系lの5VP6にてSv
P障害が発生すると、現用系1のCPU2に対して内部
マシンチェックの割込みを発生するとともに系間インタ
フェース110を介して待機系の5VP56に対しSV
P割込みを発生する。CPU2はソフトウェアに対し割
込みを発生し。Next, the operation of the system of the present invention in the event of an SVP failure will be explained with reference to FIGS. 2 and 5. Sv in 5VP6 of current system l
When a P fault occurs, an internal machine check interrupt is generated for the CPU 2 of the active system 1, and an SV is sent to the 5VP 56 of the standby system via the intersystem interface 110.
Generates a P interrupt. CPU2 generates an interrupt to software.
ソフトウェー7は通常業務を中断する処理を行って命令
を停止するが、ソフトウェアのバグ等の何らかの理由で
命令を実行し続ける場合がある。第5図においては、こ
のような例として命令B、C。Although the software 7 performs processing to interrupt normal operations and stops the instructions, the instructions may continue to be executed due to some reason such as a software bug. In FIG. 5, such examples include instructions B and C.
DおよびEと続行している場合を示している。一方、S
VP割込を受付けた8VP56はCPU52に対してS
VP割込みを発生し、CPU52はソフトウェア(−S
割込む。待機系のソフトウェアは現用系からのSVP割
込みを認識し系切替えの準備を行い、実際に糸切替え指
示を出す前に強制停止指示命令(SYC命令(I2=1
5))を実行し、現用系1のCPU2に対し停止を指示
する。CPU2では何らかの理由で命令を実行中である
と、現在実行中の命令(この例では命令E)の終了後に
命令の実行を停止する。従って、この時点以降、現用系
1のCPU 2 (ソフトウェア)はシステムに共有の
各種入出力装置に対して伺ら動作を行わない。このあと
、待機糸51のCPU52(ソフトウェア)は5WCI
OIに対して系切替の指示を行う命令を実行し、5W1
02と接続された各押入出力装置103〜108を待機
系に接続し、待機系にて業務を再開することができる。The case where D and E are continued is shown. On the other hand, S
The 8VP56 that accepted the VP interrupt sends S to the CPU52.
A VP interrupt is generated, and the CPU 52 interrupts the software (-S
interrupt. The standby system software recognizes the SVP interrupt from the active system, prepares for system switching, and issues a forced stop command (SYC command (I2=1
5)) and instructs the CPU 2 of the active system 1 to stop. If the CPU 2 is executing an instruction for some reason, the CPU 2 stops executing the instruction after the currently executing instruction (in this example, instruction E) is completed. Therefore, from this point on, the CPU 2 (software) of the active system 1 does not operate on the various input/output devices shared by the system. After this, the CPU 52 (software) of the standby thread 51
Executes an instruction to instruct OI to switch systems, and 5W1
Each push-in/output device 103 to 108 connected to 02 can be connected to the standby system, and business can be restarted in the standby system.
第6図は本発明の方式を行うための一実施例を示す図で
ある。図においては、本発明と関連する部分のみを示し
てあり、一般的な情報処理装置に必要な他の構成要素(
例えは、記憶装置や演算器等)は省略しである。図にお
いて、系間インタフェース線111〜114はそれぞれ
待機系へのSVP割込線、待機系からのSVP割込信号
線、待機系への強制停止信号線および待機系からの強制
停止信号線である。FIG. 6 is a diagram showing an embodiment for carrying out the method of the present invention. In the figure, only the parts related to the present invention are shown, and other components necessary for a general information processing device (
For example, storage devices, arithmetic units, etc.) are omitted. In the figure, intersystem interface lines 111 to 114 are an SVP interrupt line to the standby system, an SVP interrupt signal line from the standby system, a forced stop signal line to the standby system, and a forced stop signal line from the standby system, respectively. .
本実施例は、8VP割込信号線112を一時保持する保
持回路201.8VP割込をマスク(受付は不能に)す
るマスク回路202%保持回路201およびマスク回路
202からの出力のAND(論理積)条件を発生するA
ND回路203、他の割込信号線群2071 各独割込
信号線のOR(論理和)条件を発生する0′#L回路2
04.OR回路204の出力により起動されソフトウェ
アに対し割込を発生する割込発生回路205、待機系か
らの強制停止信号線114を一時保持する保持回路21
1、他の命令停止信号線群214、各種命令停止信号線
のOR条件を発生するOR回路212.OR回路212
の出力によし起動され現在実行中の命令の終了時点で命
令の実行を停止する命令停止制御回路213、ソフトウ
ェアが実行する命令を一語分格納する命令レジスタ22
1、命令レジスタ221の内容を解読するデコーダ22
2.デコーダ222がsvp割込発生命令をデコードし
たときその出力信号を一時保持する保持回路223.S
VP障害又はCPU障害発生時に出力を発生する8VP
割込発生回路225゜保持回路223およびSVP割込
発生回路225の出力のAND条件を発生するAND回
路226゜およびデコーダ222が強制停止指示命令を
デコードしたときその出力信号を一時保持する保持回路
224を備えている。In this embodiment, a holding circuit 201 temporarily holds the 8VP interrupt signal line 112, a masking circuit 202 masks the 8VP interrupt (disables reception), and an AND (logical product) of the outputs from the % holding circuit 201 and the masking circuit 202. ) A that generates the condition
ND circuit 203, other interrupt signal line group 2071 0'#L circuit 2 that generates an OR (logical sum) condition for each German interrupt signal line
04. An interrupt generation circuit 205 that is activated by the output of the OR circuit 204 and generates an interrupt to software, and a holding circuit 21 that temporarily holds the forced stop signal line 114 from the standby system.
1. An OR circuit 212 that generates an OR condition for other instruction stop signal line groups 214 and various instruction stop signal lines. OR circuit 212
an instruction stop control circuit 213 that is activated by the output of , and stops execution of the instruction at the end of the currently executing instruction; and an instruction register 22 that stores one word of the instruction to be executed by the software.
1. Decoder 22 that decodes the contents of the instruction register 221
2. A holding circuit 223 that temporarily holds the output signal when the decoder 222 decodes the svp interrupt generation instruction. S
8VP that generates output when a VP failure or CPU failure occurs
Interrupt generation circuit 225°, AND circuit 226° that generates an AND condition for the outputs of the holding circuit 223 and the SVP interrupt generation circuit 225, and a holding circuit 224 that temporarily holds the output signal when the decoder 222 decodes the forced stop instruction command. It is equipped with
第6図では現用系について示したが待機系についても同
じ構成?持つものとする。Figure 6 shows the active system, but is the configuration the same for the standby system? shall have it.
現用系では、CPUまたは8VPが障害になった場合に
回路225が出力信号を発生する。また、ソフトウェア
が障害の場合には、ソフトウェアは8VP割込発生命令
を実行し、デコーダ222がこの命令をデコードするこ
とにより保持回路223をセットする。いずれの場合も
、待機系に対し8VP割込信号を線111 を介して送
出する。In the active system, circuit 225 generates an output signal if the CPU or 8VP fails. If the software is at fault, the software executes an 8VP interrupt generation instruction, and the decoder 222 decodes this instruction to set the holding circuit 223. In either case, an 8VP interrupt signal is sent to the standby system via line 111.
一方、第6図を待機系として考えると、信号線112を
介してSVP割込が発生すると、これが保持回路201
で保持され、マスク回路202のマスクビットがt′0
″でなけれはAND回路203から割込信号75℃生し
1割込発生回路205によりソフトウェアに割込みが知
らされる。ソウトウエアは割込原因を調べ、SVP割込
を認識すると系切替えの準備を行い現用系を強制停止さ
せるために強制停止指示命令(SYC命令(I2=15
))を実行する。デコーダ222はこの命令をデコード
し。On the other hand, considering FIG. 6 as a standby system, when an SVP interrupt occurs via the signal line 112, this interrupts the holding circuit 201.
The mask bit of the mask circuit 202 is held at t'0.
'', an interrupt signal of 75°C is generated from the AND circuit 203, and the 1st interrupt generation circuit 205 notifies the software of the interrupt.The software investigates the cause of the interrupt, and when it recognizes the SVP interrupt, prepares for system switching. In order to forcibly stop the active system, a forced stop instruction command (SYC command (I2=15
)). Decoder 222 decodes this instruction.
結果を保持回路224に一時保持し、信号線113を介
して現用系に対して強制停止を指示する。The result is temporarily held in the holding circuit 224, and a forced stop is instructed to the active system via the signal line 113.
古び第6図を現用系と考えると、現用系祉待機系から信
号線114を介して強制停止を指示されると、保持回路
211に一時保持し、OR回路212を介して命令停止
制御回路213に出力される。この回路213は現在実
行中の命令の終了時点で次の命令以降の命令の実行を中
断停止する。If we consider the diagram in FIG. 6 as the active system, when a forced stop is instructed from the active standby system via the signal line 114, it is temporarily held in the holding circuit 211 and sent to the instruction stop control circuit 213 via the OR circuit 212. is output to. This circuit 213 interrupts and stops execution of the next and subsequent instructions at the end of the currently executed instruction.
以上述べた動作により現用系の除害等で系切替えが必要
になったとき、例え現用系が命令続行中であっても現用
系の命令を停止することにより安全に系切替えを行い中
断された業務を再開することができる。As a result of the operations described above, when a system switch is required to remove harm from the active system, even if the active system is continuing instructions, the system can be safely switched and interrupted by stopping the commands on the active system. Business can be resumed.
以上、本発明には、少ないノー−ドウエアの付加により
容易に糸切替えの動作を保証できるという効果がある。As described above, the present invention has the advantage that thread switching operation can be easily guaranteed by adding a small amount of nodeware.
第1図はデュプレックスシステムの概念図、第2図はデ
ュプレックスシステムの一例を示すブロック図、第3図
は本発明の方式によるデュプレックスシステムの系間イ
ンタフェース信号線を示すブロック図、第4図は本発明
に使用する命令の形玄を示す図−m5図は本発明の方式
による動作を示すタイムチャートおよび第6図は本発明
の方式を行うための一実−施例を示すブロック図である
。
図において、1・・・・・・現用系、2,53・・・・
・・中央処理装置、3.52・・・・・・主記憶装置、
4.55・・・・・・入出力制御装置、5.54・川・
・通信制御装置、6.56・・・・・・監視装置、10
.60・・・・・・システム・バス、20,30,40
,70,80,90,120゜130.140,150
,160,170・旧・・信号線、110〜114・・
・・・・系間インタフェース信号線、1o1・・・・・
・切替制御装置、102・・・・・・切替装置、103
〜108・・・・・・入出力機器、201,211,2
23,224・・・・・・保持回路、202・・・・・
・マスク回路、203゜226−・・・−・AN D回
路、204,212−・四−OR回路、205°・・・
・・割込発生回路、213・・・・・・命令停止制御回
路、221・・・・・・レジスタ、222・・・・・・
デコーダ。
〈二/
第1図
第5図
第6図Fig. 1 is a conceptual diagram of a duplex system, Fig. 2 is a block diagram showing an example of a duplex system, Fig. 3 is a block diagram showing intersystem interface signal lines of a duplex system according to the method of the present invention, and Fig. 4 is a block diagram showing an example of a duplex system. FIG. M5 is a time chart showing the operation according to the method of the present invention, and FIG. 6 is a block diagram showing an embodiment for carrying out the method of the present invention. In the figure, 1...current system, 2,53...
... central processing unit, 3.52 ... main memory,
4.55...Input/output control device, 5.54・River・
・Communication control device, 6.56...Monitoring device, 10
.. 60...System bus, 20, 30, 40
,70,80,90,120°130.140,150
,160,170・old・・signal line, 110~114・・
...Intersystem interface signal line, 1o1...
- Switching control device, 102...Switching device, 103
~108... Input/output equipment, 201, 211, 2
23, 224...Holding circuit, 202...
-Mask circuit, 203°226-...-AND circuit, 204,212-4-OR circuit, 205°...
...Interrupt generation circuit, 213...Instruction stop control circuit, 221...Register, 222...
decoder. <2/ Figure 1 Figure 5 Figure 6
Claims (1)
御方式において、前記第1(または第2)の処理系での
障害検出に応答して前記第1(または第2)の処理系か
ら前記第2(または第1)の処理系に割込信号を送出し
、該割込信号に応答して前記第2(または第1)の処理
系から前記第1(または第2)の処理系に該第1(また
は第2)の処理系の命令実行動作を停止させるための強
制停止信号を送出したあと、前記第2(または第1)の
処理系が前記第1(または帛2)の処理系の処理を続行
することを特徴とする情報処理系の系切替制御方式。In a system switching control method for an information processing system having a first and a second processing system, the first (or second) processing system responds to failure detection in the first (or second) processing system. sends an interrupt signal to the second (or first) processing system, and in response to the interrupt signal, the second (or first) processing system executes the first (or second) processing. After sending a forced stop signal to the system to stop the instruction execution operation of the first (or second) processing system, the second (or first) processing system A system switching control method for an information processing system, characterized in that processing of a processing system continues.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58188216A JPS6079438A (en) | 1983-10-07 | 1983-10-07 | System switching control system of information processing system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58188216A JPS6079438A (en) | 1983-10-07 | 1983-10-07 | System switching control system of information processing system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6079438A true JPS6079438A (en) | 1985-05-07 |
Family
ID=16219797
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58188216A Pending JPS6079438A (en) | 1983-10-07 | 1983-10-07 | System switching control system of information processing system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6079438A (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5015457A (en) * | 1973-06-08 | 1975-02-18 | ||
JPS5688519A (en) * | 1979-12-21 | 1981-07-18 | Toshiba Corp | System switching device |
-
1983
- 1983-10-07 JP JP58188216A patent/JPS6079438A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5015457A (en) * | 1973-06-08 | 1975-02-18 | ||
JPS5688519A (en) * | 1979-12-21 | 1981-07-18 | Toshiba Corp | System switching device |
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