JPS6062731A - Data input device - Google Patents
Data input deviceInfo
- Publication number
- JPS6062731A JPS6062731A JP58171695A JP17169583A JPS6062731A JP S6062731 A JPS6062731 A JP S6062731A JP 58171695 A JP58171695 A JP 58171695A JP 17169583 A JP17169583 A JP 17169583A JP S6062731 A JPS6062731 A JP S6062731A
- Authority
- JP
- Japan
- Prior art keywords
- data
- digit
- digits
- significant digit
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J5/00—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
- H03J5/02—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with variable tuning element having a number of predetermined settings and adjustable to a desired one of these settings
- H03J5/0245—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form
- H03J5/0272—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer
- H03J5/0281—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer the digital values being held in an auxiliary non erasable memory
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Input From Keyboards Or The Like (AREA)
- Circuits Of Receivers In General (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は、データを機器に入力するだめのデータ入力装
置に関し、特に受信周波数を示すデータを受信機に入力
するだめの装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data input device for inputting data into equipment, and more particularly to a data input device for inputting data indicating reception frequencies into a receiver.
０から９までの１０進数にそれぞれ対応した１０個のキ
ースイッチを含んで形成されかつこれら１０個のキース
イッチを押圧することにより対応する数値を示すデータ
を発生するテンキーによって受信周波数の設定をなすよ
うに構成された受信機が既に考案されている。かかる受
信機においてテンキーのキー操作によって発生したデー
タを入力するために使用されている従来のデータ入力装
置を第１図に示す。第１図において、テンキー１におけ
るキースイッチＫＳｏ −ＫＳＱの一端が接地されてい
る。これらキースイッチＫＳｏ ＝ ＫＳＱが押圧され
るとキースイッチＫＳｏ −ＫＳＱの他端にテンキー１
のキー操作によって発生したデータに応じた低レベル信
号が発生する。これらキースイッチＫＳｏ〜ＫＳ９の他
端に発生した低レベル信号によって示されるデータはテ
ンキー１の出力データとしてデータ入力装置２に供給さ
れる。データ入力装置２において、テンキー１の出力デ
ータはエンコーダ３及びＯＲ（論理和）回路４に供給さ
れる。エンコーダ３は、テンキー１の出力データが供給
されると押圧されたキースイッチに対応しかつＢＣＤ
（ＢｉｙＬａｒｙＣｏｄｅｄ Ｄｅｃｉｍａｌ） 符号
化されたデータを出力する構成となっている。このエン
コーダ３の出力データはレジスタ５に供給される。また
、ＯＲ回路４はテンキー１の出力データを示す低レベル
信号が発生したときパルスを発生する構成となっている
。このＯＲ回路４より出力されたパルスは、レジスタ５
及びバイナリカウンタ６の各クロック入力端子に供給さ
れる。レジスタ５は、エンコーダ３の出力データを形成
するビット２°〜２３にそれぞれ対応した信号が直列入
力端子に供給される４つの４ビツトシフトレジスタで形
成されている。The receiving frequency is set using the numeric keypad, which includes 10 key switches each corresponding to a decimal number from 0 to 9, and which generates data indicating the corresponding numerical value by pressing these 10 key switches. A receiver configured in this manner has already been devised. FIG. 1 shows a conventional data input device used in such a receiver to input data generated by key operations on a numeric keypad. In FIG. 1, one end of the key switches KSo-KSQ in the numeric keypad 1 is grounded. When these key switches KSo = KSQ are pressed, numeric key 1 is displayed at the other end of the key switches KSo - KSQ.
A low level signal is generated according to the data generated by the key operation. The data indicated by the low level signals generated at the other ends of these key switches KSo to KS9 is supplied to the data input device 2 as output data of the numeric keypad 1. In the data input device 2, output data from the numeric keypad 1 is supplied to an encoder 3 and an OR (logical sum) circuit 4. The encoder 3 corresponds to the pressed key switch when the output data of the numeric keypad 1 is supplied, and the BCD
(BiyLaryCoded Decimal) It is configured to output encoded data. The output data of the encoder 3 is supplied to the register 5. Further, the OR circuit 4 is configured to generate a pulse when a low level signal indicating output data of the numeric keypad 1 is generated. The pulse output from this OR circuit 4 is transmitted to the register 5.
and each clock input terminal of the binary counter 6. The register 5 is formed by four 4-bit shift registers whose serial input terminals are supplied with signals respectively corresponding to bits 2° to 23 forming the output data of the encoder 3.
レジスタ５における４つの４ビツトシフトレジスタには
ＯＲ回路４よ多出力されたパルスがシフトクロックとし
て供給されている。これら４つの４ビツトシフトレジス
タの互いに対応する並列出力同士によってＢＣＤ符号化
された４桁のデータが形成されてＲＡＭ （Ｒａｎｄｕ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ） ７に供給される。The four 4-bit shift registers in the register 5 are supplied with multiple pulses output from the OR circuit 4 as shift clocks. BCD-encoded 4-digit data is formed by the parallel outputs of these four 4-bit shift registers, which correspond to each other.
m Access Memory) 7.
ＲＡＭ７の書込み指令入力端子及びレジスタ５のクリヤ
入力端子にはバイナリカウンタ６の計数値を示す出力デ
ータを形成するビットのうち最下位ビットから数えて３
番目のビットＺに対応する信号す彦わちバイナリカウン
タ６の計数値が４になったとき高レベルとなる信号が供
給されている。このビット２２に対応する信号はバイナ
リカウンタ６のクリヤ入力端子にも供給されているｏ
ＲＡＭ７よ多出力されるデータは、局発信号を発生する
ＰＬＬ（フェイズ・ロックド・ループ）回路において当
該局発信号の周波数を可変制御するだめのプログラマブ
ル分周器等からなるＰＬＬ制御回路８及び受信周波数を
表示する表示回路９に入力データとして供給される。The write command input terminal of the RAM 7 and the clear input terminal of the register 5 are provided with 3 bits counting from the least significant bit of the bits forming the output data indicating the count value of the binary counter 6.
A signal corresponding to the th bit Z, that is, a signal that becomes high level when the count value of the binary counter 6 reaches 4 is supplied. The signal corresponding to this bit 22 is also supplied to the clear input terminal of the binary counter 6.
The data outputted from the RAM 7 is sent to a PLL control circuit 8 consisting of a programmable frequency divider, etc. for variable control of the frequency of the local oscillation signal in a PLL (phase locked loop) circuit that generates the local oscillation signal, and a reception circuit. The signal is supplied as input data to a display circuit 9 that displays the frequency.
以上の構成において、テンキー１におけるキースイッチ
ＫＳｏ −ＫＳ９が抑圧操作されるとＯＲ回路４よりパ
ルスが出力されてレジスタ５においてデータが１桁分シ
フトされたのちエンコーダ３の出力データが最下位桁を
形成するように記憶される。In the above configuration, when the key switch KSo-KS9 on the numeric keypad 1 is suppressed, a pulse is output from the OR circuit 4, the data is shifted by one digit in the register 5, and then the output data of the encoder 3 is shifted to the lowest digit. stored to form.
また、それと同時にバイナリカウンタ６がカウントアツ
プする。このバイナリカウンタ６の計数値が４になると
ビット２２に対応する出力信号が高レベルとなってバイ
ナリカウンタ６の計数値がクリヤされて零に戻る。この
ため、バイナリカウンタ６のビット２２に対応する出力
信号は、バイナリカウンタ６における信号伝達時間（ｐ
ｒｏｐａｇａｔｉｏｎｄｅｌａｙ ｔｉｍｅ）に応じた
極めて短い時間幅を有する正のパルスとなる。この正の
パルスの発生時すなわち立上シ時にＲＡＭ７に書込み指
令がなされてレジスタ５に一時記憶されているＢＣＤ符
号化された４桁のデータが書込まれる。こののち、正の
パルスの消滅時すなわち立下シ時にレジスタ５の記憶内
容がクリヤされる。At the same time, the binary counter 6 counts up. When the count value of the binary counter 6 reaches 4, the output signal corresponding to bit 22 becomes high level, and the count value of the binary counter 6 is cleared and returns to zero. Therefore, the output signal corresponding to bit 22 of the binary counter 6 is the signal transmission time (p
This is a positive pulse with an extremely short time width corresponding to the ropagation delay time. When this positive pulse is generated, that is, at the time of rising, a write command is issued to the RAM 7, and the 4-digit BCD encoded data temporarily stored in the register 5 is written. Thereafter, the contents of the register 5 are cleared when the positive pulse disappears, that is, when the pulse falls.
以上の如き動作によってテンキー１のキースイッチＫＳ
ｏ ’−ＫＳ９を受信周波数を示すデータの最上位桁に
対応するキースイッチから順次４回押圧することによっ
て最上位桁から順次１桁ずつ発生した４桁のデータがレ
ジスタ５に一時記憶されたの４−
ちＲＡＭ７に全桁同時に書込まれてＰＬＬ制御回路８及
び表示回路９等の機器各部へのデータの入力がなされる
。By the above operation, key switch KS of numeric keypad 1 is
By pressing o'-KS9 four times in sequence from the key switch corresponding to the most significant digit of the data indicating the reception frequency, the four-digit data generated one digit at a time from the most significant digit was temporarily stored in register 5. 4- All digits are written into the RAM 7 at the same time, and the data is input to each part of the device such as the PLL control circuit 8 and the display circuit 9.
以上の如き従来のデータ入力装置を使用した受信機にお
いては受信周波数が３桁の場合にも４桁の場合と同様に
テンキー１のキースイッチＫＳｏ〜ＫＳ９を４回押圧し
なければ受信周波数の設定ができず操作性が悪かった。In a receiver using the conventional data input device as described above, even if the receiving frequency is 3 digits, the receiving frequency must be set by pressing key switches KSo to KS9 of numeric keypad 1 four times, just like when the receiving frequency is 4 digits. It was not possible to do this, and the operability was poor.
すなわち１例えばＴＢＳ局の周波数（９５４ｋＨｚ ）
を受信周波数として設定したい場合にはキースイッチＫ
Ｓｏ ＝ ＫＳ９のうち数値０，９，５．４にそれぞれ
対応する４つのキースイッチを順次押圧する必要があっ
た。For example, the frequency of TBS station (954kHz)
If you want to set the reception frequency, press key switch K.
It was necessary to sequentially press four key switches corresponding to the numerical values 0, 9, and 5.4 of So = KS9.
そこで、本発明の目的は入力したいデータの桁数と同数
回以下のキー人力操作によってデータを機器に入力する
ことができるデータ入力装置を提供することである。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a data input device that allows data to be input into a device by manual key operations as many times as the number of digits of data to be input.
本発明によるデータ入力装置は、最上位桁から１桁ずつ
順次発生する複数桁のデータを発生した桁から順に１桁
ずつ記憶する記憶手段と、前記複数桁のデータの桁数を
計数する計数手段と、前記記憶手段の記憶内容によって
前記複数桁のデータの最下位桁の内容と同一内容の１桁
のデータを発生する最下位桁発生手段とを含み、前記計
数手段の計数値が前記複数桁のデータの桁数よｐｌつ小
さい値に等しくなったとき前記１桁のデータを前記記憶
手段に記憶されているデータに最下位桁を形成するよう
に付加して得られるデータを全桁同時に出力して最下位
桁の内容が最下位桁を除く他の桁の内容によって特定し
得るデータをこのデータの桁数と同数回以下のキー人力
操作により入力できるようにした構成となっている。The data input device according to the present invention includes a storage means for storing multi-digit data sequentially generated one by one starting from the most significant digit, one digit at a time from the generated digit, and a counting means for counting the number of digits of the plural-digit data. and least significant digit generating means for generating one-digit data having the same content as the least significant digit of the plurality of digits of data, depending on the storage content of the storage means, wherein the count value of the counting means is one of the plurality of digits. When the value becomes equal to a value pl smaller than the number of digits of the data, the data obtained by adding the one-digit data to the data stored in the storage means to form the least significant digit is outputted simultaneously for all digits. The configuration is such that data whose contents in the least significant digit can be specified by the contents of other digits other than the least significant digit can be entered by manual key operations no more than the same number of times as the number of digits of this data.
以下、本発明の実施例につき第２図を参照して詳細に説
明する。Hereinafter, embodiments of the present invention will be described in detail with reference to FIG.
第２図に示す如く、本発明によるデータ入力装置２にお
いてエンコーダ３、ＯＲ回路４、レジスタ５、バイナリ
カウンタ６及びＲＡＭ７は第１図の装置と同様に接続さ
れている。しかしながら本発明によるデータ入力装置２
においてはレジスタ５は、４つの３ビツトシフトレジス
タで形成されている。エンコーダ２の出力データを形成
する各ビット２〜２はそれぞれ４つの３ビツトシフトレ
ジスタの各直列入力端子に供給される。これら４つの３
ビツトシフトレジスタの互いに対応する並列出力同士に
よってＢＣＤ符号化された３桁のデータが形成されてＲ
ＡＭ７及び最下位桁発生回路１０に供給される０最下位
桁発生回路１ｏは、例えばレジスタ５より出力された３
桁のデータがアドレス入力端子に供給されたＲ ＯＭ
（Ｒｅａｄ ＯｎｌｙＭｅｍＯｒｙ ）からなっている
。このＲＯＭにおけるレジスタ５より出力されたデータ
によって指定される記憶場所にはレジスタ５の出力デー
タによって特定され得る最下位桁の内容と同一内容の１
桁のＢＣＤ符号化されたデータが予め格納されている。As shown in FIG. 2, in the data input device 2 according to the present invention, an encoder 3, an OR circuit 4, a register 5, a binary counter 6, and a RAM 7 are connected in the same way as in the device shown in FIG. However, the data input device 2 according to the invention
In this case, register 5 is formed by four 3-bit shift registers. Each bit 2-2 forming the output data of encoder 2 is applied to a respective serial input terminal of four 3-bit shift registers. these four 3
Three-digit BCD-encoded data is formed by corresponding parallel outputs of the bit shift registers.
The 0 least significant digit generating circuit 1o supplied to AM7 and the least significant digit generating circuit 10 receives the 3 output from the register 5, for example.
ROM with digit data supplied to the address input terminal
(Read OnlyMemOry). The storage location specified by the data output from register 5 in this ROM has the same content as the lowest digit that can be specified by the output data of register 5.
digit BCD encoded data is stored in advance.
この最下位桁発生回路１ｏより出力された１桁のデータ
は、レジスタ５よ多出力されたデータと共にＲＡＭ７に
供給されて最下位桁を形成する。ＲＡＭ７の書込み指令
入力端子及びレジスタ５のクリヤ入力端子にはバイナリ
カウンタ６よシ計数値が３になったとき高レベルになる
信号αが供給されている。バイナリカウンタ６は、例え
ば計数値を示７−
すデータを形成するビットのうち最下位ビット及びこの
最下位ビットの次のビットにそれぞれ対応する信号を入
力とするＡＮＤ（論理和）ゲートを含んで形成されてお
シ、このＡＮＤゲートよ多信号αが出力される。このバ
イナリカウンタ６よ多出力された信号αは、遅延回路１
１によって所定時間遅延されたのちバイナリカウンタ６
のクリヤ入力端子に供給される。The one-digit data output from the least significant digit generating circuit 1o is supplied to the RAM 7 together with the data output from the register 5 to form the least significant digit. The write command input terminal of the RAM 7 and the clear input terminal of the register 5 are supplied with a signal α which becomes high level when the count value of the binary counter 6 reaches 3. The binary counter 6 includes, for example, an AND (logical sum) gate that receives signals corresponding to the least significant bit and the next bit of the least significant bit among the bits forming the data indicating the counted value. Once formed, this AND gate outputs a multi-signal α. The signal α output from the binary counter 6 is sent to the delay circuit 1.
After being delayed for a predetermined time by 1, the binary counter 6
is supplied to the clear input terminal of
以上の構成において、テンキー１の操作によって９ ｋ
Ｈｚおきの値に定められているＡＭ局の受信周波数を示
す４桁のデータを入力するためにキースイッチＫＳ ｏ
＝ ＫＳ９を４桁のデータの最上位桁に対応するキー
スイッチから順に３回抑圧操作すると、第１図の装置と
同様にしてレジスタ５に受信周波数を示す４桁のデータ
を形成する上位３桁が記憶される。このレジスタ５に記
憶されたデータが最下位桁発生回路１０に供給される。In the above configuration, by operating numeric keypad 1, 9 k
Press the key switch KS o to input the 4-digit data indicating the receiving frequency of the AM station, which is determined in Hz increments.
= When KS9 is suppressed three times in order from the key switch corresponding to the most significant digit of the 4-digit data, the upper 3 digits form 4-digit data indicating the reception frequency in the register 5 in the same way as the device shown in FIG. is memorized. The data stored in this register 5 is supplied to the least significant digit generation circuit 10.
ここで、最下位桁発生回路１０としてのＲＯＭにおける
レジスタ５の出力データによって指定される記憶場所に
受信周波数を示す４桁のデータの最下位桁の内容＝８−
と同一内容の１桁のデータσ′予め書込まれているもの
とする。尚、このとき最下位桁の内容がＯ及び９のうち
のいずれか一方となって最下位桁の内容をレジスタ５の
出力データによって特定できない場合があるが、この場
合には０が書込まれているものとする。そうすると、こ
の最下位桁発生回路１０の出力データとレジスタ５の出
力データとによって受信周波数を示す４桁のデータが形
成されてＲＡＭ７に供給される。Here, the content of the least significant digit of the 4-digit data indicating the reception frequency is stored in the storage location specified by the output data of the register 5 in the ROM as the least significant digit generating circuit 10 = 1-digit data with the same content as 8- It is assumed that σ' has been written in advance. At this time, the contents of the least significant digit may be either O or 9, and the contents of the least significant digit cannot be specified by the output data of register 5, but in this case, 0 is written. It is assumed that Then, the output data of the least significant digit generating circuit 10 and the output data of the register 5 form four-digit data indicating the receiving frequency and are supplied to the RAM 7.
一方、レジスタ５に上位３桁が記憶された時、バイナリ
カウンタ６の計数値が３になって信号αが発生する。こ
の信号αが遅延回路１１を介してバイナリカウンタ６の
クリヤ入力端子に供給されるとバイナリカウンタ６の計
数値がクリヤされて信号αが消滅する。従って、信号α
は遅延回路１１における信号遅延時間にほぼ等しい時間
に亘って存在する信号となる。この信号σの立上り時す
なわち信号σの発生時にＲＡＭ７に書込み指令がなされ
て受信周波数を示す４桁のデータがＲＡＭ７に書込まれ
る。こののち、信号Ｃの立下シ時すなわち信号αの消滅
時にレジスタ５の記憶内容がクリヤされる。On the other hand, when the upper three digits are stored in the register 5, the count value of the binary counter 6 becomes 3 and the signal α is generated. When this signal α is supplied to the clear input terminal of the binary counter 6 via the delay circuit 11, the count value of the binary counter 6 is cleared and the signal α disappears. Therefore, the signal α
is a signal that exists for a time approximately equal to the signal delay time in the delay circuit 11. At the rising edge of the signal σ, that is, when the signal σ is generated, a write command is issued to the RAM 7, and four-digit data indicating the reception frequency is written into the RAM 7. Thereafter, the contents of the register 5 are cleared when the signal C falls, that is, when the signal α disappears.
以上の如き動作によってキースイッチＫＳｏ〜ＫＳ９を
受信周波数を示す４桁のデータの最上位桁に対応するも
のから順に３回抑圧操作することによって発生した３桁
のデータに基づいて当該４桁のデータが生成される。こ
の４桁のデータがＲＡＭ７に全桁同時に書込まれてＰＬ
Ｌ制御回路８及び表示回路９等の機器各部へのデータの
入力がなされる。従って１例えば日本放送（１２４２ｋ
Ｈｚ ）を受信したい場合には上位３桁を形成する数値
１゜２．４にそれぞれ対応するキースイッチを順次押圧
することによ９４桁のデータｒ １２４２ｊが入力され
て受信周波数が１２４２ｋＨｚに設定されるようにする
ことができる。また、５４０ ｋＨｚの放送局を受信し
たい場合には数値０，５．４にそれぞれ対応するキース
イッチを順次押圧することによシデータｒ５４０Ｊが入
力されて受信周波数が５４０ｋＨｚに設定されるように
することができる。尚、５４９ｋＨｚの放送局を受信し
たい場合には受信周波数を １１−
５４０ ｋＨｚに設定したのち受信周波数を可変制御す
るために別途設けられた操作スイッチを操作して受信周
波数を９ｋＨｚ上昇させればよい。Based on the 3-digit data generated by suppressing the key switches KSo to KS9 three times in order from the most significant digit of the 4-digit data indicating the receiving frequency, the corresponding 4-digit data is is generated. This 4-digit data is written to RAM7 at the same time and the PL
Data is input to each part of the device, such as the L control circuit 8 and the display circuit 9. Therefore, for example, Japan Broadcasting System (1242k
Hz), by pressing the key switches corresponding to the numerical values 1°2.4 forming the upper three digits in sequence, the 94-digit data r1242j is input and the receiving frequency is set to 1242kHz. It can be made so that Also, if you want to receive a 540 kHz broadcast station, press the key switches corresponding to the numbers 0 and 5.4 in sequence to input the data r540J and set the receiving frequency to 540 kHz. Can be done. If you want to receive a 549kHz broadcast station, you can set the reception frequency to 11-540kHz and then increase the reception frequency by 9kHz by operating a separate operation switch to variable control the reception frequency. .
尚、上記実施例においては最下位桁発生回路１０は、最
下位桁の内容がＯまたは９であった場合に０を示すデー
タを出力するとしたが、最下位桁の内容が０または９で
あった場合に最下位桁発生回路１０より９を示すデータ
が出力されるようにしてもよい。また、上記実施例にお
いては最下位桁発生回路１０は上位３桁の内容によって
指定される記憶場所に最下位桁の内容と同一内容のデー
タが予め格納されているＲＯＭで形成されているとした
が、最下位桁発生回路１０を入力された上位３桁の数値
の和に最下位桁の数値を加えて得られる和が９の倍数と
なるように最下位桁の数値を発生する構成にすることも
考えられる。In the above embodiment, the least significant digit generating circuit 10 outputs data indicating 0 when the content of the least significant digit is 0 or 9. In this case, the least significant digit generating circuit 10 may output data indicating 9. Further, in the above embodiment, it is assumed that the least significant digit generation circuit 10 is formed of a ROM in which data having the same content as the least significant digit is stored in advance in a storage location specified by the contents of the most significant three digits. However, the least significant digit generating circuit 10 is configured to generate a numerical value for the least significant digit so that the sum obtained by adding the numerical value of the least significant digit to the sum of the inputted upper three digits is a multiple of 9. It is also possible.
以上、受信周波数を示すデータを受信機に入力する場合
について説明したが、例えば９の倍数からなる複数のデ
ータの平均値等を算出する場合等において当該データの
如く最下位桁を除く他の桁の内容によって最下位桁の内
容を特定し得るデータを演算装置等の受信機以外の機器
に入力する場合にも本発明を適用することができる。Above, we have explained the case where data indicating the receiving frequency is input into the receiver, but when calculating the average value of multiple data consisting of multiples of 9, etc., other digits other than the least significant digit, such as the data The present invention can also be applied to the case where data whose contents of the least significant digit can be specified by the contents of is inputted to a device other than a receiver such as an arithmetic device.
以上詳述した如く本発明によるデータ入力装置は、最下
位桁を除く他の桁の内容によって最下位桁の内容と同一
内容の１桁のデータを生成して全桁を含むデータを形成
する構成となっているので、入力したいデータの桁数と
同数回以下のキー人力操作によってデータを機器に入力
することができて操作性を向上させることができるので
ある。As described in detail above, the data input device according to the present invention is configured to generate data of one digit having the same content as the content of the least significant digit based on the content of other digits excluding the least significant digit, thereby forming data including all digits. Therefore, it is possible to input data into the device by manually operating the keys as many times as the number of digits of the data to be input, thereby improving operability.
第１図は、従来のデータ入力装置を示すブロック図、第
２図は、本発明の一実施例を示すブロック図である。
主要部分の符号の説明
ｌ・・・テンキー ３・・・エンコーダ４・・・ＯＲ回
路 ５・・・レジスタ
６・・・バイナリカウンタ
７・・・ＲＡＭ １０・・・最下位桁発生回路 １２−
襄ｌ閏FIG. 1 is a block diagram showing a conventional data input device, and FIG. 2 is a block diagram showing an embodiment of the present invention. Explanation of symbols of main parts l...Numeric keypad 3...Encoder 4...OR circuit 5...Register 6...Binary counter 7...RAM 10...Least significant digit generation circuit 12- l leap
Claims (1)
前記最下位桁を除く他の桁の内容によって特定し得る複
数桁のデータを機器に全桁同時に入力するためのデータ
入力装置であって、前記複数桁のデータを発生した桁か
ら順に１桁ずつ記憶する記憶手段と、前記複数桁のデー
タの桁数を計数する計数手段と、前記記憶手段の記憶内
容によって前記最下位桁の内容と同一内容の１桁のデー
タを発生する最下位桁発生手段とを含み、前記計数手段
の計数値が前記複数桁のデータの桁数よシ１つ小さい値
に等しくなったとき前記１桁のデータを前記記憶手段に
記憶されているデータに最下位桁を形成するように付加
して得たデータを全桁同時に出力することを特徴とする
データ入力装置。A data input device for simultaneously inputting multiple digit data into a device, which is generated one digit at a time starting from the most significant digit, and the contents of the least significant digit can be specified by the contents of other digits other than the least significant digit. a storage means for storing the multi-digit data one by one in order from the generated digit; a counting means for counting the number of digits of the multi-digit data; and a least significant digit generating means for generating one-digit data having the same content as the content, and when the counted value of the counting means becomes equal to a value one smaller than the number of digits of the plural-digit data, the one-digit A data input device characterized in that the data obtained by adding the data stored in the storage means to the data stored in the storage means to form the least significant digit is outputted simultaneously for all digits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58171695A JPS6062731A (en) | 1983-09-17 | 1983-09-17 | Data input device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58171695A JPS6062731A (en) | 1983-09-17 | 1983-09-17 | Data input device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6062731A true JPS6062731A (en) | 1985-04-10 |
| JPH0153943B2 JPH0153943B2 (en) | 1989-11-16 |
Family
ID=15927970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58171695A Granted JPS6062731A (en) | 1983-09-17 | 1983-09-17 | Data input device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6062731A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008525874A (en) * | 2004-12-22 | 2008-07-17 | エアバス フランス | Method and apparatus for inputting digital values |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5684585A (en) * | 1979-12-13 | 1981-07-09 | Casio Comput Co Ltd | Time-setting method |
| JPS57153325A (en) * | 1981-03-19 | 1982-09-21 | Toshiba Corp | Input and output controlling method for braille by computer control |
-
1983
- 1983-09-17 JP JP58171695A patent/JPS6062731A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5684585A (en) * | 1979-12-13 | 1981-07-09 | Casio Comput Co Ltd | Time-setting method |
| JPS57153325A (en) * | 1981-03-19 | 1982-09-21 | Toshiba Corp | Input and output controlling method for braille by computer control |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008525874A (en) * | 2004-12-22 | 2008-07-17 | エアバス フランス | Method and apparatus for inputting digital values |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0153943B2 (en) | 1989-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4481508A (en) | Input device with a reduced number of keys | |
| US3748645A (en) | Channel selector | |
| GB2063600A (en) | Receiver with a channel swapping apparatus | |
| PL118258B1 (en) | Digital indicator to simplify setting of tuning systemastrojjki | |
| US4075567A (en) | Broadcast receiver tuning circuit with station memory | |
| US4024476A (en) | Programmable frequency divider for a television receiver frequency synthesizer | |
| EP0095777A2 (en) | Programmable counter system | |
| US4261055A (en) | Electronic tuning circuit arrangement for direct and indirect station selection using a memory circuit | |
| US3766535A (en) | Telethermometer receiver and display device | |
| US4205270A (en) | Station selection indicating device | |
| JPS6062731A (en) | Data input device | |
| US4473885A (en) | Frequency dividing ratio setting device for programmable counters | |
| US4156198A (en) | Keyboard channel selection for television receivers | |
| US4117407A (en) | Frequency synthesizer tuner | |
| US3976867A (en) | Calculator timer with simple base-6 correction | |
| US4250401A (en) | Data input device | |
| JPS6062730A (en) | Data input device | |
| US4317209A (en) | FSK Tone generator circuit | |
| KR860000790B1 (en) | Electronic time-piece | |
| US3956702A (en) | Band decoder for all-channel digital tuning system | |
| EP0009617B1 (en) | Circuit for controlling a receiving frequency and a channel display in a superheterodyne receiver | |
| US4764765A (en) | Binary display device to aid switch setting | |
| US5003492A (en) | Display apparatus having data reset arrangement for fast changing of digital display | |
| US4151559A (en) | Electronic television tuner interface circuit | |
| US3818351A (en) | Channel number display device |