JPS605987B2 - 記憶制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明はプロセッサにおける記憶（書込）要求の処理に
係り、更に詳細に説明すれば記憶要求を高速度で処理す
ることができるプロセッサ記憶制御機構に係る。

本発明は幾分か主記憶に対する取出要求にも関係するが
、それは、主記憶に対する取出要求と記憶要求との間に
所要の順序を維持する際に、取出要求が記憶要求の処理
に干渉することがあるからである。

本発明のプロセッサ記憶制御機構は、複数の記憶要求が
個々に処理されている間に、これらの記憶要求がカウン
タ制御の下でオーバラップされることを可能にする。つ
まり「 これらの記憶要求が主記憶をアクセスするため
に使用されるに先立って、種々の処理遅延が与えられる
ということである。記憶要求はプロセッサ記憶制御機構
によって受取られたものとは異なる順序で処理されうる
けれども、これらの記憶要求は受取られた順序で主記憶
へ出力される。先行技術 本発明に最も近い先行技術は、ｍＭシステム／３７０モ
デル１６８−ｍと呼ばれる計算機に設けられたプロセッ
サ記憶制御機構（以下「ＰＳＣＦ」という）である。

このＰＳＣＦは命令事前処理機構（以下「ＩＰＰＦ」と
いう）から与えられる２つの記憶要求を連続する２機械
サイクルの間に受取ることができるが、これらの機械サ
イクルに続く２機械サイクルの間にはいかなる記憶要求
も許容されない。従って、この計算機のＰＳＣＦは、機
械サイクルの半分の速度で記憶要求を処理することがで
きるにすぎない。またそのＩＰＰＦは２つのオペランド
・アドレス・レジスタ（以下「ＯＡＲ」という）を有し
、ＰＳＣＦはそれに対応する２セットの記憶要求レジス
タを有する。

ＯＡＲの各々は、それに関連する記憶要求レジスタ‘セ
ットにだけその出力を与えることができる。記憶要求レ
ジスタ・セットの各々は、１つの記憶アドレス・レジス
タ（以下「ＳＴＡＲ」という）、記憶されるべき２デー
タ・ワードを受取るための１つのＦレジスタ、このＦレ
ジスタ中のどのバイトが変更されたかを指示するための
１つのマーク・レジスタを含む。しかし、この記憶要求
レジスタ・セットの各々は、受取られた要求であってＳ
ＴＡＲ等のレジスタへ即時に入力ゲートすることができ
ない要求を保持するための再行レジスタ（以下「ＲＥＤ
Ｏレジスタ」という）を含んでいない。その代りに、Ｐ
ＳＣＦで遅延された取出又は記憶要求を受取るように、
前記２セットの記憶要求レジスタに対し外部的な関係の
１つのＲＥＤＯレジスタが設けられる。このＲＥＤＯレ
ジスタはその取出要求を主記憶へ通過させ、そしてその
記憶要求を所定のＳＴＡＲ、即ちこの記憶要求とともに
データを受取ったＦレジスタに関連するＳＴＡＲへ通過
させる。この計算機の俺ＣＦでは、遅延された１つの取
出又は記憶要求をＲＥＤＯレジスタで処理している間に
、他の取出又は記憶要求をアドレス変換機構（以下「変
換機構」という）で処理することができる。もっとも、
ＲＥＤＯレジスタ又は変換機構が使用中であれば、いか
なる記憶要求レジスタ・セットをも使用することができ
ない。この計算機では、すべての記憶要求はＩＰＰＦに
ある２つのＯＡＲから与えられる。

ＯＡＲの各々は、ＰＳＣＦ中の関連する記憶要求レジス
夕・セットにだけその出力を与えることができるにすぎ
ない。さらにＯＡＲは、関連する記憶要求レジスタ・セ
ットがその記憶要求を主記憶へ出力ゲートするまで、他
の記憶要求を受取ることができない。この計算機のＰＳ
ＣＦでは、幾つかの原因でアクセス要求の遅延が生じう
る。

それらを例示すれば次の通りである。即ち、‘１｝ ア
クセス要求とともに与えられる論理アドレスに対応する
実アドレスが変換索引緩衝機構（以下「ＤＬＡＴ」とい
う）で利用不能であり、従ってこの論理アドレスが実ア
ドレスへ変換されねばならない場合、‘２｝ ＲＥＤＯ
レジスタが先行する要求のために使用中である場合、‘
３’ 先行する取出要求に応じたブロック転送が任意の
アドレスで行なわれている間に或る敬出要求が生ずる場
合、又は｛４’或る記憶要求が生ずるときその要求のア
ドレスでプロック取出が行なわれている場合。このよう
に、この計算機では、所与の要求をＰＳＣＦで処理して
いる間に、多数の機械サイクルに等しい遅延が包含され
ていたものである。ＲＥＤＯレジスタへの入力ゲートが
行なわれるのは、所与の要求を、取出アドレス・レジス
タ（以下「ＦＡＲ」という）、ＳＴＡＲ１，ＳＴＡＲ２
又は変換機構の論理アドレス・レジスタ（以下「ＬＡＲ
」という）へ入力ゲートすることができない場合である
。

従って、もしこのＲＥＤＯレジスタが利用可能であれば
、該レジスタへ入力ゲ−トされるのは、｛１１ＦＡＲが
使用中でプロツク取出を指示する場合は取出要求であり
、｛２１ 後に生じた記憶要求アドレスにおける取出を
ＦＡＲが制御している場合はこの記憶要求であり、又は
‘３１ 変毛数機構が先行する要求のために使用中であ
る場合はＤＬＡＴミスを有する取出又は記憶要求である
。

ＤＬＡＴミスを有する取出又は記憶要求が生じたときに
変玉奥機構が使用中でなければ、この変玉奥機構への入
力ゲートが行なわれ、ＲＥＤＯレジスタは入力ゲートさ
れない。

他の先行技術は、前記とは別の、取出及び記憶要求の順
序づけ技法を教示する。

たとえば、米国特許第３６７０３０９号は、この問題を
解決するために、要求スタック中の各アクセス要求ェン
トリに順序インターロック・ベクトルを設けている。取
出及び記憶要求は両者ともにいずれかの要求スタックへ
置かれ、そして該当する要求が取出又は記憶のどちらか
であるかを指示するために、各ヱントリにフラグがセッ
トされる。この順序インターロック・ベクトルは順序イ
ンターロック発生手段によって与えられ、該手段は現在
のスタック・ェントリに或るビットをセットして該ェン
トリを他のスタツク・ェントリと連鎖することにより、
それらが受取られた順序を指示させるようにしている。

この順序インターロック・ベクトルは該当するスタツク
・ェントリがインターロックされている処の他のェント
リを識別するので、これを利用すれば所要の順序づけを
達成することができる。米国特許第３４６２７４４号は
、遅延された諸オペランドの順序づけを維持するための
別の技法を開示する。

取出中又は記憶中の遅延された記憶装置オペランドを表
わすために複数のタグが使用され、かくてこれらのオペ
ランドを使用する諸命令は該オペランドの代りに前記タ
グを使用して部分的に処理される。或るオペランドが取
出されたとき、そのタグは任意のオペランドを待機して
いるかもしれないすべてのレジスタ位置へ通信され、こ
れに続いて取出データが共通バスヘゲートされるので、
前記通信されたタグに対応するレジスタだけがこの取出
データを受取ることができる。これらのタグを使用すれ
ば、取出及び記憶の中間処理が順序外（ｏｕｔ−ｏｆ−
ｓｅｑｕｅｎｃｅ）で行なわれたとしても、それらの取
出及び記憶を結果的には適正な順序で行なわしめること
ができる。本発明は前記した米国特許第３４６２７７４
号の夕グ方式を使用するものではなく、また米国特許第
３６７０３０ｙ号のスタツク機構を使用するものでもな
い。

また、システム／３７０モデル１６８−ｍのＰＳＣＦと
比較すれば、本発明は記憶要求の処理速度を２倍にまで
高めることができ、従って前者の自明でない改良発明と
して位置づけることができる。

発明の要約本発明の主たる目的は、プロセッサの記憶（
書込）要求に含まれる論理アドレス力沖ＳＣＦによって
実アドレスへ変換されねばならないとしてもこれらの記
憶要求の処理速度を著しく向上させることにある。

一般的に説明すれば、本発明はＩＰＰＦがその記憶要求
を各機械サイクルごとにＰＳＣＦへ与えることを可能に
する。このことは、ＩＰＰＦが与えるべき記憶要求を有
する限り、真である。もっとも、大部分の記憶要求はＰ
ＳＣＦ中に２機械サイクルだけ留まるにすぎないが、幾
つかの記憶要求は偽ＣＦ中に数十サイクル留まることが
ある。本発明の他の目的は、順序外の複数の記憶要求を
同時的に処理するにも拘わらず、これらの処理された記
憶要求をＩＰＰＦから受取られた順序と同じ順序で主記
憶へ出力ゲートすることができる新規なハードウェア制
御を備えたＰＳＣＦを提供することにある。本発明の他
の目的は、複数の記憶要求の処理をオーバラップさせ、
ひいては該処理を取出要求の処理とオ−バラップさせる
ことにある。

ＰＳＣＦによる記憶要求の処理速度は、これらの記憶要
求がプロセッサのストア・スルー（ｓのｒｅ−伍ｒｏｕ
ｇｈ）式キャッシュで表わされているか杏かということ
にはさして影響を受けない。本発明の他の目的は、種々
の遅延時間を包含する複数の記憶要求を同時的及び独立
的に処理するとともに、該記憶要求が主記憶へ出力ゲー
トされたときはそれらの受取順序を復元するような手段
を備えたＰＳＣＦを提供することにある。

本発明の他の目的は、ＰＳＣＦに対するＩＰＰＦの要求
出力速度を向上させるために、ｍＰＦのＯＡＲがＰＳＣ
Ｆへ要求を出力ゲートすると直ちにこのＯＡＲを解放し
、よって次の要求を受取ることができるようにすること
にある。

因に、前記した先行技術の計算機では、所与のＯＡＲに
よって出力された要求の処理が鴎ＣＦで完了し且つその
要求が主記憶へ出力ゲートされるまで、プロセッサはこ
のＯＡＲを解放することができなかったものである。本
発明の他の目的は「 ｍＰＦ中の任意のＯＡＲが複数の
ＳＴＡＲのうち任意のＳＴＡＲによってサービスされる
ようにすることにある。

先行技術の計算機ではＳＴＡＲとＯＡＲとの関係が永久
的に固定されているので、この目的を達成することは不
可能である。これに対し、本発明ではＳＴＡＲの接続が
柔軟であるために、先行技術の計算機に比較して記憶要
求の処理速度を著しく高めることができる。本発明の他
の目的は、ＳＴＡＲの出力ゲートから固定的に割当てら
れたＩＰＰＦ中のＯＡＲに至る解放線を敬除くことにあ
る。

本発明の特徴は、記憶要求のみを処理する記憶要求レジ
スタ・セットの各々に１つのＲＥＤＯレジスタを含まし
めた点にある。

ここで、各記憶要求レジス夕・セットは、ＲＥＤＯレジ
スタ、ＳＴＡＲ、Ｆレジスタ、マーク・レジスタ及びマ
ージ（併合）レジスタをそれぞれ１つずつ含む。これら
の記憶要求レジスタ・セットにＲＥＤＯレジスタを設け
、さらに該記憶要求レジスタ・セットの動作を制御する
ための特別のカウンタ手段を設けることによって遅延さ
れた複数の記憶要求を同時的に処理することができるよ
うになる。先行技術の計算機に設けられた記憶要求レジ
スタ・セットは遅延された複数の記憶要求を同時的に処
理することができないばかりか、カウンタ制御すら備え
ていない。記憶要求の処理速度を本発明によって改善す
ることができるのは、遅延された複数の記憶要求を受取
ってそれらを同時的及びオーバーラップ的に処理するこ
とが可能となるからである。本発明の他の特徴は、取出
−記憶の新規な順序制御を提供することにある。

所与の記憶要求が任意のＲＥＤＯレジスタによって処理
されている間、花ＰＦが任意の取出要求を送出すること
を禁止するためにＰＳＣＦからＩＰＰＦへ「取出拒否」
信号が与えられる。もっとも、少なくとも１つの記憶要
求レジスタ・セットが利用可能である限り、ＩＰＰＦは
他の記憶要求を送出することができる。この「取母拒否
」信号は、新しい取世襲求がＰＳＣＦで遅延されている
先行する記憶要求を迫越することを禁止するので、これ
により記憶と取出との間の適正な順序づけが維持される
。各ＲＥＤＯレジスタに備えられた使用中トリガは、関
連するＲＥＤＯレジスタが有効な要求を保持する状況を
指示する。すべてのＲＥＤＯ使用中トリガにサービスを
行なうために１つのＲＥＤＯ要求トリガが設けられ、該
トリガはその機能を達成するために任意のＲＥＤＯレジ
スタが要求を保持するとき凶ＣＦアドレス・バスへの要
求を行なう。また、ＲＥＤＯ要求トリガとＲＥＤＯ使用
中トリガとの間の異なったタイミングが斑ＣＦの維持に
役立つ。本発明の他の特徴は、ＰＳＣＦとＩＰＰＦとの
間の先行するインターロックを取除くために、凶ＣＦ中
に１つの記憶カウンタを設けた点にある。

この記憶力ゥンタの主たる機能はＩＰＰＦのＯＡＲと斑
ＣＦの記憶要求レジスタ・セットとの間に独立性を確立
することにあり、そのためにこの記憶カウンタは記憶要
求レジスタ・セットが充満されようとしているか又は充
満されたときＩＰＰＦへ信号を与える。この結果、ＩＰ
ＰＦ中の任意のＯＡＲはＰＳＣＦ中にある非使用中の任
意の記憶要求レジスタ・セットへ記憶要求を転送するこ
とができる。ＩＰＰＦとＰＳＣＦの諸レジスタ間には、
いかなる固定的間孫も必要でない。記憶カウンタの他の
特徴は、それが逐次化命令の実行を制御する簡単な手段
を与えることにある。

ここで逐次化命令とは、非オーバラップ式の実行を必要
とする命令であって、その実行が開始する前にその直前
にある命令のすべての処理が完了されていることを必要
とするような命令である。この逐次化命令については、
刊行物「ｍＭＳ侭ｔｅｍ／３７０Ｐｒｉｎｃｉｐｌｅｓ
ｏｆ Ｏｐｅｒａｔｉｏｎ（ＦｒｏｍＮｏ．ＧＡ２２
一７０００一４）」の第２８頁で定義が与えられている
。記憶力ゥン外ま、花ＰＦに対し、肉ＣＦには保留中の
記憶要求が存在しないこと、例えばすべての記憶要求が
主記憶へ転送されたことを指示する。これは命令の逐次
化を制御するに必要な最終的な実行事象であり、たとえ
主記憶が門ＣＦから出力された記憶要求とともにデータ
をまだ記憶していなくてもそのことに変りはない。記憶
力ゥンタの他の特徴は、それが鴎ＣＦによる適正な動作
を検査するための手段を与えるということである。

このため、記憶カウンタには俺ＣＦ中にある記憶要求レ
ジスタ・セットの数よりも大きいカウント能力が与えら
れ、かくて記憶カウンタが記憶要求レジスタ・セットの
数よりも大きいカウント値を保持するか杏かをモニタす
ることによって、斑ＣＦの動作の妥当性を検査すること
ができる。つまり、このカウント値を保持する場合、Ｐ
ＳＣＦの不正動作が指示され、それに応じて「機械検査
割込」信号が生ぜられる、ということである。本発明の
他の特徴は、ＩＰＰＦから与えられる記憶要求の制御下
で、複数の記憶要求レジスタ・セットを順序づける処の
入力ボイン夕・カウンタにある。

本発明の他の特徴は、どのＲＥＤＯレジスタがその内容
をＰＳＣＦバスへ出力ゲートすべきかということを制御
する処のＲＥＤＯ出力ポィンタ・カウン外こある。

因に、この動作が行なわれるのは、当該ＲＥＤＯレジス
タに置かれた論理アドレスに対応する実アドレスがＰＳ
ＣＦで利用可能となって、当該ＲＥＤＯ記憶要求のため
の的ＣＦの処理が終了したときである。本発明の他の特
徴は、的ＣＦから主記憶へ与えられる記憶要求の出力順
序を維持するために入力ポインタ・カウンタ及びＲＥＤ
Ｏ出力ポインタ・カウンタに関連して制御されるような
ＳＴＡＲ出力カウンタにある。

ＭＣＦが記憶要求を出力することができるのは、その実
アドレスが所与のＳＴＡＲへ入力ゲートされた後である
。要約すると、本発明はプロセッサの記憶要求を処理す
るための新規なハードウェア制御を提供するものであり
、具体的には１つの記憶カウンタ、１つの入力ポインタ
・カウンタ、１つのＲＥＤＯ出力ポィンタ・カウンタ、
１つの変換機構ポィンタ・レジスタ及び１つのＳＴＡＲ
出力カウンタを備え、これらによりＩＰＰＦから受取ら
れたすべての記憶要求が俺ＣＦ‘こよって処理されてい
る間にその【風序を制御するものである。

鴇ＣＦの処理は例えば次の原因により要求を遅延させる
ことがある。即ち、【１｝ ＤＬＡＴミスに続いて後続
の変換を待機しなければならないために、所与の記憶要
求が遅延される場合、‘２’ 所与の記憶要求が変換を
必要とするとしても、変換機構が先行する要求によって
使用されており、従ってこの記憶要求がさらに遅延され
る場合、鰍 所与の記憶要求がＤＬＡＴヒットを有し且
つ変換遅延を有さないとしても、先行する記憶要求の変
換完了を待機しているときのように、この記憶要求が他
の事象によって遅延されうる場合、‘４｝ 先行する取
出要求によるプロック取出のために現にアクセスされて
いるアドレスを所与の記憶要求がアクセスしなければな
らず、よってこの記憶要求が遅延される場合、又は【５
１ ＰＳＣＦ中で一連の記憶要求を処理する際に包含さ
れる前記遅延の組合せによって所与の記憶要求が遅延さ
れる場合。記憶カウンタは、ＰＳＣＦ中の任意の記憶要
求レジスタ・セットがＩＰＰＦ中の任意のＯＡＲから送
れらる記憶要求を受取るように、入力ポィンタ・カゥン
タによって選択されることを許容する。

記憶カゥンタは０へ初期設定され、ＩＰＰＦからの記憶
要求がＰＳＣＦによって受取られるたびに歩進され、そ
してＰＳＣＦから主記憶へ記憶要求が出力されるたびに
逆歩進される。記憶カウン外ま、その最大の正常カウン
ト、即ち記憶要求レジスタ・セットの数に等しいカウン
トに歩進されたとき、「記憶受取不能」信号を発生する
。

この信号が生ずるのは、すべての記憶要求レジスタ・セ
ットが使用中である場合である。また記憶カウン外ま、
１つの記憶要求レジスタ・セットだけが記憶要求のため
に利用可能であるとき、「１記憶受取不能」信号を発生
する。これらの信号はＩＰＰＦへ送られるので、ＩＰＰ
ＦはＰＳＣＦにある記憶要求レジスタ・セットのオーバ
ランを避けるように新しい要求の送出を制御することが
できる。鞘ＣＦ‘こ設けられた記憶カゥンタの動作と要
求を保留するＩＰＰＦの応答との間にあるターンアラウ
ンド・タイムのために、ＩＰＰＦは「１記憶受取可能」
信号を受取るとき記憶要求の送出を遅らせることがある
。というのは、もしＩＰＰＦが「記憶受取不能」信号を
受取るようであれば、ｍＰＦは記憶要求レジスタ・セッ
トのオーバランを避けるために記憶要求の送出を停止す
ることができるからである。「記憶受取不能」信号に関
連するカウントよりも大きいカウントはＰＳＣＦの障害
を指示するために使用され、その結果として「機械検査
割込」信号が生ぜられる。さらに、記憶カウンタはいず
れの記憶要求レジスタ・セットも使用中でないときＰＳ
ＣＦに保留中の記憶要求が存在しないことを指示するの
で、ｍＰＦはこれを使用して逐次化命令の実行開始を同
期させることができる。

入力ポインタ・カウンタ、ＲＥＤＯ出力ポインタ・カウ
ンタ及びＳＴＡＲ出力カウンタの各々は記憶要求レジス
タ・セットの数に等しいカウント数を有し、またその最
大カウントから最小カウントへ循環するように接続され
ている。

これらのカウン外ま、本発明の動作中はそれぞれ異なっ
たカウント値にあるのが普通である。入力ポインタ・カ
ウンタはＩＰＰＦから与えられる次の記憶要求を（ＳＴ
ＡＲ又はＲＥＤＯレジスタに）受取るべき特定の記憶要
求レジスタ・セットを選択する。

入力ポィンタ・カウンタはＩＰＰＦから記憶要求が受取
られるたびに逐次に歩進され、このようにしてＩＰＰＦ
から与えられる次の記憶要求を受取るべき次の記憶要求
レジスタ・セットを選択することができる。もしＩＰＰ
Ｆから受取られた記憶要求がＰＳＣＦで遅延されること
がなければ、その実アドレスは１機械サイクルでＤＬＡ
Ｔから得られ、そしてＰＳＣＦバスを介して現に選択さ
れている記憶要求レジスタ・セットのＳＴＡＲへ入力ゲ
ートされる。併しながら、もしこの記憶要求が鴨ＣＦで
遅延されねばならないようであれば、現に選択されてい
る記憶要求レジスタ・セットのＲＥＤＯレジスタへその
論理アドレスが入力ゲートされる。ＲＥＤＯ出力ポイン
タ・カウンタは入力ポインタ・カウンタと同期されると
しても後者のカウンタとは別個に動作し、ＲＥＤＯ要求
を行なっているＲＥＤＯレジスタを含む特定の記憶要求
レジス夕・セットを選択するために船ＣＦの遅延期間の
終り近くで使用される。

ここで、所与のＲＥＤＯレジスタがＲＥＤＯ要求を行な
うとは、このＲＥＤＯレジス外こ保持された記憶要求を
同じ記憶要求レジスタ・セット中のＳＴＡＲへ転送する
ことを要求するという意味である。ＲＥＤＯ要求の各々
はＰＳＣＦバスの優先順位を要求することを含み、かく
て当該ＲＥＤＯレジスタはその記憶要求を笛ＣＦバスへ
入力することができる。ＲＥＤＯ要求が受諾された場合
、ＲＥＤＯ出力ポィンタ・カウン外まこの受諾されたＲ
ＥＤＯレジスタを含む記憶要求レジスタ・セットを選択
するようにセットされる。次いで、この受諾されたＲＥ
ＤＯレジスタ中の論理アドレスが俺ＣＦバスへ出力ゲー
トされる。もしこの記憶要求について他のＰＳＣＦ遅延
が存在しなければ、この記憶要求はＤＬＡＴへゲートさ
れそしてそこから得られる実アドレスが選択された記憶
要求レジスタ・セット中のＳＴＡＲへＰＳＣＦバスを介
してゲートされる。次いでこのＳＴＡＲは主記憶の優先
順位を要求し、そしてそれが受諾されるとき、ＳＴＡＲ
出力カウン外まこのＳＴＡＲを選択し、かくてその要求
の実アドレスがこのＳＴＡＲから主記憶へ転送される。
併しながら、もし受諾されたＲＥＤＯ要求について（Ｐ
ＳＣＦで処理中の先行する記憶要求の如き）他のＰＳＣ
Ｆ遅延が存在すれば、このＲＥＤＯ要求、即ち的ＣＦバ
スへ入力される論理アドレスは他の遅延を待機するため
に同じＲＥＤＯレジスタへ戻される。

この場合、このＲＥＤＯレジスタは、その要求が実アド
レスの形式でＳＴＡＲへ置かれるまで、ＲＥＤＯ要求を
継続的に行なうことになる。変モ逸機機がアドレス変換
のために記憶要求を受取る場合、変換機構ポィンタ。レ
ジスタは前記記憶要求へ割当てられた記憶要求レジスタ
・セットを選択する処のカウンタ出力を受取る。もし変
換機構がｍＰＦからの記憶要求を受取るならば、入力ポ
ィンタ・カウンタが変モ奥駿構ポインタ・レジスタへ出
力される。もし変換機構がＲＥＤＯ要求を受取るならば
、ＲＥＤＯ出力ポィン夕・カゥンタが変換機構ポィンタ
亀レジスタへ出力される。もし変換機構が取出要求を受
取るならば、どのカウンタも変換機構ポィンタ・レジス
タへ入力ゲートされない。変換機構がその現在の変換を
完了したことを指示する場合、変換機構は俺ＣＦバスに
対し優先順位要求を信号する。

変換機構の記憶要求が受諾され、しかもこの記憶要求と
プロツク取出との間にいかなる競合も存在しない場合、
ポィンタ信号は変換機構ポィンタ・レジスタ中のポィン
夕値へセットされるので、このポィンタ信号はこの変換
値を受取るべきＳＴＡＲを含む特定の記憶要求レジスタ
・セットを識別する。もっとも、この変換値が受取られ
るのは、この記憶要求について他のＰＳＣＦ遅延が存在
しない場合である。かくて、ＳＴＡＲ出力カウンタは特
定の記憶要求レジスタ・セット、即ちＰＳＣＦから主記
憶へ出力すべき次の記憶要求を有しているようなＳＴＡ
Ｒを含む記憶要求レジスタ・セットを選択する。

どのＳＴＡＲも使用中でない場合で、ＰＳＣＦバスが任
意の記憶要求を受諾する際、ＳＴＡＲ出力カゥンタは活
勢な入力ポィンタ、変換機構ポィンタ・レジスタ、又は
ＲＥＤＯ出力ポィンタ・カウンタの値へセットされる。
ＳＴＡＲ出力カウンタは「ＳＴＡＲ主記憶受諾」信号が
与えられるたびに歩進される。従って、前記した諸回路
は、種々の条件に応じて、ＲＥＤＯ出力ポインタ・カウ
ンタ及びＳＴＡＲ出力カウンタのセツティングを、現在
又は先行する入力ポインタ又はＲＥＤＯ出力ポイン夕・
カウンタのセッティングへ自動的に調整し、よって諸記
憶要求の適正なＰＳＣＦ処理及び出力順序制御を与える
。米国特許第３５８８８２叫号‘ま取出要求によるキャ
ッシュ・ミスに応答してプロック取出を制御する如き記
憶制御機構を開示するが、本発明はこのような環境で記
憶要求を処理することを可能にする。

また米国特許第３４４９７２４号は取出及び記憶要求を
プッシュダウン式レジスタ・チェーンに置いてィンタリ
ーブ式記憶モジュールのアクセスを制御する如き記憶制
御機構を開示するが、本発明はＰＳＣＦで処理された取
出及び記憶要求をこのようなしジスタ・チェーンに出力
することを可能にする。搭ＣＦで遅延されない場合、記
憶要求は俺ＣＦを通過するのに２機械サイクルを要する
。

記憶要求のうち９９％がＤＬＡＴヒットを有すると予想
されるので、これらの記憶要求は変換を必要とせず。従
って、ＰＳＣＦで２機械サイクルを要するにすぎない。
残りの１％は１変換あたり３の磯核サイクルかかる変換
を必要とする。鴨ＣＦにおける遅延は１５の髪核サイク
ルにまで及ぶことがある。このような最悪の事態はめっ
たに起るものではなく、実際上は無視してさしつかえな
いが、もし起るとすれば、４つの記憶要求が連続的に生
じ、しかもその各々が変換を必要とするような場合であ
る。以下図面を参照して本発明の実施態様を説明する。
なお、以下の記載では、詳細な説明及び図面の記述を簡
潔にするために、頻度の多い用語についてはできるだけ
略語を使用することとし、特に頻度の少ない記号等の用
語についてはそれが最初に現われる箇所で日本文及び英
文を並記しそれ以後は簡単のために日本文でのみ示すこ
ととする。代表的な略語を詳細な説明の末尾に示したの
で、必要に応じて参照されたい。実施態様の説明 第ＩＡ図乃至第ＩＦ図は、本発明を包含する俺ＣＦの関
連回路を示す。

第ＩＧ図は、第ＩＡ図乃至第ＩＦ図のＰＳＣＦと連係す
るＩＰＰＦを含む命令処理ユニットの主要部を示す。記
憶及び取出要求は第ＩＧ図のｍＰＦから線１０に送出さ
れ、この線を介して第ＩＡ図のＰＳＣＦに加えられる。
第ＩＧ図のＩＰＰＨこおいて、これらの記憶及び取出要
求はＯＡＲＩ乃至ｎから抽出される。取出要求はｍＰＦ
の命令取出制御（ＩＮＳＮＦＴＨＣＴＬ）からも抽出さ
れる。これらの要求の各々は第ＩＡ図のＰＳＣＦ優先回
路（ＰＳＣＦＰＲＩ）１１へ与えられ、そこでｍＰＦか
ら線１０を介して先に供給され且つＰＳＣＦで遅延され
ている他の要求とともにＰＳＣＦバス２１の優先順位を
競合する。これらの要求はＰＳＣＦで処理を完了され又
は部分的に完了され、そしせ第ＩＣ図又は第ＩＤ図のＲ
ＥＤＯレジスタ１６の任意のものによって保持されるか
、又は第ＩＡ図の変換機構ポィンタ・レジスタ（ＸＬＰ
ＴＲＲＥＧ）１４Ａによって保持される。ＲＥＤＯ記憶
要求は線１２を介して、そして変換機構（ＸＬ）要求は
線１３を介して＄ＣＦ優先回路１１へ供給される。ＰＳ
ＣＦ優先回路１１は最高の優先順位を線１３のＸＬ要求
に与え、次の優先順位を線１２のＲＥＤＯ記憶要求に、
そして最低の濠先順位をＩＰＰＦから線１川こ送出され
る新しい記憶又は取出要求に与え、かくて受取られた要
求のうちどれが鴎ＣＦバス２１へ置かれるかということ
を決定する。第ＩＧ図のＩＰＰＦは一時に１つの要求を
送るにすぎない。優先順位を与えられた特定の要求は、
ＰＳＣＦ優先回路１１によって、ＰＳＣＦ制御バス２１
Ａ及びＭＣＦアドレス・バス２１Ｂから成るＰＳＣＦバ
ス２１へゲートされる。

ＰＳＣＦ制御バス２１Ａへ薮競された５つのトリガ２２
Ａ乃至２２Ｅのうち１つのトリガは、ＰＳＣＦ優先回路
１ １によって優先順位を与えられた受諾要求に応答し
てセットされる。このセットされたトリガはそれに接続
されたトリガ２３Ａ乃至２３Ｅのどれかをセットする。
これは当該プロセッサで使用されるトリガ／ラツチ型の
回路に起因するものであり、一層詳細に説明すれば、所
与の信号がプロセッサ中の特定の通路を伝播する際、交
互的なクロック・サイクルに応じてこの信号はまずトリ
ガによって受取られ「次いでラッチによって受取られる
ということに由来する。このようにしてセットされたラ
ツチは、現に受諾された要求がＲＥＤＯレジスタ１６か
らのものであるか、ＸＬ記憶要求か「ＩＰＰＦの記憶若
しくは取出要求か又は×Ｌ取出要求か、ということをそ
れぞれ指示する。ラッチ２３Ａ乃至２３Ｃのいずれかは
それぞれ出力線２５Ａ乃至２５Ｃに「ＲＥＤＯ受諾」（
ＲＥＤＯＡＣＰＴ）、「ＸＬ記憶受諾」（ＸＬＳＴＡＣ
ＰＴ）又は「ｍＰＦ記憶受諾」（ＩＰＰＦＳＴＡＣＰＴ
）信号を発生し「 これによりＯＲゲート２ ４から「
任意の記憶受諾」（ＡＮＹ ＳＴＡＣＰＴ）信号を線２
４Ａに生ぜしめる。この最後の信号はＰＳＣＦによって
任意の記憶要求が受諾されたことを指示するとともに、
この記憶要求のアドレスがＰＳＣＦアドレス・バス２
１ＢにあってＰＳＣＮこおける次の処理ステップのため
に準備ができていることを指示する。第ＩＧ図のＩＰＰ
Ｆは線１川こ取出要求も送出する。

この取出要求はいかなる記憶要求もＰＳＣＦで遅延され
ていない場合にだけＰＳＣＦによって受諾され、ＰＳＣ
Ｆに遅延された記憶要求がある場合には拒否される。も
し線３８Ａを介して第ＩＡ図のＡＮＤゲート２６Ａに加
わる「任意のＲＥＤＯ使用中」（ＡＮＹＲＥＤＯＢＵＳ
Ｙ）信号によって指示されるようにＲＥＤＯレジスタ１
６の任意のものが使用中であるか、又はもし線１ ４Ｎ
を介してＡＮＤゲート２６Ｂに加わる「記憶に関しＸＬ
使用中」（ＸＬＢＵＳＹＷ／ＳＴ）信号によって指示さ
れるように変換機構（ＸＬ）１４が所与の記憶要求につ
いて使用中であれば、そのときにはこれらのＡＮＤゲー
トによってＰＳＣＦで記憶要求が遅延されていることが
指示される。この場合、ＯＲゲート２６Ｃからその出力
線２６８に生ぜられる「取出拒否」（ＲＥＪＦＴＨ）信
号が把ＰＦへ送られ、かくてＰＳＣＦが遅延された記憶
要求を有さなくなるまでこの取出要求をＩＰＰＦによっ
て再送させるようにする。トリガ２２Ａ乃至２２Ｅ並び
にラツチ２３Ａ乃至２３Ｅは１機械サイクルの間動作し
、それらがセットされてから１機械サイクル以内にシス
テム・クロックによって自動的にリセットされる。

これらがセットされている間、それらのセット状態は当
該ラツチがリセットされる前に受信回路へ０伝播される
。ＰＳＣＦ優先回路１ １が或る要求を受諾してＰＳＣ
Ｆ制御バス２１Ａを活勢化する場合、ＰＳＣＦアドレス
・バス２１Ｂはこの要求の論理アドレスをＰＳＣＦアド
レス・レジスタ（ＰＳＣＦ ＡＤＲタＲＥＧ）２１Ｃへ
供給し、該レジスタはその後この論理アドレスをＰＳＣ
Ｆアドレス・ラツチ（ＰＳＣＦＡＤＲＬＴＨ）２１Ｄへ
転送する。

このラッチの出力は俺ＣＦァドレスリゞス２１Ｅを介し
て変換機構１４のＬＡＲ１４Ｂへ入力ゲートさひれ、或
いはバス２１８の延長部を介して第ＩＣ図へ供給され、
そこでＦＡＲ３６へ入力ゲートされるか、又は復号器（
ＤＥＣ）７０Ａ若しくは７０Ｂによって指定されたＳＴ
ＡＲ１５若しくはＲＥＤＯレジスタ１６へ選択的に入力
ゲートされる。併し夕ながら、この場合には入力ゲート
される該レジスタのうち１つだけが有効となり、このレ
ジスタに関連する使用中トリガだけがセットされる。Ｐ
ＳＣＦアドレス・バス２１Ｅは第ＩＦ図に一層詳細に図
示されている。０ もしこの要求が取出要求であれば、
第ＩＡ図のＡＮＤゲート１８Ａ又は１８８からの信号に
応じてＯＲゲート１８Ｃの出力線１８０に「ＦＡＲ使用
中セット」（ＳＥＴＦＡＲＢＵＳＹ）信号が生ずるので
、これにより第ＩＣ図のＦＡＲ使用中トリガ３夕６Ａが
セットされる。

ＡＮＤゲート１８Ｂは線２５Ｅの「ＸＬ敬出受諾」（Ｘ
ＬＦＴＨＡＣＦＴ）信号及びキャッシュ・ディレクトリ
（ＣＡＣＥＥＤＩＲ）８から線８Ａに生ぜられる「キャ
ッシュ・ミス」（ＣＡＣＨＥＭＩＳＳ）信号に応答して
その出力信号０を供給する。ＡＮＤゲート１ ８Ａは、
ラッチ２３Ｄによって線２５Ｆに与えられる「ＩＰＰＦ
取出受諾」（押ＰＦＦＴＨＡＣＰＴ）信号、線８Ａの「
キャッシュ・ミス」信号及び線９Ｃの「ＤＬＡＴヒット
」（ＤＬＡＴｍＴ）信号に応答してその出力信号を供給
する。但し、これはＰＳＣＦで遅延されている１以上の
記憶要求によって生ぜられる線２６Ｅの「取出棺否」信
号が存在しない場合に限られる。ＦＡＲ使用中トリガ３
６Ａがセットされる場合、第ＩＣ図のＦＡＲ３６に保持
された要求は主記憶からキャッシュ（ＣＡＣＨＥ）７へ
のプロツク取出を開始させるために主記憶の優先順位を
要求するように出力ゲートされる。第ＩＣ図のＳＴＡＲ
使用中トリガ１５Ａは第ＩＤ図のＡＮＤゲート４５乃至
４５Ｃのいずれか及びＯＲゲート４５Ｄを介して線５０
Ａに与えられる「ＳＴＡＲ使用中セット」（ＳＥＴＳＴ
ＡＲＢＵＳＹ）信号によってセットされる。

第ＩＤ図を参照するに、ＡＮＤゲート４５ＡはＩＰＰＦ
からの記憶要求が受諾され且つＳＴＡＲ１５へ入力ゲー
トされることを感知するものであり、このため線２５Ｃ
の「花ＰＦ記憶受諾」信号「 線９Ｃの「ＤＬＡＴヒッ
ト」信号、線３９Ａの「ＲＥＤＯ非使用中」（ＮＯＲＥ
ＤＯＢＵＳＹ）信号、線１４日の「記憶に関しＸＬ非使
用中」（ＸＬＮＯＴＢＵＳＹＷ／ＳＴ）信号及び線４０
Ｂの「ＲＡ≠ＦＡＲ」信号に応答する。ここで、最後の
信号は、ＤＬＡＴ９から得られる記憶要求の実アドレス
（ＲＡ）がＦＡＲ３６で保留されている任意の取出要求
のそれに等しくないことを指示する。ＡＮＤゲート４５
Ｂは変換機構１４がその結果を任意のＳＴＡＲ１５へ直
接に出力することができる状況を感知するものであり、
このため線２５Ｂの「ＸＬ記憶受諾」信号及び線４０Ｂ
の「ＲＡ≠ＦＡＲ」信号に応答する。

一層詳細に説明すれば、変ｆ奥機構１４の動作がその加
算器兼制御（ＸＬＡＤＤＥＲ ＆ ＣＴＬ）１４Ｅによ
って完了されるときは、その要求、即ちＸＬ要求がいつ
でも行なわれる。この要求が受諾される場合、変換機構
アドレス・レジスタ（以下「ＴＡＲ」という）１４Ｆで
そのアドレスが発生され、線１４Ｓを介してＰＳＣＦア
ドレス・レジスタ２１Ｃへ送られ、そこからさらにＰＳ
ＣＦアドレス・ラツチ２１０へ送られる。ＰＳＣＦアド
レス・ラツチ２１０に置かれたこのアドレスを入力ゲ−
トされるべき特定のＳＴＡＲ１５及びＲＥＤＯレジスタ
１６は、第ＩＡ図のＸＬポィンタ・レジスタ１４Ａから
線１４Ｋを介して第ＩＢ図のＡＮＤゲ−ト２６に加わる
「ＸＬポインタ」（ＸＬＰＴＲ）信号によって選択され
る。ＰＳＣＦアドレス・バス２１Ｅは、ＴＡＲ１４Ｆに
置かれたアドレスを第ＩＣ図のＦＡＲ比較器（ＣＭ円）
４０‘こも入力ゲートする。第ＩＤ図を参照するに、も
しここでＦＡＲ比較器４０から生ぜられる線４０Ｂの「
ＲＡ≠ＦＡＲ」信号が活勢となれば、ＡＮＤゲート４５
Ｂが作動され、線５０Ａの「ＳＴＡＲ使用中セット」信
号で以て選択されたＳＴＡＲ使用中トリガ１５Ａをセッ
トするので、これにより選択されたＳＴＡＲ１５の実ア
ドレスの受取りを完了させる。この場合、選択されたＲ
ＥＤＯレジスタ１６はその使用中トリガ１６Ａをセット
されておらず、無視されることになる。併しながらもし
線４０Ａの「ＲＡ＝ＦＡＲ」信号が活勢となれば、記憶
要求と現在のプロック取出との間に競合が存在する。

かくて、どのＳＴＡＲ使用中トリガ１５Ａ（第ＩＣ図）
もセットされないので、選択されたＳＴＡＲ１５による
変換アドレスの受取りはこのプロック取出が完了するま
で遅延される。このため、「ＲＡ＝ＦＡＲ」信号を担持
する線４０Ａ及び「ＦＡＲ非使用中」信号を担持する線
３６Ｃは第ＩＡ図のＸＬ加算器兼制御１４Ｅへ接続され
かくてＴＡＲ１４Ｆ中のアドレスに干渉することなしに
次のＸＬ要求の発生を制御する。このように、次の要求
は線４０Ａの「ＲＡ＝ＦＡＲ」信号によって禁止され、
そして線３６Ｃの「ＦＡＲ非使用中」信号が活勢になる
と直ちに生ぜられる。この結果、ＴＡＲ１ ４Ｆのアド
レスが選択されたＳＴＡＲ１５へ置かれることになる。
第ＩＤ図のＡＮＤゲート４５Ｃは線９Ｃの「ＤＬＡＴヒ
ット」信号及び線１ ４Ｍの「ＸＬ非使用中」（ＸＬＮ
ＯＴＢＵＳＹ）信号が受取られている間に、線２５Ａの
「ＲＥＤＯ受諾」信号に応答し、これにより現に選択さ
れているＳＴＡＲ使用中トリガ１５Ａがセットされるこ
とを感知する。ＯＲゲ−ト４５ＤはＡＮＤゲート４５Ａ
乃至４５Ｃの任意の出力に応答して現に選択されている
ＳＴＡＲ使用中トリガ１５Ａのセット入力を供聯合する
。第ＩＣ図のＳＴＡＲ使用中トリガ１ ５ＡはＡＮＤゲ
ート９３から線９３Ａを介して与えられる「ＳＴＡＲ主
記憶受諾」（ＳＴＡＲＭＳＡＣＰＴ）信号によってリセ
ツトされる。ＡＮＤゲート９ ３は、その入力として、
ＯＲゲート９１の出力である「ＳＴＡＲ要求」（ＳＴＡ
ＲＲＥＱ）信号と、主記憶優先回路（ＭＳＰＲＩ）９２
の受諾出力を受取る。ＯＲゲート９１はＳＴＡＲ使用中
トリガ１ ５Ａの全出力を受取る。この結果、後述する
「入力ポィンタ」信号によって現に選択されているＳＴ
ＡＲ１５だけが無効化される。第ＩＣ図のＲＥＤＯレジ
スタ１６に置かれている論理アドレスの存在は、線４６
Ａを介してその使用中トリガ１６Ａをセットすることに
よって指示される。

この部分を一層詳細に図示する第ＩＤ図を参照するに、
線４６Ａの「ＲＥＤＯ使用中セット」（ＳＥＴＲＥＤＯ
ＢＵＳＹ）信号はＡＮＤゲート４１Ａ乃至４１Ｄに応答
するＯＲゲート４６によって生ぜられる。これらのＡＮ
Ｄゲートは、入力ポィンタ（ｍＰＴＲ）によって選択さ
れた所与のＲＥＤＯレジス夕１６の入力ゲート活勢化を
信号する。ＡＮＤゲート４ １Ｄは、線９Ａの「ＤＬＡ
Ｔミス」（ＤＬＡＴＭＩＳＳ）信号、線１４１の「ＸＬ
使用中」（ＸＬＢＵＳＹ）信号及び線３９Ａの「ＲＥＤ
Ｏ非使用中」信号が存在するとき、線２５Ｃの「ｍＰＦ
記憶受諾」信号に応答する。ＡＮＤゲート４１Ｃは「線
３９Ａの「ＲＥＤＯ非使用中１信号、線９Ｃの「ＤＬＡ
Ｔヒット」信号及びＤＬＡＴ９から抽出された実アドレ
スがＦＡＲ３６に置かれた保留中の取出要求の対象であ
ることを指示する線４０Ａの「ＲＡ＝ＦＡＲ」信号が存
在するとき、線２５Ｃの「ＩＰＰＦ記憶受諾」信号に応
答する。ＡＮＤゲート４１Ｂは、線１４Ｎの「記憶に関
しＸＬ使用中」信号が存在するとき、線２５Ｄの「ＲＥ
ＤＯ／ＩＰＰＦ記憶受諾」（ＲＥＤＯ／ＩＰＰＦ ＳＴ
ＡＣＰＴ）信号に応答する。

ＡＮＤゲート４ １Ａは、線３８Ａの「任意のＲＥＤＯ
使用中」信号が存在するとき「線２５Ｃの「押ＰＦ記憶
受諾１信号に応答する。現に選択されている特定のＲＥ
ＤＯレジスタ１６は、第ＩＡ図のＰＳＣＦ優先回路１１
へＲＥＤＯ要求を行なうとき、その使用中トリガ１６Ａ
を非使用中状態ヘリセットされる。この場合、この要求
が第ＩＡ図のＰＳＣＦ優先回路１１によって受諾され、
そしてこの回路が線２５Ａの「ＲＥＤＯ受諾」信号によ
り第ＩＢ図のＲＥＤＯ出力ポインタ・力ウンタ（ＲＥＤ
ＯＯＵＴＰＴＲＣＴＲ）３２を歩進させるまで、該カウ
ンタは前記要求中のＲＥＤＯレジスタ１６を選択しない
。

第ＩＤ図には、第ＩＡ図の俺ＣＦ優先回路１１のための
「ＲＥＤＯ要求」（ＲＥＤＯＲＥＱ）信号を線１２に発
生する回路も示されている。

ＯＲゲート５３から線１２に「ＲＥＤＯ要求」信号が生
ぜられるのは、任意のＲＥＤＯレジスタ１６の内容をＰ
ＳＣＦバス２１へ出力ゲートするような諸条件が存在す
る場合である。しかし、任意のＲＥＤｑ使用中トリガー
６ＡがＡＮＤゲート４ １Ｄ又は４ １Ｃによってセ
ットされる場合には、これらの条件は存在しない。とい
うのは、ＡＮＤゲート４１Ｄ又は４１Ｃによって使用中
トリガ１６Ａがセットされるのは、変玉逸機榛１４が使
用中である場合、又は当該記憶要求力ミＦＡＲ３６に置
かれている保留中の取出要求と干渉し、従って遅延され
ねばならない場合だからである。このような状況の場合
、遅延条件が終了するとすぐに、ＲＥＤＯ要求が存在す
るということがトリガ４７又は４８に記憶される。ＦＡ
Ｒ３６のためのＲＥＤＯ要求を記憶することに係るトリ
ガ４７はＡＮＤゲート４１Ｃの出力によってセットされ
、変換機構１４のためのＲＥＤＯ要求を記憶することに
係るトリガ４８はＡＮＤゲート４ １０の出力によって
セットされる。前記条件のそれぞれの終了はＡＮＤゲー
ト５１又は５２の動作によって指示される。ＡＮＤゲー
ト５１は、トリガ４７のセット出力と、第ＩＣ図のＦＡ
Ｒ使用中トリガ３６Ａがリセットされるとき線３６Ｂに
生ぜられる「ＦＡＲ非使用中」（ＦＡＲＮＯＴＢＵＳＹ
）信号とによって作動される。ＡＮＤゲート５２は変換
機構１４の遅延完了を指示するものであり、このためト
リガ４８のセット出力、線３６Ｂの「ＦＡＲ非使用中」
信号及び線１４Ｍの「ＸＬ非使用中」信号に応答する。

この最後の信号は、変換機構１４がその変換動作を完了
するときに供Ｖ給される。所与の記憶要求がＲＥＤＯレ
ジスタ１６で遅延されねばならない他の条件とは、先に
受取られた記憶要求がＲＥＤＯレジスタ１６又は変換機
構１４からＳＴＡＲ１５へまだ移動されていないような
ものである。

これらの条件はＡＮＤゲート４ １Ａ及び４１Ｂによっ
て指示される。ＡＮＤゲート４１Ａは先行する記憶要求
のＲＥＤＯレジスタ１６における遅延を指示し、ＡＮＤ
ゲート４１Ｂは先行する記憶要求の変換機構１４におけ
る遅延を指示する。併しながら、これらの使用中条件は
、後でＡＮＤゲート５８から第ＩＡ図の的ＣＦ優先回路
Ｉ１のための「ＲＥＤＯ要求」信号を生ぜしめることに
なる。ＡＮＤゲート５８は、トリガ４７又は４８の否定
出力、線３８Ａの「任意のＲＥＤＯ使用中」信号及び線
１４Ｍの「ＸＬ非使用中」信号に応答する。この結果、
線１２に生ぜられる「ＲＥＤＯ要求」信号は第ＩＡ図の
笛ＣＦ優先回路１ １へ僕孫舎され、またそれと同時に
「ＲＥＤｑ使用中りセット」（ＲＥＳＥＴＲＥＤＯＢＵ
ＳＹ）信号によりＲＥＤＯ使用中トリガ１６Ａを非使用
中状態ヘリセットする。

この「ＲＥＤＯ要求」信号が受諾され且つ前述のように
ＡＮＤゲート４５Ｃが作動される場合、当該ＲＥＤＯレ
ジスタ１６の内容は同じ記憶要求レジスタ・セット中に
あるＳＴＡＲ１５へゲートされる。併しながう、もし変
換器機礎１４が先に選択された記憶要求レジスタ・セッ
トのための先行する記憶要求について使用中であれば、
後に選択されたＲＥＤＯレジスタ１６が受諾されること
があり、そしてこの場合、もし変換機構１４が依然とし
て使用中であり且つ今や新しい値へ歩進された第ＩＢ図
のＲＥＤＯ出力ポインタ・カウンタ３２が同じＲＥＤＯ
レジスター６を入力ゲートのための選択する適正な値へ
セットされたならば、このＲＥＤＯレジスタ１６はＡＮ
Ｄゲート４ １Ｂの制御下で俺ＣＦアドレス・バス２１
Ｅからその要求中のアドレスを再び入力ゲートされる。
次いで、この要求中のＲＥＤＯレジスタ１ ６は線１
４Ｍの「ＸＬ非使用中」信号がＡＮＤゲート４５Ｃへ供
給されるまで待機状態に置かれ、そしてこの信号が供Ｖ
給されると、その受諾された要求は同じ記憶要求レジス
タ・セットにあるＳＴＡＲ１５へ出力ゲートされる。こ
のように各記憶要求のアドレスがＳＴＡＲ１５又はＲＥ
ＤＯレジスタ１６に記入される場合、これに関連するデ
ータは第ＩＢ図の入力ポインタ・カウン夕（ｍＭ瓜ＣＴ
Ｒ）３１によって現に選択されている同じ記憶要求レジ
スタ・セット中のＦレジスタ６０（第ＩＣ図）へ記入さ
れる。

対応するＦレジスタ６川こ記憶されたダブルワード中の
特定バイトは、同じ記憶要求レジス夕・セットにある対
応するＦマーク・レジスタ（Ｆ ＭＫ）６２によって指
定される。つまり、Ｆマーク・レジスタ６２の各々は８
ビット・バイトを保持し、該ビットの各々が関連するＦ
レジスタ６０１こ置かれたダブルワード中の各バイトに
それぞれ対応するということである。もし或るビットが
１へセットされるならば、Ｆレジス夕６０‘こある対応
バイトはプロセッサによって変更されたのであり、もし
このビットが０であれば、このバイトは変更されなかっ
たのである。変更されなかったバイトはＦレジスタ６０
に必ずしも存在する必要はないが、変更されたバイトは
Ｆレジスタ６０‘こ存在しなければならない。変更され
なかったダブルワードは第ＩＡ図のキャッシュ７又は主
記憶から得られ、前者についてはその対応するマージ・
レジスタ（ＭＧＲＥＧ）６４でマージされ、後者につい
ては主記憶マージ・レジスタ（図示せず）でマージされ
る。もし変更されなかったバイトがキャッシュ７で利用
可能であれば、それらをキャッシュ７から利用し、さも
なければ主記憶から利用することが望ましい。Ｆレジス
タ６０、バツフア・マーク・レジスタ（ＢＵＦＭＫ）６
１及びＦマーク・レジスタ６２から成る１つのレジスタ
・セットは、入力ゲートについては復号器７０Ｅによっ
て選択され、出力ゲートについては復号器７０Ｆ又は７
０Ｈ‘こよって選択される。これらと同じレジスタ・セ
ットにあるマージ・レジスタ６４は入力ゲートについて
は復号器７０Ｇによって選択され、出力ゲートについて
は復号器７０１によって選択される。もし第ＩＡ図のＰ
ＳＣＦアドレス・レジスタ２１Ｃに置かれたアドレスに
よって調眠Ｕされるダブルワードがキャッシュ７に存在
すれば、第ＩＣ図のバッファ・マージ制御（ＢＵＦＭＧ
ＣＴＬ）６３はキャッシュ７中のこのダブルワードをア
クセスし、そして選択されたマージ・レジスタ６４にお
けるマージを制御する。

Ｆレジスタ６０にある変更されたデータは関連するＦマ
ーク・レジスタ６２に置かれた諸ビットの制御下でバッ
ファ・マージ制御６３によって蓑択され、該制御は第Ｉ
Ａ図のキャッシュ７から変更されなかったタプルワ−ド
を受取った後に前記の変更されたバィドをマ−ジ・レジ
スタ６４へ挿入する。かくて、変更されたバイトだけを
マージ・レジスタ６４にオーバーレーするために、これ
らのバイトは第ＩＢ図の入力ポインタ・カウンタ３１の
現セツテイングによって選択されたＦレジスタ６０から
選択的に転送される。次いで、変更された形式を有する
完全なダブルワードは主記憶のための記憶データ・バス
入力・レジスタ（ＳＤＢＩＲＥＧ）に置かれる。またこ
れらの変更されたバイトは、Ｆレジスタ６０から線６０
Ａを介して第ＩＡ図のキャッシュ７へ直接的に転送され
る。もし変更されなかったダブルワードがキャッシュ７
で利用できなければ、Ｆレジスタ６０の内容はバッファ
・マージ制御６３によって記憶マージ・バッファ入力（
ＳＭＢＩ）レジス夕へ転送される。

このＳＭＢＩレジスタはバツフア・マーク・レジスタ６
１と同じマーク・ビットを保持するＦマーク・レジスタ
６２中のマークを受取り、その内容を主記憶へ転送して
マージを制御する。米国特許第３８８３８５４号は主記
憶におけるパイプライン式マージを開示する。

米国特許第３捉り８１８号は、部分記憶動作によってア
ドレスされているデータ・ワードがキャッシュ中に存在
する場合、キャッシュを使用して変更されたバイトを変
更されなかったバイトとを組立てる技法を開示する。こ
のため、データがキャッシュ中に存在するか否かを調べ
るためにキャッシュ・ディレクトリが質問され、もしあ
れば、このデータがキャッシュからしジスタへ読出され
、次いでマークを使用してプロセッサから受取られた変
更バイトと層換える。このようにして組立てられた記憶
ワード‘ま続いて主記憶へ転送され、そこで全記憶動作
を使用して記憶される。キャッシュは主記憶よりも何倍
か早い速度で動作する。

このため主記憶では全記憶動作だけが行なわれるので、
もしデータがキャッシュで利用可能であれ‘よ、部分記
憶動作は全記憶動作と同じ速度で遂行することができる
。プロセッサとそのチャネル又は他のプロセッサとの間
の部分記憶動作のための同期は、１９７７年５月５日に
米国の特許商機局に提出された米国特許第４１５７５８
６（特開昭５３一１３７６斑号）に開示されている。第
ＩＢ図を参照するに〜ＲＥＤＯ出力ポィンタ・カウンタ
３２は線２５Ａに「ＲＥＤＯ受諾」信号が受取られるた
びに歩進される。

カウンタ３２は、ＡＮＤゲート８２又は８３が作動され
るときはいつでも新しい値へセットされる。ＡＮＤゲー
ト８３は入力ポインタ・カウン夕３１にある入力ポイン
タ値をＲＥＤＯ出力ポインタ・カウン夕３２へセットす
るように作用するが、このことが行なわれるのは、線３
９Ａの「ＲＥＤＯ非使用中」信号によつて指示されるよ
うにどのＲＥＤＯレジスタ１６も非使用中であり、そし
て線２４Ａの「任意の記憶受諾」信号によって指示され
るようにＲＥＤＯ出力ポインタ・カウンタ３２のセツテ
イングを入力ポインタ・カウンタ３１と同期させるため
にＰＳＣＦ優先回路１１（第ＩＡ図）によって所与の記
憶要求が受諾される場合である。一方、もし線１４Ｊの
「ＸＬ使用中」信号によって指示されるように変換機構
１４が使用中である間に線２５Ａの「ＲＥＤＯ受諾」信
号が受取られるならば、ＡＮＤゲート８２は先行機械サ
イクルの間にラツチ２９Ａに記憶された古いＲＥＤＯ出
力ポィンタ値へＲＥＤＯ出力ポィンタ・カウンタ３２を
セットする。第ＩＣ図において、ＳＴＡＲ１５へ要求が
入力ゲートされるたびに、この要求に対するすべてのＰ
ＳＣＦ処理が完了されるので、この要求はアクセスのた
めに主記憶へ転送される準備ができている。選択された
所与のＳＴＡＲ１５が入力ゲートされると、その使用中
トリガ１５Ａがセットされる。かくて「 この使用中ト
リガ１５Ａは○Ｒゲ−ト９１を介して主記憶優先回路９
２へ「ＳＴＡＲ要求」信号を供給し、これにより主記憶
の優先順位を要求する。第Ｉ Ｂ図のＳＴＡＲ出力カウ
ンタ（ＳＴＡＲＯＵＴＰＴＣＴＲ）３３は、どのＳＴＡ
Ｒ１ ５が主記憶優先回路９２への転送のために選択さ
れるかということを制御する。

カウンタ３３により選択されるＳＴＡＲ１５は、主記憶
の優先要求を保持するＳＴＡＲ１ ５だけではない。Ｓ
ＴＡＲ出力カウンタ３３によって選択されたＳＴＡＲ１
５がその先行する要求に対する主記憶の優先順位を待機
している間に、他のＳＴＡＲが後続する要求に対する入
力を獲得してもよい。しかし、他のＳＴＡＲ１５に置か
れたこれらの後続要求は、主記憶の優先順位を要求し且
つ主記憶へ出力ゲートされる前に、ＳＴＡＲ出力カウン
タ３３によるそれらの逐次的選択を待機しなければなら
ない。このことが生ずるのは、入力ポィンタ・カウンタ
３１によって選択された任意のＳＴＡＲ１５が入力ゲー
トされ且つＳＴＡＲ出力カウン夕３３が入力ポインタ・
カウンタ３１よりも１カウント以上遅れている場合であ
る。ＳＴＡＲ出力カウンタ３３はどのＳＴＡＲ１ ５も
使用中でないとき俺ＣＦ要求の各々と同期され、かくて
その後に入力ゲートさるべき最初のＳＴＡＲＩ５は主記
憶の優先順位を直ちに要求することができる。

というのは、ＳＴＡＲ出力ポインタ・カウンタ３３がこ
のＳＴＡＲ１５をポイントするからである。どのＳＴＡ
Ｒ１５も使用中でなければ、ＳＴＡＲ出力カウンタ３３
は、現にＰＳＣＦアドレス・バス２１Ｅへの転送を要求
している処の入力ポィンタ・カウンタ３１、ＲＥＤＯ出
力ポインタ・カウンタ３２又はＸＬポインタ・レジスタ
１４Ａの値へセットされる。

このＳＴＡＲ出力カウンタ３３のセツティングはＡＮＤ
ゲート８５を通して行なわれ、該ゲートは現在の記憶要
求レジスタ・セットを選択しているＯＲゲート２９から
現に活勢な入力ポィンタ（ＩＮＰＴＲ）、出力ポインタ
（ＯＵＴＰＴＲ）又はＸＬポィンタ（ＸＬＰＴＲ）信号
を受取る。ＡＮＤゲート８５はＡＮＤゲート８６によっ
て作動され、後者のＡＮＤゲート８６は第ＩＡ図から加
わる線２４Ａの「任意の記憶受諾」信号及び第ＩＣ図の
否定回路９１Ａから線９１Ｂを介してラツチ８７に記憶
された「ＳＴＡＲ非使用中」（ＮＯＳＴＡＲＢＵＳＹ）
信号を受取る。このようにして、ＳＴＡＲ出力カウンタ
３３は、活勢な入力ポィンタ、出力ポインタ又はＸＬポ
インタの値へセットされる。第ＩＣ図の主記憶優先回路
９２によって主記憶バスの優先順位が与えられる場合、
ＡＮＤゲート９３によってその出力線９３Ａに「ＳＴＡ
Ｒ主記憶受諾」信号が供ｖ給される。

この信号はＳＴＡＲ出力カウンタ３３をその次の逐次カ
ウントへ歩進させる。但し、カウント４を歩進するとカ
ウント１になるが、これはその循環式接続に由来する。
また線９３Ａの「ＳＴＡＲ主記憶受諾」信号は、選択さ
れたマージ・レジスタ６４及びＦマーク・レジスタ６２
を記憶データ・バス入力（ＳＤＢＩ）レジスタ又は記億
マ−ジ・バス入力（ＳＭＢＩ）レジスタへ出力ゲートさ
せ、これによりデータを主記憶へ送らしめる。第ＩＦ図
は第ＩＡ図及び第ＩＣ図のＰＳＣＦアドレスリゞス２１
Ｅを一層詳細に示す。鴨ＣＦアドレス・レジスタ２１Ｃ
はトリガ・クロツク時間に作動可能な複数の双安定装置
から成り、ＰＳＣＦアドレス・ラツチ２１Ｄはラツチ・
クロツク時間に作動可能な複数の双安定装置から成る。
後者の俺ＣＦアドレス・ラツチ２１Ｄがトリガ及びラツ
チ信号伝播型の回路を含むことは前記した通りである。
かくて、トリガ・クロツク時間の間にまずアドレスがＰ
ＳＣＦアドレス・レジスタ２ １Ｃによって受取られ、
続いてラツチ・クロツク時間の間にＰＳＣＦアドレス・
ラツチ２１Ｄの選択された部分へ伝播される。俺ＣＦア
ドレス・レジスタ２１ＣはＩＰＰＦから受諾された記憶
要求の論理アドレス（ＬＡ）を受取り、ＲＥＤＯレジス
タ１６から論理アドレスを受取り、又は第ＩＡ図のＴＡ
Ｒ１ ４Ｆから線１４Ｓを介して実アドレス（ＲＡ）を
受取る。俺ＣＦアドレス・ラッチ２１Ｄは実アドレス部
分（ＲＡＬＴＨ）及び論理アドレス部分（ＬＡＬＴＨ）
を含む。

裏アドレス（ＲＡ）は第ＩＡ図のＴＡＲ１４Ｆから線１
４Ｓを介して鴇ＣＦアドレス・レジスタ２１Ｃへ供Ｖ
給され、そして線２５Ｅの「Ｘｕ取出受諾」信号又は線
２５８の「ＸＬ記憶受諾」信号を受取るＯＲゲート２１
Ｇによりプリフイクス回路（ＰＲＥＦ）２１Ｆがゲート
されるとき、この回路を通してＰＳＣＦアドレス・ラツ
チ２１Ｄの実アドレス部分へ転送される。偽ＣＦアドレ
ス・レジスタ２１Ｃから供給される論理アドレスをＤＬ
ＡＴ９で索引した結果として第ＩＡ図の線９Ｃに「ＤＬ
ＡＴヒット」信号が生ぜられる場合、この信号に応答し
てＤＬＡＴ９からＰＳＣＦアドレス・ラッチ２１Ｄの実
アドレス部分へ実アドレスが供聯合される。掩ＣＦアド
レス・レジスタ２１Ｃ中の論理アドレスはＰＳＣＦアド
レス・ラツチ２１Ｄの論理アドレス部分へ転送される。
この論理アドレスは変換機構１４又は入力ポィンタ・カ
ウンタ３１によって選択されたＲＥＤＯレジスタ１６へ
出力される。ＰＳＣＦアドレス・ラツチ２１Ｄ中の実ア
ドレスは入力ポィンタ・カウンタ３１によって選択され
たＳＴＡＲ１５へ供給される。第ＩＦ図のＡＮＤゲート
２１ １，２１日，２１Ｍ又は２１Ｊは、ＰＳＣＦアド
レス・バス２１Ｅを、ＲＥＤＯレジスタ１ ６、ＳＴＡ
Ｒ１ ５、ＦＡＲ３６又は変キ逸機構１４へ出力ゲート
するための諸条件を表わす。

転送アドレスを受取るべき特定のＳＴＡＲ１５又はＲＥ
ＤＯレジスタ１ ６の選択は、ＳＴＡＲ使用中トリガ１
５Ａ又はＲＥＤＯ使用中トリガ１６ＡをセットするＡＮ
Ｄゲート４５Ａ乃至４５Ｃ及び４１Ａ乃至４１Ｄによっ
て制御される。かくて、要求アドレスはＡＮＤゲート２
１１を介して変換機構１４へ転送される。ＡＮＤゲー
ト２１Ｊは線１４Ｍの「ＸＬ非使用中」信号及び任意の
要求が受諾されたことを指示するＯＲゲート２１Ｋの出
力によってゲートこれ、また変換機構１４は線９Ａに「
ＤＬＡＴミス」信号があるとき使用中にされる。もし任
意の記憶要求が受諾されるならば、この要求アドレスは
現在の入力ポィンタによって選択された記憶要求レジス
タ・セットのＳＴＡＲ１５及びＲＥＤＯレジスター６へ
転送される。

このようにして入力ゲートされる２レジスタのうち一方
のレジスタだけがＡＮＤゲート４１Ａ乃至４ １Ｃ又は
ＡＮＤゲート４５Ａ乃至４５Ｃによってその使用中トリ
ガをセットされるので、この一方のレジスタだけが有効
なアドレスを保持することになる。ＦＡＲ３６が入力ゲ
ートされるのは、それが使用中でなく、しかもｍＰＦ取
出要求又は×Ｌ取出要求が受諾される場合である。しか
し、ＦＡＲ３６に入力ゲートされたアドレスが有効とな
るのは、その使用中トリガ３６Ａが第ＩＡ図のＯＲゲー
ト１８Ｃから線１８０を介して供給される「ＦＡＲ使用
中セット」（ＳＥＴＦＡＲＢＵＳＹ）信号によってセッ
トされる場合だけである。第ＩＧ図は、ＰＳＣＦとＩＰ
ＰＦ及び実行機構から成る命令処理ユニットとの間の関
連するインタフェース線を示す。

これらのインタフェース線は、命令処理ュニットがその
取出又は記憶要求を偽ＣＦへ送出できる時機及び送出で
きない時機を指示する。インタフェース制御は第ＩＢ図
の記憶カウンタ（ＳＴＣＴＲ）３０１こよって与えられ
、該カウンタはシステムが起動される初期段階でカウン
ト０へりセットされる。このカウント０はＰＳＣＦに保
留中の記憶要求が存在しないことを指示するように予定
されている。その後、俺ＣＦの動作中に、ＰＳＣＦに保
留中の記憶要求が存在しなくなると、記憶カウンタ３０
はそのカウント０へ逆歩進される。記憶カウンタ３０が
カウント４より小さいカウントを保持する限り、命令処
理ユニットはＰＳＣＦへ記憶要求を送出することができ
る。しかし、記憶カウンタ３０がカウント４へセットさ
れると、該カゥン外ま線３０Ｃを介して命令処理ユニッ
トへ「記憶受取不能」信号を送り、これにより全部の記
憶要求レジスタ・セットが使用中であり、従ってそれ以
上の記憶要求をＰＳＣＦが収容できないことを指示する
。線３０Ｃの「記憶受取不能」信号は、実際には滅多に
活勢とならない。というのは、例外状態を除くと、ＰＳ
ＣＦが各機械サイクルごとに新しい記憶要求を処理する
ことができるようにするためには、４つの記憶要求レジ
スタ・セットで十分であるからである。記憶カウンタ３
０がカウント３にあるとき線３０８に生ぜられる「１記
憶受取可能」信号は、ＰＳＣＦにある１つの記憶要求レ
ジスタ・セットだけが使用中でないこと、そして命令処
理ユニットがその記憶要求で以つてすべての記憶要求レ
ジスタ・セットを充填する可能性のために準備すべきこ
とを指示する。ここで注意すべきは、或る記憶要求レジ
スタ・セットが主記憶へ要求を出力ゲートすると同時に
、他の記憶要求レジスタ・セットが命令処理ユニットか
ら記憶要求を受取ることができるということである。従
って、或る記憶要求レジスタ・セットが新しい記憶要求
によって使用中にされると同時に、他の記憶要求レジス
タ‘セットがその要求を主記憶へ転送することによって
非使用中にされ、そしてそれとは別の記憶要求レジスタ
・セットがその要求を処理していることがありうる。記
憶カウンタ３川ま第ＩＡ図の線２５Ｃから加わる「把Ｐ
Ｆ記憶受諾」信号の各々によって歩進され、第ＩＢ図の
線９３Ａから加わる「ＳＴＡＲ主記憶受諾」信号の各々
によって逆歩進される。かくて、この逆歩進動作は記憶
カウンタ３０の歩進動作と大体合っているので、記憶カ
ウンタ３０は通常の状態ではカウント３より低いカウン
ト値を保持する。流れ図 第ＩＡ図乃至第ＩＤ図のハードウェア機構についてなさ
れた前述の説明に関連して、このハードウェア機構の正
確な動作順序を伴なう動作方法は第２Ａ図及び第２Ｂ図
に一般的に示され、また第３Ａ図乃至第３Ｄ図、第４図
及び第５図に一層詳細に示されている。

これらの流れ図は当業者には自明であろう。ＰＳＣＦの
検査回路 本発明に従って設けられた第ＩＥ図の検査回路は、同一
の記憶要求レジスタ。

セット中にあるＳＴＡＲ１５及びＲＥＤＯレジス夕１６
の両者が同時に使用中になってはならないことを確認す
るためのものである。もしこれらが同時に使用中になれ
ば、エラー状態が指示される。第ＩＥ図では、１つの記
憶要求レジスタ・セットごとに１つのＡＮＤゲートが設
けられる。従って、各記憶要求レジスタ・セット中のＳ
ＴＡＲ使用中トリガ１５Ａ及びＲＥＤＯレジスタ使用中
トリガ１６Ａから生ぜられる「ＲＥＤＯ使用中」信号は
、第ＩＥ図中の同じＡＮＤゲートへ供給される。４つの
ＡＮＤゲートの出力は互いにＯＲされて「機械検査割込
」（ＭＡＣＨＣＨＫＩＲＰＴ）信号を供給するので、も
し任意の記憶要求レジスタ・セットで禁止された状態が
生ずるならば、この信号により機械検査割込が惹起され
る。

他の型の検査機能は第ＩＢ図の記憶カゥンタ３０によっ
て行なわれ、該カウン外まそのインタフェース機能に加
えてこの検査機能を行なう。

機械エラー状態が指示されるのはこの記憶カウンタ３０
がカウント４を越えて線３０Ｃの「記憶受取不能」信号
を活勢にする場合である。このため、記憶カウンタ３０
は４より大きいカウント能力を備えている。この実施態
様では、記憶カウンタ３０は３ビット・カウンタである
ので、４を越えるカウント、即ちカウント５乃至７は線
３０Ｄの「機械検査割込」信号を猪勢にする。線３０Ｄ
の状態は機械検査割込が生成されるべきか否かを決定す
るためにＡＮＤゲート３０Ｅでテストされるが、このテ
ストは命令によって自動的に又はシステム操作卓から手
動的に行なわれる。逐次化命令の開始制御 第ＩＧ図の命令処理ユニットは１ユニット及びＥユニッ
トの機能を遂行する先行技術の諸回路から成り、この中
にはＩＰＰＦ命令復号器（ＩＰＰＦＯＰＤＥＣ）１０１
と、現命令について１ユニット及びＥユニットの機能が
完了された状況を検出するための命令完了センス装直（
ＩＮＳＮ ＣＰＬＴＳＮＳ）１０３が含まれる。

逐次化命令と呼ばれる或る種の命令については、或る問
題が存在する。なぜなら、これらの逐次化命令はその実
行を先行する任意の命令とオーバラップさせることはで
きないのであり、従ってその動作が先行命令のまだ完了
されていない実行に悪影響を与えることがあるからであ
る。刊行物ｒＩＢＭ Ｓｙｓにｍ／３７０Ｐｒｉｎｃｉ
ｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎ（Ｆｏｒｍ Ｎｏ
．ＧＡ２２一７０００一４）」の第２８頁に定義されて
いるように、逐次化命令の数は比較的多い。第ＩＧ図は
命令の逐次化を制御するための実施態様を示す。

これは第ＩＡ図乃至第ＩＦ図に関連して説明したすべて
の回路を利用する。第ＩＧ図のＩＰＰＦ命令復号器１０
１は実行中の任意のプログラムを構成する命令ストリー
ムを受取る。復号器１０１は各命令の動作コードを復号
し、線１０１Ａ又は１０１８に信号を与えることによっ
てこの命令が逐次化命令であるか否かを指示する。その
１出力は復号化信号バス１０１Ｃを介してＥ機能回路（
Ｅ ＦＮＣＫＴ）１０４へ供Ｖ給される。命令完了セン
ス装置１０３はＥ機能回路１０４からの信号を利用する
通常の回路から成り、命令処理ユニットで現に実行され
ている各命令についてすべての処理が完了したことを指
示する。例えば、通常の「命令終了」（ＩＮＳＮＥＮＤ
）信号はＥ機能回路１０４中の命令カウンタ及びプログ
ラム・ステータス・ワ−ド‘こおいて次の命令アドレス
を制御することができる。この「命令終了」信号は線１
０３Ａを介して供給され、現命令の実行について命令処
理ユニットは何もすることがないことを指示する。従っ
て、線１０３ＡはＩＰＰＦ命令復号器１０１へ接続され
、そこから実行すべき次の命令を出力ゲートさせる。復
号中の命令が非逐次化命令であることを指示する線１０
１Ｂの「非逐次化命令」信号はＯＲゲート１０７を介し
て「可能化」（ＥＮＢＬ）信号として供給され、Ｅ機能
回路１０４の通常の動作を可能化することによりその実
行を通常の様式で継続させる。

もしｍＰＦ命令復号器１０１で逐次化命令が復号されて
いるならば、線１０１Ａに「逐次化命令」（ＳＥＲ皿Ｓ
Ｎ）信号が供給され、線１０１Ｂには信号が供ｖ給され
ない。

この場合、Ｅ機能回路１０４はＯＲゲート１０７を介し
て「可能化」信号を受取ることはない。従って、ＯＲゲ
ート１０７が「可能化」信号を供Ｖ給するまで、復号さ
れた逐次化命令の実行は続行されえない。逐次化命令の
ための「可能化」信号はＡＮＤゲート１０Ｍこよって制
御される。ＡＮＤゲート１０８は、線１０１Ａの「逐次
化命令」信号、第ＩＢ図の記憶カウンタ３０から線３０
Ａを介して与えられる「保留中の記憶不在」（ＮＯＰＮ
ＤＮＧＳＴ）信号及びトリガ１０６Ｂがリセツトされる
まで線１０３Ａの「命令終了」信号を記憶するラツチ１
０６Ａの出力を受取る。線１０１Ａの「逐次化命令」信
号によって逐次化命令が復号中であることが指示され且
つラツチ１０６Ａの出力によって命令処理ユニットが最
後の命令の実行を終了したことが指示されたとしても、
もし第ＩＢ図の記憶カウンタ３０がカウント０に達して
おらず、従って最後の命令のために諸記憶要求が依然と
してＰＳＣＦで処理されていることを指示すらならば、
ＡＮＤゲート１０８は作動することができない。ＡＮＤ
ゲート１０８がＯＲゲート１０７を介して「可能化」信
号を供給することができるのは、第ＩＢ図の記憶カウン
タ３０がこの最後の命令のためにカウント０に達する場
合であるから、ｍＰＦ命令復号器１０１にあるこの逐次
化命令については実行を開始することができない。すべ
ての記憶要求が門ＣＦから主記憶へ転送されて記憶カゥ
ンタ３０がカウント０に達した場合、ＡＮＤゲート１０
８はＯＲゲート１０７を介してＥ機能回路１０４へ「可
能化」信号を供給するので、これによりＩＰＰＦ命令復
号，器１０１１こある逐次化命令の実行を開始すること
ができるようになる。一層詳細に説明すれば、ＰＳＣＦ
から主記憶へ先行命令のための記憶要求が出力されるた
びに記憶カゥンタ３０が逆歩進されるので、ＰＳＣＦに
保留中の記憶要求が存在しなくなった場合には、記憶カ
ウンタ３川まカウント０を呈することになる。

このようにして、俺ＣＦに置かれた最後の命令のための
記憶要求を逐次化命令の復号化と同期させることができ
る。併しながら、もしその次の命令が逐次化命令でなけ
れば、Ｅ機能回路１０４は禁止されることはなく、従っ
て最後の命令の実行を次の命令とオーバラツプさせるこ
とができる。

この場合、それらの記憶要求を第ＩＡ図乃至第ＩＦ図の
ＰＳＣＦ回路でオーバラップさせることも可能である。
なお参考のために、前記の説明及び図面中で使用された
代表的な略語を以下に示し、その内容を並記する。

【図面の簡単な説明】

第ＩＡ図乃至第ＩＦ図は本発明に従ったプロセッサ記憶
制御機構（ＰＳＣＦ）の実施態様を示す図、第ＩＧ図は
本発明の実施態様と関連して使用される命令処理ユニッ
トの主要部を示す図、第２Ａ図及び第２Ｂ図は第ＩＡ図
乃至第ＩＦ図に示す実施態様の動作方法を示す流れ図、
第３Ａ図乃至第３Ｄ図は第ＩＡ図乃至第ＩＦ図の実施態
様によって使用される方法の詳細流れ図、第４図及び第
５図は第３Ｃ図に示す流れ図の一部をより詳細に示す流
れ図である。 ７……キヤツシユ、８……キヤツシユ・デイレクトリ、
９……変換索引緩衝機構、１１……ＰＳＣＦ優先回路、
１４・・・・・・変換機構、１４Ａ・・・・・・変換機
構ポィンタ・レジスタ、１５…・・・ＳＴＡＲ、１６…
・・・ＲＥＤＯレジスタ、３０・・・・・・記憶カウン
タ、３１……入力ポインタ・カウンタ、３２……ＲＥＤ
Ｏ出力ポインタ・カウンタ、３３・・・…ＳＴＡＲ出力
カウンタ、３６……ＦＡＲ。 ＦＩＧ．ＩＡ ＦＩＧ．ＩＢ ＦＩＧ．ＩＣ ＦＩＧ．ＩＥ ＦＩＧＩＤ ＦＩＧ．ＩＦ ＦＩＧ．ＩＧ ＦＩＧ．２Ａ ＦＩＧ．２Ｂ ＦＩＧ．４ 【ＲＥＤＯ料」劉 ＦＩＧ．５ ＦＩＧ．３Ａ ＦＩＧ．３Ｂ ＦＩＧ．３Ｃ ＦＩＧ．３０

Claims (1)

1. 【特許請求の範囲】 １ 下記構成要素（イ）ないし（チ）を備えて成る、命
   令処理装置から主記憶装置をアクセスするための記録要
   求を受取り且つこれらの要求をその受取順序と同じ主記
   憶装置へ供給する記憶制御装置。 （イ）前記命令処理装置からの記憶要求及び当該記憶制
   御装置中で内部的に遅延された記憶要求を同時に受取る
   とき、該遅延された記憶要求に優先順位を付与するよう
   にしてこれらの記憶要求のうち１つの記憶要求を受諾す
   るための優先順位決定手段。（ロ）該受諾された記憶要
   求を格納するための複数の記憶要求レジスタ・セツト。 該レジスタ・セツトの各々は、主記憶装置へ供給すべき
   記憶要求を格納するための１つの記憶アドレス・レジス
   タ及び前記、遅延された記憶要求を格納するための１つ
   の再行レジスタを含む。（ハ）前記記憶要求レジスタ・
   セツトを予定の順序で選択するための入力ポインタ・カ
   ウンタ。 該カウンタは、前記命令処理装置からの記憶要求が受諾
   されるたびにステツプするように構成されている。（ニ
   ）前記優先順位決定手段へ前記遅延された記憶要求を供
   給すべき前記再行レジスタを選択するための再行出力ポ
   インタ・カウンタ。 該カウンンタは、前記遅延された記憶要求が受諾される
   たびにステツプするように構成されている。（ホ）前記
   優先順位決定手段によって受諾された記憶要求が当該記
   憶制御装置中で内部的に遅延されるか否かを決定するた
   め、該記憶要求の処理に対する遅延条件を検知するため
   の遅延条件検知手段。（ヘ）前記遅延条件が検知されな
   い場合、当該記憶要求を前記入力ポインタ・カウンタに
   よって選択されている前記記憶要求レジスタ・セツト中
   の記憶アドレス・レジスタへロードするための入力ゲー
   ト手段。 （ト）前記遅延条件が検知される場合、当該記憶要求を
   前記入力ポインタ・カウンタによって選択されている前
   記記憶要求レジスタ・セツト中の再行レジスタへロード
   するための入力ゲート手段。 （チ）主記憶装置へ供給すべき記憶要求を逐次に決定す
   るため、前記記憶アドレス・レジスタを選択するための
   記憶アドレス・レジスタ出力カウンタ。 該カウンタは、主記憶装置へ記憶要求が供給されるたび
   にステツプするように構成されている。