JPS6059678B2 - Programmable read-only memory device - Google Patents

Programmable read-only memory device

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JPS6059678B2
JPS6059678B2 JP56172540A JP17254081A JPS6059678B2 JP S6059678 B2 JPS6059678 B2 JP S6059678B2 JP 56172540 A JP56172540 A JP 56172540A JP 17254081 A JP17254081 A JP 17254081A JP S6059678 B2 JPS6059678 B2 JP S6059678B2
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JP
Japan
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wiring layer
substance
prom
programmable read
memory device
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JP56172540A
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Japanese (ja)
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JPS5877097A (en
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幸正 内田
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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Publication date
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Publication of JPS6059678B2 publication Critical patent/JPS6059678B2/en
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01HELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H85/00Protective devices in which the current flows through a part of fusible material and this current is interrupted by displacement of the fusible material when this current becomes excessive
    • H01H85/02Details
    • H01H85/04Fuses, i.e. expendable parts of the protective device, e.g. cartridges
    • H01H85/041Fuses, i.e. expendable parts of the protective device, e.g. cartridges characterised by the type
    • H01H85/046Fuses formed as printed circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

【発明の詳細な説明】 〈技術分野〉 本発明は、プログラマブル・リード・オンリ・メモリ素
子(以下、PROM素子という。
DETAILED DESCRIPTION OF THE INVENTION <Technical Field> The present invention relates to a programmable read-only memory device (hereinafter referred to as a PROM device).

)に係り、特にシュート方式のPROM素子に関するも
のである。〈従来技術〉 近年、PROM素子を含む半導体LSIの進歩とと一も
にその需要が増大しつつある。
), and particularly relates to shoot-type PROM elements. <Prior Art> In recent years, as semiconductor LSIs including PROM elements have progressed, their demand has been increasing.

PROM素子の場合、単にPROM−ISIとしてだけ
でなく、メモリLiや論理LSIのいわゆるリダンダン
シイ(Redundancy:冗長度)回路、すなわち
不良救済回路に利用されつつある。従半のPROM素子
の代表的なものとしては、1ダイオードのPN接合に過
大電流を流すことによりPN接合間をショートさせて書
込みを行う接合ショート方式のもの、2フェーズ素子に
電流を流して溶断することにより書込みを行う電流フェ
ーズ方式のもの、3フェーズ素子をレーザ光線により切
断して書込みを行うレーザフユーズ方式のもの、がある
In the case of PROM elements, they are being used not only as PROM-ISI but also as so-called redundancy circuits of memory Li and logic LSI, that is, defect relief circuits. Typical secondary PROM elements include those of the junction short type in which writing is performed by shorting the PN junction by passing an excessive current through the PN junction of one diode, and those of the junction short type in which writing is performed by shorting the PN junction by passing an excessive current through the PN junction of one diode. There are two types: a current phase type that performs writing by cutting the three-phase element, and a laser fuse type that performs writing by cutting a three-phase element with a laser beam.

このうち、1の接合ショート方式PROM素子および2
の電流フェーズ方式PROM素子は、共にプログラムす
るのに非常に大きな電流を必要とする。
Among these, 1 junction short type PROM element and 2
Current phasing PROM devices require very large currents to program together.

例えば、必要とするプログラム電流の具体的数値を示す
と、1の接合ショート方式では約100〔Wl,A〕、
2の電流フェーズ方式では数10CmA〕が必要てある
。このような大きな電流を駆動するためには、通常、高
増幅度のバイポーラトランジスタが必要となる。また、
MOS上SIにかかるPROM素子を適用するには、非
常に大きなチャネル幅の電流駆動用MOSトランジスタ
が必要となり、したがつて大きな面積が占有されてしま
うこととなる。このようなことから、上記1および2の
方式のPROM素子では高集積化が困難であつた。一方
、3のレーザフユーズ方式のPROM素子の場合、レー
ザ光線を用いて所定のプログラム位置を切断することに
よりプログラムするわけであるが、レーザ光線を当てる
位置は非常に接近しており、したがつて高精度の自動位
置検出装置が必要となるなど高価なプログラミング装置
が必要となる。
For example, the specific value of the required programming current is approximately 100 [Wl, A] in the junction short method of 1.
In the current phase method of No. 2, several 10 CmA] is required. Driving such a large current typically requires a bipolar transistor with high amplification. Also,
In order to apply a PROM element for SI on MOS, a current driving MOS transistor with a very large channel width is required, and therefore a large area is occupied. For this reason, it has been difficult to achieve high integration with the PROM elements of the above-mentioned methods 1 and 2. On the other hand, in the case of the laser fuse type PROM element (3), programming is done by cutting off a predetermined program position using a laser beam, but the positions to which the laser beam is applied are very close together, so the high An expensive programming device such as a highly accurate automatic position detection device is required.

かかる状況下にあつて、PROM素子としては最も代表
的な2の電流フェーズ方式のPROM素子は、上述の如
き欠点を有するもののプログラム処,理は最も簡便であ
り、そのメリットはPROM素子活用に当つて十分評価
に値する。
Under such circumstances, the current phase type PROM element, which is the most typical PROM element, has the above-mentioned drawbacks, but programming and processing is the simplest, and its merits are significant when it comes to utilizing PROM elements. It is well worth the evaluation.

そこで、電流フェーズ方式につき検討する。第1図は従
来の電流フェーズ方式のフェーズ素子部を示した図であ
り、aはその等価回路、bは−平面的にみた構造図であ
る。aの等価回路において、端子1,2間に電流を流す
とフェーズ素子Fが溶断し、この溶断によつてプログラ
ミングがされたこととなる。bの構造図において、フェ
ーズ素子Fは、例えば多結晶シリコン層で形成される。
フェーズ素子Fの端部5,6は、アルミニウム(以下、
Nと略記する。)配線7,8とコンタクトをとるために
、フェーズ素子Fに対し相対的に広げて設けられている
。端部5,6にはコンタクト穴3,4が設けられ、この
穴においてAl配線7,8と接続されている。このよう
な従来のPROM素子は上述した欠点(高集積化の困難
性)に加え、さらに詳しくは通B電による溶断という点
に基づきフェーズ素子Fの設計性、加工性、信頼性にも
問題がある。
Therefore, we will consider the current phase method. FIG. 1 is a diagram showing a phase element section of a conventional current phase system, in which a is an equivalent circuit thereof, and b is a structural diagram viewed from above. In the equivalent circuit of a, when a current is passed between terminals 1 and 2, phase element F is fused, and programming is performed by this fusion. In the structural diagram of b, the phase element F is formed of, for example, a polycrystalline silicon layer.
The ends 5 and 6 of the phase element F are made of aluminum (hereinafter referred to as
It is abbreviated as N. ) In order to make contact with the wirings 7 and 8, it is provided so as to be spread out relative to the phase element F. Contact holes 3 and 4 are provided at the ends 5 and 6, and are connected to Al wirings 7 and 8 through these holes. In addition to the above-mentioned drawbacks (difficulty in achieving high integration), such conventional PROM elements also have problems with the designability, processability, and reliability of the phase element F due to the fact that B fuses out due to energization. be.

つまり、かかる問題は、第1にフェーズ素子の溶断メカ
ニズムが十分に解明されていないこと、第2にフェーズ
素子をその融点以上に加熱する必要があ.ることからフ
ェーズ素子周囲に熱ダメージを与えること、などから引
起こされるものである。さらに、フェーズ素子は溶断時
にパッシベーション(PassivatiOn)膜(保
護膜)で覆つておくことができないため、信頼性に乏し
くなるという欠点も”ある。く発明の目的〉 そこで、本発明は、上述した如き欠点を解消するととも
に、高密度性に優れ、プログラムに要する電流を小さく
することができ、信頼性に優れ、かつ、設計余裕度の高
いPROM素子を提供することを目的とする。
In other words, these problems are, firstly, that the fusing mechanism of the phase element has not been fully elucidated, and secondly, that it is necessary to heat the phase element above its melting point. This is caused by thermal damage to the area around the phase element. Furthermore, since the phase element cannot be covered with a passivation film (protective film) at the time of fusing, there is also a drawback that reliability becomes poor. It is an object of the present invention to provide a PROM element that eliminates the drawbacks, has excellent high density, can reduce the current required for programming, has excellent reliability, and has a high degree of design margin.

〈発明の構成の概要〉 上記目的を達成するために、本発明によるPROM素子
は、絶縁膜を介して第1の物質よりなる導電性の第1の
配線層と、第2の物質よりなる第2の配線層とを対向し
て配置し、さらに、第2の配線層上に接して前記第1、
第2の配線層の対向部分において断線した第3の物質よ
りなる第3の配線層を設けて成る。
<Summary of Structure of the Invention> In order to achieve the above object, a PROM element according to the present invention includes a conductive first wiring layer made of a first material and a conductive wiring layer made of a second material with an insulating film interposed therebetween. 2 wiring layers are arranged facing each other, and further, the first wiring layer is placed in contact with the second wiring layer.
A third wiring layer made of a third material is provided with a disconnection in a portion opposite to the second wiring layer.

前記第2の物質と第3の物質は、その共融化温度が第1
の物質の融点より十分低くなるように選び、第1の配線
層に通電することによつて第1の配線層を発熱体として
作用せしめ、その発熱により前記対向部分において第2
の物質と第3の物質問の共融により共晶化を進め、もつ
て第3配線層の断線部両端間の電気抵抗を低下させるこ
とによりプログラムできるように構成される。
The second substance and the third substance have a eutectic temperature of the first substance.
By supplying electricity to the first wiring layer, the first wiring layer is made to act as a heating element, and the heat generated causes the second wiring layer to heat up in the opposing portion.
By eutecticization of the material and the third material, the electrical resistance between both ends of the disconnected portion of the third wiring layer is lowered, so that programming can be performed.

このような構成によれば、フェーズ素子は第2と第3の
配線層て形成され、プログラム動作(すなわち通電)に
より溶断するのではなく導電度が変化する。
According to such a configuration, the phase element is formed in the second and third wiring layers, and its conductivity changes instead of being blown out by a programming operation (that is, energization).

かかるフェーズ素子とプログラミング電流が通電する発
熱体(第1の配線層)とは絶縁膜によつて絶縁分離され
ている。発熱体となる第1の配線層の発する熱は、第2
と第3の配線層間(フェーズ素子)を局所的に共融する
に十分であればよく、したがつてプログラムに要する電
流を著しく小さくすることができる。また、発熱が小さ
くてすむことから周囲への熱的ダメージを減少すること
ができ、高密度化が可能となり、加えて電流が小さいか
らプログラム電流を駆動するトランジスタも小さくでき
るという点でも高声度化の促進に寄与する。また、共融
化過程が物理的現象としても比較的静的に進行すること
、パッシベーション用の絶縁膜によりPROM素子を覆
つたままの状態でプログラミングが可能であること、な
どの点から設計余裕度の高い信頼性に優れたPROM素
子を提供することができる。
The phase element and the heating element (first wiring layer) to which the programming current is applied are insulated and separated by an insulating film. The heat generated by the first wiring layer, which serves as a heating element, is transferred to the second wiring layer.
It is sufficient to locally eutectic the gap between the current and the third wiring layer (phase element), and therefore the current required for programming can be significantly reduced. In addition, since less heat is generated, thermal damage to the surroundings can be reduced, and higher density is possible.In addition, since the current is small, the transistor that drives the program current can also be made smaller. contribute to the promotion of In addition, the eutectic process progresses relatively statically as a physical phenomenon, and programming can be performed while the PROM element is covered with a passivation insulating film. A PROM element with high reliability can be provided.

く発明の実施例〉 以下、本発明を図示する実施例に基つき説明する。Examples of the invention The present invention will be explained below based on illustrative embodiments.

〔構 成〕〔composition〕

第2図は本発明によるPROM素子の第1の実施例の要
部を示す平面図、第3?はその■−■断面図、第4図は
■一■断面図である。
FIG. 2 is a plan view showing essential parts of the first embodiment of the PROM element according to the present invention, and FIG. is a cross-sectional view along ■-■, and FIG. 4 is a cross-sectional view taken along ■-■.

半導体基板10上には、例えば酸化シリコン膜または窒
化シリコン膜等からなる絶縁膜20が成長されている(
第3図、第4図)。
An insulating film 20 made of, for example, a silicon oxide film or a silicon nitride film is grown on the semiconductor substrate 10 (
Figures 3 and 4).

絶縁膜20上には厚さ約5000Aの導電性を有する第
1配線層30が帯状にパターン化されている。
On the insulating film 20, a conductive first wiring layer 30 having a thickness of about 5000 Å is patterned into a band shape.

第1配線層30に用いられる物質としては、低抵抗の酎
形または巴形の多結晶シリコンが用いられるが、その他
高融点金属(MO,.Pt..w、Ta等)又は高融点
金属のシリサイド(硅化物)、n+形またはP+形の多
結晶シリコン等を用いることができる。第1配線層30
の一部または全部上には例えば厚さ数百Aの酸化シリコ
ン膜または窒化シリコン膜等よりなる絶縁膜40が成長
されている(第3図、第4図)。
As the material used for the first wiring layer 30, low-resistance cup-shaped or tomoe-shaped polycrystalline silicon is used, but other high-melting point metals (MO, .Pt..w, Ta, etc.) or high-melting point metals are used. Silicide, n+ type or p+ type polycrystalline silicon, etc. can be used. First wiring layer 30
An insulating film 40 made of, for example, a silicon oxide film or a silicon nitride film with a thickness of several hundred angstroms is grown on a part or all of the film (FIGS. 3 and 4).

この絶縁膜40を介して第1配線層30上には厚さ約5
000Aの第2配線層50が第1配線層30と交叉状態
にて設けられている。
A layer having a thickness of about 5 mm is formed on the first wiring layer 30 via this insulating film 40.
A second wiring layer 50 of 000A is provided intersecting with the first wiring layer 30.

したがつて、第1配線層30と第2配線層50とは絶縁
膜40を介して対向配置されている関係にある。第2配
線層50に用いられる物質としては、高抵抗q多結晶シ
リコン又はn形多結晶シリコンが用いられる。なお、第
1配線層30と第2配線層50は特に直交する必要はな
く斜めに交叉してもよいが、製造上は直交配置が最も合
理的である。第2配線層50上には、これに接して第3
配線層60が設けられている。
Therefore, the first wiring layer 30 and the second wiring layer 50 are placed opposite each other with the insulating film 40 interposed therebetween. As the material used for the second wiring layer 50, high resistance q-polycrystalline silicon or n-type polycrystalline silicon is used. Note that the first wiring layer 30 and the second wiring layer 50 do not need to intersect perpendicularly, and may intersect obliquely; however, orthogonal arrangement is most rational in terms of manufacturing. On the second wiring layer 50, there is a third wiring layer in contact with it.
A wiring layer 60 is provided.

この第3配線層60は、第1配線層30と第2配線層5
0との対向部70上において所定の間隙(約1μプによ
り断線されている。第3配線層60に用いられる物質と
しては、厚さ約8000Aのアルミニウム金属(以下、
にと略記する)が用いられる。このようにして、第1、
第2、第3配線層30,50,60上にはパツシさーシ
ヨン用の保護膜80が成長されて全体に覆われている。
This third wiring layer 60 is composed of the first wiring layer 30 and the second wiring layer 5.
The wire is disconnected by a predetermined gap (approximately 1 μm) on the opposing portion 70 with
) is used. In this way, the first
A protective film 80 for a patch is grown on the second and third wiring layers 30, 50, and 60 to completely cover them.

保護膜80は例えば厚さ1μmのリンガラスによ6形成
される。一〔プログラム動作〕 次に、以上の構成からなるPROM素子のプログラム動
作について説明する。
The protective film 80 is formed of phosphor glass with a thickness of 1 μm, for example. 1. [Programming Operation] Next, the programming operation of the PROM element having the above configuration will be explained.

−プログラミングは第1配線層30に数WLA程度の電
流を流すことにより行われる。すなわち、第1配線層3
0に電流を流すことにより第1配線層30は発熱体(ヒ
ータ)として作用する。発生した熱は絶縁膜40を介し
て第2配線層50を加熱する。ここで注意すべきは、第
1配線層30自体の融点(例えば1420℃)に達しな
いよう電流をコントロールすることである。このような
第1配線層30による加熱により絶縁膜40が介在して
いるとしても対向部70における第2配線層50と第3
配線層60とを共融共晶化温度(例えば580℃)以上
まで高めることが可能である。
- Programming is performed by passing a current of about several WLA through the first wiring layer 30. That is, the first wiring layer 3
By passing a current through the first wiring layer 30, the first wiring layer 30 acts as a heating element (heater). The generated heat heats the second wiring layer 50 via the insulating film 40. What should be noted here is controlling the current so that it does not reach the melting point (for example, 1420° C.) of the first wiring layer 30 itself. Due to such heating by the first wiring layer 30, the second wiring layer 50 and the third wiring layer in the opposing portion 70 are
It is possible to raise the temperature of the wiring layer 60 to a temperature higher than the eutectic temperature (for example, 580° C.).

第5図に示すように、上述したプログラム動作を行うこ
とにより、対向部70の近傍における第2配線層50と
第3配線層60には共融領域90が形成される。
As shown in FIG. 5, by performing the above-described programming operation, a eutectic region 90 is formed in the second wiring layer 50 and the third wiring layer 60 in the vicinity of the opposing portion 70.

この共融領域90の形成により、”プログラム前はほぼ
断線状態にあつた第3配線層60の置気抵抗は、約10
10Ωから約100Ω以下にまで低下し、導通状態にな
る。つまり、プログラム前とプログラム後の抵抗比は約
103以上となり、フェーズ素子としての第3配線層6
0は実効的に非導通の配放状態から導通の短絡状態にプ
ログラムされる訳である。次に、以上のPROM素子の
等価回路を第6図A,bに示す。
Due to the formation of this eutectic region 90, the resistivity of the third wiring layer 60, which was almost disconnected before programming, is reduced to approximately 10
The resistance decreases from 10Ω to approximately 100Ω or less and becomes conductive. In other words, the resistance ratio before and after programming is about 103 or more, and the third wiring layer 6 as a phase element
0 is effectively programmed from a non-conducting open state to a conducting short-circuit state. Next, equivalent circuits of the above PROM element are shown in FIGS. 6A and 6B.

aはプログラム前の開放状態におけるPROM素子を素
子し、bはプログラム後の短絡状態におけるPROM素
子を示している。Hは第1配線層30に該当する発熱体
、Fは第2と第3の配線層50と60に相当するフェー
ズ素子を示している。以上の説明では単一のPROM素
子について説明したが、このPROM素子を複数用いる
ことによりメモリセルアレイを構成できる。
A shows a PROM element in an open state before programming, and b shows a PROM element in a short-circuited state after programming. H indicates a heating element corresponding to the first wiring layer 30, and F indicates a phase element corresponding to the second and third wiring layers 50 and 60. In the above description, a single PROM element has been described, but a memory cell array can be constructed by using a plurality of PROM elements.

第7図に、PROM素子を行列配列したメモリセルアレ
イの例を示す。マトリクス配列されたヒータHll,・
・,Hijは行列線Rl,・・,R,;Cl,・・,C
,の各交点に配されている。
FIG. 7 shows an example of a memory cell array in which PROM elements are arranged in rows and columns. Heater Hll arranged in matrix,・
・, Hij are matrix lines Rl, . . . , R,; Cl, . . . , C
, are placed at each intersection of .

これらの行列線Rl,R,:Cl,C,には、発熱しな
い材料、例えばアルミニウム金属が用いられ、コンタク
トを介してヒータHll,・・,Hijと接続されてい
る。
These matrix lines Rl, R, :Cl, C, are made of a material that does not generate heat, such as aluminum metal, and are connected to the heaters Hll, . . . , Hij via contacts.

プログラムするには行列線Rl,・・,RJ;Cl,・
・,C,の組合せを選択し、選択した行列線R,とCm
間に電圧を印加してヒータHImを発熱させることによ
り任意のフェーズ素子Flmを短絡しておこなう。各フ
ェーズ素子Fijの端子1j191j2は行列線Rl9
゜゜9Rj′SCl9゜゜9C,、ヒータHll,・・
,Hijと接触しないように立体的に構成された配線と
コンタクトを介して接続される。この配線はそれぞれ他
のLSI回路部に接続され、フェーズ素子Fjjはメモ
リ素子として利用に供せられる。次に、本発明の他の実
施例について説明する。
To program, matrix lines Rl,...,RJ;Cl,...
・,C, and select the selected matrix line R, and Cm
This is done by short-circuiting any phase element Flm by applying a voltage between them to cause the heater HIm to generate heat. Terminal 1j191j2 of each phase element Fij is matrix line Rl9
゜゜9Rj'SCl9゜゜9C,, heater Hll,...
, Hij through wiring and contacts that are three-dimensionally configured so as not to come into contact with each other. These wirings are respectively connected to other LSI circuit sections, and the phase element Fjj is used as a memory element. Next, other embodiments of the present invention will be described.

第8図はその他の実施例を示す断面構造図である。前述
の実施例(第2図〜第4図)に示すPROM素子と異な
る点は、第3配線層60の対向部70における断線部分
が絶縁膜100を介して第2配線層50と接しているこ
とである。これは、断線部の整形を正確にし、非導通状
態における絶縁性を確保するためてある。〈発明の効果
〉 以上の通り、本発明によれば、フェーズ素子(第2、第
3の配線層)とプログラミング電流を流す発熱体(第1
の配線層)とは絶縁膜を介して絶縁分離された状態で対
向配置されている。
FIG. 8 is a cross-sectional structural diagram showing another embodiment. The difference from the PROM element shown in the above-mentioned embodiments (FIGS. 2 to 4) is that the disconnected portion of the opposing portion 70 of the third wiring layer 60 is in contact with the second wiring layer 50 via the insulating film 100. That's true. This is to ensure accurate shaping of the disconnected portion and ensure insulation in a non-conducting state. <Effects of the Invention> As described above, according to the present invention, the phase elements (second and third wiring layers) and the heating element (first
(wiring layer)) and are placed opposite to each other while being insulated and separated from each other via an insulating film.

そのため、フェーズ素子はこれを利用するLSI回路に
接続したままの状態でフェーズ素子自身に通電すること
なくプログラムすることができる。この点において、従
来の電流フェーズ方式のようにフェーズ素子に直接通電
してプログラムを行うものとは異なり、PROM素子活
用上の自由度が増大することとなる。また、プログラミ
ング電流としては発熱体に対し、フェーズ素子を構成す
る第2、第3の配線層間に共融状態を引起こすに必要な
熱を発生するに足るだけ流せばよく、この値は一般に数
MA以下でよい。
Therefore, the phase element can be programmed without energizing the phase element itself while connected to the LSI circuit that utilizes it. In this respect, the degree of freedom in utilizing the PROM element is increased, unlike the conventional current phase method in which programming is performed by directly supplying current to the phase element. In addition, as a programming current, it is sufficient to flow enough heat into the heating element to generate the heat necessary to cause a eutectic state between the second and third wiring layers constituting the phase element, and this value is generally several It should be below MA.

そして、この値は従来の電流フェーズ方式の場合の約1
110の値である。さらに、発熱体自身に要求される温
度も低いものであり、発生熱による周囲への熱的ダメー
ジも従来の電流フェーズ方式のものに比べて著しく減少
することができ、そのためにPROM素子やPROM素
子を駆動する電流ドライブ素子の微細化、高密度化に適
している。加えて、第2の配線層間の共融化過程は電流
フェーズ方式の溶断過程に比べて物理的メカニズム上静
的に進行するので、設計性も高い。
This value is approximately 1 in the case of the conventional current phase method.
The value is 110. Furthermore, the temperature required for the heating element itself is low, and thermal damage to the surroundings due to the generated heat can be significantly reduced compared to the conventional current phase type. Suitable for miniaturization and high density of current drive elements that drive. In addition, the eutectic process between the second wiring layers progresses statically due to the physical mechanism compared to the fusing process of the current phase method, so it is highly designable.

さらにまた、本発明のPROM素子はパッシベーション
用の保護膜すなわち絶縁膜に覆われた状態でプログラム
することが可能であり、この点についても従来の電流フ
ェーズ素子に比べて高信頼性が得られるものである。
Furthermore, the PROM element of the present invention can be programmed while covered with a passivation protective film, that is, an insulating film, and in this respect as well, it has higher reliability than conventional current phase elements. It is.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来電流溶断形フェーズ素子を示すもので、a
はその等価回路図、bはその平面図、第2図は本発明に
よるPROM素子の要部構造を示す平面図、第3図は第
2図における■−■断面図、第4図は第2図における■
一■断面図、第5図は本発明によるPROM素子のプロ
グラム後の状態を示す断面図、第6図は本発明によるP
ROM素子の等価回路図で、aはプログラム前の状態を
示す回路図、bはプログラム後の状態を示す回路図、第
7図は本発明によるPROM素子を用いた行列メモリセ
ルアレイの例を示す等価回路図、第8図は本発明の他の
実施例を示す断面図である。 30・・・・・・第1配線層、40・・・・・・絶縁膜
、50・・・・・・第2配線層、60・・・・・・第3
配線層、70・・・・・・対向部。
Figure 1 shows a conventional current-fused phase element.
is its equivalent circuit diagram, b is its plan view, FIG. 2 is a plan view showing the main structure of the PROM element according to the present invention, FIG. 3 is a sectional view taken along the line ■-■ in FIG. 2, and FIG. ■ in the diagram
5 is a sectional view showing the state of the PROM element according to the present invention after programming, and FIG. 6 is a cross-sectional view showing the state of the PROM element according to the present invention
FIG. 7 is an equivalent circuit diagram of a ROM element, in which a is a circuit diagram showing a state before programming, b is a circuit diagram showing a state after programming, and FIG. 7 is an equivalent circuit diagram showing an example of a matrix memory cell array using PROM elements according to the present invention. The circuit diagram and FIG. 8 are cross-sectional views showing another embodiment of the present invention. 30...First wiring layer, 40...Insulating film, 50...Second wiring layer, 60...Third
Wiring layer, 70... Opposing part.

Claims (1)

【特許請求の範囲】 1 導電性の第1の物質よりなり、通電により発熱する
第1の配線層と、絶縁膜を介して前記第1の配線層に対
向して配置された第2の物質よりなる第2の配線層と、
前記第2の配線層上に接して配され、前記第1と第2の
配線層の対向部又はその近傍において断線されている第
3の物質よりなる第3の配線層と、を備え、前記第2、
第3の物質は第1の配線層が発した熱によつて共融化す
る物質であり、かつその共融化温度は第1の物質の融点
より十分低いものであることを特徴とするプログラマブ
ル・リード・オンリ・メモリ素子。 2 特許請求の範囲第1項記載の素子において、前記第
1の物は低抵抗の多結晶シリコンであることを特徴とす
るプログラマブル・リード・オンリ・メモリ素子。 3 特許請求の範囲第1項記載の素子において、前記第
1の物質は高融点金属又は高融点金属のシリサイドであ
ることを特徴とするプログラマブル・リード・オンリ・
メモリ素子。 4 特許請求の範囲第1項記載の素子において、前記第
1の物質はN形又はP形の多結晶シリコンであることを
特徴とするプログラマブル・リード・オンリ・メモリ素
子。 5 特許請求の範囲第1項、第2項、第3項または第4
項記載の素子において、前記第2の物質を高抵抗多結晶
シリコンとし、第3の物質をアルミニウム金属とした組
み合せであることを特徴とするプログラマブル・リード
・オンリ・メモリ素子。 6 特許請求の範囲第1項、第2項、第3項または第4
項記載の素子において、前記第2の物質のN形の多結晶
シリコンとし、第3の物質をアルミニウム金属とした組
み合せであることを特徴とするプログラマブル・リード
・オンリ・メモリ素子。 7 特許請求の範囲第1項、第2項、第3項、第4項、
第5項または第6項記載の素子において、前記第1の配
線層と第2の配線層とは互に交叉した状態で対向して配
置されていることを特徴としているプログラマブル・リ
ード・オンリ・メモリ素子。
[Scope of Claims] 1. A first wiring layer that is made of a conductive first substance and generates heat when energized; and a second substance that is disposed opposite to the first wiring layer with an insulating film interposed therebetween. a second wiring layer consisting of;
a third wiring layer made of a third material, which is disposed in contact with the second wiring layer and is disconnected at or near an opposing portion of the first and second wiring layers; Second,
A programmable lead characterized in that the third substance is a substance that becomes eutectic with the heat generated by the first wiring layer, and that the eutectic temperature is sufficiently lower than the melting point of the first substance.・Only memory element. 2. A programmable read-only memory device according to claim 1, wherein the first material is low-resistance polycrystalline silicon. 3. The device according to claim 1, wherein the first substance is a high melting point metal or a silicide of a high melting point metal.
memory element. 4. A programmable read-only memory device according to claim 1, wherein the first material is N-type or P-type polycrystalline silicon. 5 Claims 1, 2, 3, or 4
A programmable read-only memory device according to item 1, characterized in that the second material is a high-resistance polycrystalline silicon, and the third material is an aluminum metal. 6 Claims 1, 2, 3, or 4
3. A programmable read-only memory device according to item 1, characterized in that the second material is N-type polycrystalline silicon, and the third material is aluminum metal. 7 Claims 1, 2, 3, 4,
In the device according to item 5 or 6, the first wiring layer and the second wiring layer are arranged to face each other in a crossing state. memory element.
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