JPS6058497B2 - プログラマブル制御器モジユ−ルおよび通信制御ユニツト - Google Patents

Description

【発明の詳細な説明】 本発明はディジタルコンピュータ形データ管理システム
に関し、特に異なる通信デイシプリン（ＤｉｓｃｉｐＩ
ｉｎｅｌ定義は後述）を使用する周辺装置相互間、並に
かかる周辺装置およびデータプロセッサの間の通信を容
易ならしめるプログラマブル制゛御器モジュールと、前
記通信に使用する通信制御ユニットに関するものである
。

殆んどすべてのデータ管理システムにおいては制御器は
共通の通信デイシプリンを有する周辺装置だけに適合す
るよう構成配置される。

異なるデイシプリンを有する多数の周辺装置を適合させ
るためには、各通信デイシプリン毎に構成の異なる制御
器を設ける必要がある。曲形的なデータ管理システムに
おいては６つの形式の主要ネットワーク通信デイシプリ
ンがあり、かつ特定の周辺装置および端末に対し多種多
様の通信デイシプリンがある。ここで用語゜“通信デイ
シプリン゛は、特定のネットワーク、周辺装置または端
末によつて使用されるメッセージ・フォーマットを支配
する規則（ルール）または基準（クライテリア）の組と
定義される。あるデイシプリンと他のデイシプリンを弁
別する要因の例として、例えば同期、転送シーケンスの
開始および終了、メッセージ、セグメント長等がある。
各形式のデイシプリンは異なるデータ処理プロトコル（
ＰｒＯｔＯｃＯりを必要とする。ここで用語′４プロト
コル１１は、データのデイシプリンに応じてネットワー
ク周辺装置もしくは揃末へデータを入力するかまたネッ
トワーク周辺装置もしくは端末からデータを出力するた
めにプログラミングされたプロシージヤまたは手順と定
義される。曲形的なデータ管理システムにおいて関心の
持たれる通信デイシプリンの極く一部の例を次表に示す
。本願人の製作したＭＯｄｅＬＢＲｌ５印通信制御ユニ
ットにおいてはプログラマブル制御器ユニットを用いて
、異なるデイシプリンを有する周辺装置を相互接続し、
かつかかる周辺装置をバスを用いて構成される中央処理
ユニットおよび主メモリを備えたデータプロセッサに接
続するようにする。

この通信制御ユニットの詳細は本願人の別出願に記載さ
れており、ＭＯｄｅｌＢＲｌ５６９通信制御ユニットは
１６チャンネルの各々に対し特定の通信プロトコルを規
定し、かつ使用するファームウェアをプログラマブル制
御器モジュール（ＰＣＭ）のリードオンリーメモリ（Ｒ
ＯＭ）に備えている。典形的なシステムでは３または４
個のプロトコルを使用し、各プロトコルに対し多数のチ
ャンネルを割当てるようにする。かかる構成の基本的な
問題点は新たなチャンネル割当てが行われるかまたは新
たなプロトコルが付加される毎に全く新たなファームウ
ェア（ＲＯＭに入れたソフトウェア）をアセンプルし、
供給し、配設しなければならないことである。本発明の
目的は、使用すべき適切なプロトコルに対しプログラミ
ングされた制御器モジュールと整然と共働する各チャン
ネルに接続した各周辺装置のデイシプリンを弁別し、か
つ当該システムを実施する際の要求であるとして付加ま
たは削除できる別個のモジュールに異なるデイシプリン
に対するプロトコルを準備する通信制御装置を提供する
にある。

本発明を簡単に説明すれば、本発明の実施例においては
通信制御ユニットが、制御プログラムを２レベルにおい
て格納するモジュール形リードオンリーメモリ（ＲＯＭ
）を含むプログラマブル制御器モジュール（ＰＣＭ）を
備え、前記２レベルのうち第１レベルは異なる多数のチ
ャンネルに使用される制御ルーチンを含む所定数のＲＯ
Ｍモジュール（典形的な場合１個または２個のＲＯＭモ
ジュール）に格納され、第２レベルは異なる周辺装置に
対して使用すべきデイシプリン依存ルーチンを別個のＲ
ＯＭモジュールに含み、その際特定のデイシプリンに対
し１個のＲＯＭモジュールを割当て即ち各プロトコルに
対し個別にＲＯＭモジュールを割当るということをすべ
てのルーチン（プロトコル）について行う。

ＰＣＭによつて制御すべき各通信チャンネルは、特定の
通信デイシプリンを有する周辺装置からデイシプリン識
別（ＤＩＤ）ラインをＰＣＭへの所定数Ｎの入力端子の
うち１入力端子に接続することにより前記周辺装置に提
供されることとなる。

このようにしてデイシプリン識別（ＤＩＤ）信号を受信
するように接続された各入力端子は、ＰＣＭがプログラ
ミングされた制御の下にルーチン動作の形でチャンネル
のアドレス指定を行う際提供を要求しているチャンネル
が発見された場合に走査される。従つてプログラミング
された制御の下ひＰＣＭによりチャンネルが選択される
毎に、該チャンネルに割当てられた周辺装置のデイシプ
リンが決定される。第１レベル制御プログラムの下に周
辺装置のデイシプリンが決定された場合、第１レベル制
御プログラムは複数の第２レベル制御プログラムのうち
識別されたデイシプリンに必要なプロトコルを格納した
適切な第２レベル制御プログラムへ分岐する。プロトコ
ル全体は、設置される以前にプログラミングされるＲＯ
Ｍモジュール内に含まれる。プロトコルを含むＲＯＭは
ＰＣＭのプログラムメモリの任意アドレス位置に設置す
ることができ、その位置は第１レベル制御プログラムを
介しＤＩＤラインに接続される端子と相関するようにす
る。命令の逐次継続はＰＣＭのアドレスカウンタによつ
て行わせる。

プロトコルの最終命令に到達するまでは各プロトコルに
おける飛越し命令は当該プロトコルのために使用される
ＲＯＭモジュール内のアドレスに限定される。最終命令
は第１レベル制御プログラムにおける場所への直接（全
アドレス）飛越し命令である。かかる態様においてＰＣ
ＭのＮ個の端子につきＮ個までのプロトコルを付加しか
つ関連させることができる。特定のプロトコルを必要と
するすべての周辺装置のＤＩ）信号ラインは同一端子に
接続される。特定の周辺装置のためのＤＩＤ信号ライン
がＰＣＭによりアドレス指定された場合このＤＩＤ信号
ラインが付勢される。図面につき本発明を説明する。

第１図は本願人が先に提案した前記通信制御ユニットを
合体したデータ処理システムのブロック図を示す。

このシステムはプログラミング方式ディジタルコンピュ
ータおよびメインメモリを含むデータプロセッサ１０を
備えている。このコンピュータはバスを用いて構成され
、従つて周辺装置に対する入出力用のデータバス１１を
備えている。更にこのシステムは少くとも１個、時には
２個の直接メモリアクセス●モジュール（ＤＭＡ）１２
と、各直接メモリアクセス・モジュールに対するプログ
ラマブル制御器モジュール（ＰＣＭ）１３と、典形的に
は１〜４個の直列および／または並列インターフェース
・アダプタ（ＳＩＡおよび／またはＰＩＡ）１４とを備
え、アダプタ１４はＳＩＡ／ＰｌＡデータバス１５を介
しプログラマブル制御器モジュール１３に接続する。直
接メモリアクセス・モジュール１２はデーターバス１１
に接続し、従つてデータアドレスおよび制御信号を１６
ビットワードにおいてデータプロセッサ１０から受信し
かつデータプロセッサ１０に送信することができる。

プログラマブル制御器モジュール１３は直接メーモリア
クセス・モジュール１２との間で８ビットのバイトまた
はキャラクタにおいてアドレス・データおよび指令を送
信および受信するプログラマブル制御装置である。デー
タまたは指令を処理した後プログラマブル制御器モジュ
ール１３は所要機能を遂行し、入出力バスを介しアドレ
ス指定された直列または並列インターフェース・アダプ
タ１４との間で８ビットデータまたは指令を受信または
送信する。アドレス指定された直列インターフェース●
アダプタ（ＳＩＡ）１４は、８ビットデータキャラクタ
を直列データに変換すると共に所要に応じ４チャンネル
中の適切な１チャンネルへ伝送するため符号変換を行う
か、または直列データを受信してこれを並列８ビットデ
ータに変換すると共に所要に応じ受信に当り符号変換を
行う。アドレス指定された並列インターフェース・アダ
プタ（ＰＩＡ）１４は、制御器モジュール１３からの８
ビットデータおよび制御キャラクタを周辺装置と共用の
並列信号に変換し、かつ周辺装置からのデータおよび状
態信号をプログラマブル制御器モジュール１３と共用で
きる形に変換する。各直列または並列インターフェース
・アダプタ１４は４個の個別のチャンネルに結合し、こ
れらの各チャンネルは陰極線管ディスプレイ端末装置、
ラインプリンタ、テレタイプライタ等の如き周辺装置に
接続することができる。単一の通信制御ユニットは２個
の直接メモリアクセス●モジュールを使用することによ
り３２チャンネルまでインターフェースさせることがで
きるが、ここでは説明を簡単にするため１個の直接メモ
リアクセス・モジュール１２および１個のプログラマブ
ル制御器モジュール１３を含む１６チャンネルユニット
を参照する。第１図に示したように直列インターフェー
ス・アダプタ１４の１チャンネルを適当なデータリンク
１７を介し遠方の端末装置１６に接続することができ、
端末装置１６はそれ自体でＳＩＡ／ＰＩＡデータバス２
０を介し相互接続したプログラマブル制御器モジュール
１８並に並列インターフエースアタプタ（ＰＩＡ）およ
び直列インターフェースアダプタ（ＳＩＡ）１９を備え
る。

その場合プログラマブル制御器モジュール１８も直接メ
モリアクセス・モジュールおよびデータバスを介して１
つのデータプロセッサに接続することができるが、プロ
グラマブル制御器モジュール１８は制御器モジュール１
３と同様に実際上はプログラミング方式コンピュータで
あるから、遠方端末装置１６は単独で作動することがで
き、かつ所定の通信デイシプリンを有する周辺装置てあ
るとしてデータを供給する通信制御ユニットと交信する
ことができる。各直列インターフエースアタプタまたは
並列インターフェースアダプタ１４はプログラマブル制
御器モジュール１３に対し４つまでのチャンネルを結合
し、各チャンネルは８つの通信デイシプリンのうちのい
ずれか一つを有する多数の異なる形式の周辺装置の一つ
に接続することができ、ここでは周辺装置（ＰＤ）２１
に接続するものとする。

各チャンネルはその周辺装置を識別する信号を１ワイヤ
上に発生する。例えば、チャンネル４に接続した周辺装
置２１がバス１５を介しプログラマブル制御器モジュー
ル１３によりアドレス指定された場合には、チャンネル
４はケーブル２２における４個のワイヤのうち特定の１
ワイヤ上に信号を送出する。当該ワイヤの他端は周辺装
置のデイシプリンに応じてプログラマブル制御器モジュ
ール１３の８個の入力端子（ボート）の一つに接続され
る。例えば、プログラマブル制御器モジュール１３の８
個の入力端子ＮＯ．ｌ〜ＮＯ．８（第１図に図示せず、
第４図参照）のうち第３端子ＮＯ．３が通信デイシプリ
ンＡＳＣＩＩ−ＴＴＹを有する周辺装置に確保され、か
つ周辺装置２１がこの通信デイシプリンを有していると
仮定すると、直列インターフェースアダプタ１４からプ
ログラマブル制御器モジュール１３の入力端子ＮＯ．３
にはケーブル２２の関連する１ワイヤが接続される。従
つて、プログラマブル制御器モジュールによりチャンネ
ル４がアドレス指定された場合には、ケーブル２２の前
記ワイヤを介し入力端子ＮＯ．３に信号が送信される。
その場合プログラマブル制御器モジュール１３は８個の
入力端子を走査していずれの入力端子が信号を受信して
いるかを決定し、かかる態様において、アドレス指定さ
れたチャンネル４がＡＳＣＩＩ−ＴＴＹ周辺装置２１に
接続されていることを確認する。その結果、プログラマ
ブル制御器モジュール１３の動作はそのプログラムメモ
リにおけるＲＯＭモジュール（第１図は図示せず、第７
図につき後述）へ分岐移行し、このＲＯＭモジュールに
はＡＳＣＩＩ−ＴＩ′Ｙ通信デイシプリンに従つて周辺
装置２１との間でデータの受信または送信を行うための
プログラムが格納されている。従つて一例として当該シ
ステムを最初７つまでの異なる通信デイシプリンに対し
１から７までの１つのプロトコル（プログラム）と共に
アツセンブルし、各プロトコルに割り当てられた各アド
レスがプログラマブル制御器モジュール１３の前記入力
端子の番号に対応するようにすることができる。例えば
、ＡＳＣＩＩ−ＴＴＹプロトコルに８進表記アドレ支３
を割り当てる。（第８番目の入力端子は使用せず。）最
初の設置の際に接続された周辺装置２１の如きすべての
ＡＳＣＩＩ−ＴＴＹ周辺装置と、その後いずれかのチャ
ンネルに付加された他のすべてのＡＳＣＩＩ−■Ｙ周辺
装置とはデイシプリン識別ライン（ＤＩＤライン）がプ
ログラマブル制御器モジュールの同じ入力端子ＮＯ．３
に接続される。本発明を使用したシステムの利点は、当
該システムを設置する場合、同じ通信デイシプリンを有
する複数の周辺装置２１に対しては同一のＲＯＭモジュ
ール（第１図には図示せず）を共有できるから、周辺装
置と同数のＲＯＭモジュールを設ける従来のシステムに
比べ、必要とするＲＯＭモジュールの個数を少なくでき
る（一例として、３個）。

この括弧内の例の場合にはプログラマブル制御器モジュ
ール１３の３個の入力端子ＮＯ．ｌ、ＮＯ．２およびＮ
Ｏ．３のみ使用され、これらの３個のＲＯＭモジュール
には８進表記アドレス１，２および３をそれぞれ割り当
てる。然る後第４および第５の形式の通信デイシプリン
を有する周辺装置を付加することが必要になつた場合に
は、適当なプロトコルがあらかじめプログラムされてい
る第４および第５Ｒ０Ｍモジュールを付加し、これら２
個の増設ＲＯＭモジュールに対しプログラマブル制御器
モジュール１３内での物理的位置に応じて入力端子ＮＯ
．４およびＮＯ．５のアドレスを割当てるだけでよい。
更に、入力端子の割当ては容易に変更することができる
。種々のプロトコルがあらかじめプログラムされた個々
のＲＯＭモジュールはアツセンブルしかつ在庫として保
管することができる。これによりユーザは、先に設けた
プロトコルＲＯＭモジュールを何等変更することなく、
プログラマブル制御器モジュール１３において使用され
ないＲＯＭモジュール差込み場所へ容易に挿入できるい
ずれかのプロトコルＲＯＭモジュールを急に即ち十分な
予告なしに発注できることとなる。この場合の唯一の制
限は各プロトコルプログ゛ラムを、すべて同一サイズに
する必要があるＲＯＭモジュールに適合させなければな
らないことだけである。しかしこの制限は限定的なもの
ではなく、その理由は経験から明らかなように各標準デ
イシプリンは経済的に２５６語ＲＯＭモジュールに適合
するプロトコルを必要とするからである。本発明の詳細
な説明を行う前に、本件出願人が先に提案したプログラ
マブル制御器モジュール１３の構成を第２図につき簡単
に説明する。そこでまずバス１１に関する直接メモリア
クセス●モジュールの要件を検討することにする。第１
に送信または受信すべき情報はデータプロセッサ１０の
メインメモリに存在するかまた蓄積される。

第２に、バス１１の制御は常にデータプロセッサ１０に
よつて継持される。従つてバス１１に関する任意の直接
メモリアクセス・モジュールは所要のデータおよびアド
レス場所に後続するデータ（１Ｎ）またはデータ（０Ｕ
Ｔ）指令を用いて当該メモリに対するデータの授受を行
う。例えば、当該システムが周辺装置へデータを送信し
、そのためのデータをメモリから必要とする場合、直接
メモリアクセス・モジュールはデータプロセッサ１０か
ら非プロセッサ要求（ＮＰＲ）を介しバスを取得し、（
１）データ（０ＵＴ）指令 （２）メモリにおける開始アドレス を送出する。

次いで直接メモリアクセス・モジュールはメモリから１
６ビット語を受信する。直接メモリアクセス・モジュー
ルにより１６ビット語が受信される毎に、各１６ビット
語はプログラマブル制御器モジュールにおけるメモリに
８ビット宛バイト（キャラクタ）の形で緩衝蓄積される
。次いでキャラクタは周辺装置へ送信するためプログラ
マブル制御器モジュールにより適切な直列または並列イ
ンターフェースアダプタへ送信される。次いで直接メモ
リアクセス・モジュールはプログラマブル制御器モジュ
ールにより非プロセッサ要求を介しコアメモリから他の
語を取り出すよう制御される。一方、当該システムが周
辺装置からデータを受信し、これをメモリに蓄積するこ
とを必要としている場合には、直接メモリアクセス●モ
ジュールは（１）データ（ＩＮ）指令 （２）コアメモリにおける開始アドレス を発生しなければならない。

次いで直接メモリアクセス・モジュールは１６ビットデ
ータ語をメモリへ送る。この場合のプロセスは、当該シ
ステムがデータ李メモリに送る場合と同様であるが関係
状態が逆になる。ここで第１図に示したプログラマブル
制御器モジュール（ＰＣＭ）１３を一層詳細に示した第
２図を参照する。

ＰＣＭは通信制御用に最適なように構成した小形のプロ
グラマブル並列コンピュータである。第２図から明らか
なようにＰＣＭは内部データバス３０を介し相互に交信
する多数のブロック即ち要素を備え、ＰＣＭの各要素に
ついては後で詳細に説明する。ＰＣＭの個々の要素につ
いて説明する前にＰＣＭ全体の特性および命令セットに
ついて説明する。

上述したようにＰＣＭは効果的なプログラマブル並列コ
ンピュータを備え、８ビットのデータ語長を使用する一
方、命令およびアドレスは１２ビット長とする。ＰＣＭ
は単一データバス、演算論理ユニット、および可変デー
タに対しＰＣＭデータ源または直接メモリアクセス●モ
ジュールによつてアドレス指定できる５１瀬（拡張可能
）ランダムアクセスメモリ（ＲＡＭ）３１を有するマイ
クロプログラマブル・プロセッサである。

制御プログラムは代表的な場合２０４晒（２５罎ＲＯＭ
を８個）を含むプログラマブル・リードオンリーメモリ
（ＲＯＭ）３２に格納する。マイクロプログラム命令
は後述するように別のプログラマブル・リードオンリー
メモリ３３に格納する。演算論理ユニット３４は所要の
演算および論理動作を行う。プログラマブルＲＯＭ３２
から読出した命令は、ＲＡＭ３ｌがアドレス指定される
べきか否かに応じ、かつ実行すべき特定のＲＯＭ指令に
応じ最大で３つまたは４つの状態において実行される。
ＰＣＭにつき上記概要に加えて以下にＰＣＭの種々の要
素につき詳細に説明する。

プログラマブルＲＯＭ３２は、すべての周辺装置に適用
できる制御ルーチンを形成する一連の命令を１個のＲＯ
Ｍモジュールに格納し、接続された１または２個以上の
周辺装置によつて使用される特定の通信プロトコルにそ
れぞれ適用できるキャラクタ送受プロトコルを付加的な
ＲＯＭに格納する。プロ・グラマブルＲＯＭ３２から読
出した命令は、各命令実行サイクルの開始時に命令レジ
スタ３５へ並列に転送される。命令実行に当り復号およ
び制御はマイクロプログラムおよび制御論理ユニット３
３によつて行う。マイクロプログラムおよび制御論理ユ
ニット３３はマイクロプログラムを格納する２５６×１
２ビットＲＯＭを備える。

このユニット３３のマイクロプログラム部は制御レジス
タの転送、アドレスのインクレメント動作、メモリ書込
みおよび命令発生を行わせる。またマイクロプログラム
部は演算論理ユニット３４を制御しかつデータ源を選択
する。マイクロプログラム部への入力は、命令レジスタ
３５、ビット状態セレクタにおける命令の操作符号部、
および演算論理ユニット３４の比較出力である。ビット
状態を同期させ、入力を比較し、マイクロプログラムの
状態を逐次経過させるためいわゆるエッジ・トリガ形レ
ジスタを使用する。プログラマブルＲＯＭ３２から読出
す命令はアドレスカウンタ３６によつて選択する。

アドレスカウンタ３６は１２ビット長を有し、４０９幅
に拡張されたプログラムメモリのアドレス指定を行うこ
とができる。アドレスカウンタ３６は、命令レジスタ３
５に命令が転送される毎に、インクレメント動作を行い
、特定の状態が満足されない場合には飛び越し命令に際
しインクレメント動作を行う。データは転送命令に際し
ＲＡＭ３ｌに書込まれ、この転送命令においてはＲＡＭ
３ｌのメモリセルの一つがデータ格納場所として規定さ
れている。

データ転送命令に際しＲＡＭ３ｌから読取られ、この転
送命令においてはＲＡＭ３ｌのメモリセルの一つがデー
タ源として規定されている。Ｒ，ＡＭ３ｌは２つのメモ
リ部分から成り、各メモリ部分は２５６個の８ビットキ
ャラクタを含む。これらメモリ部分は、８ビット×２５
６キャラクタメモリ部を形成するよう並列作動する１ビ
ット×２５６ビット●ランダムアクセスメモリで構成す
る。ＲＡＭ３ｌには外部ボートを設け、この外部ボート
は、前述したようにＰＣＭがＲＡＭ３ｌを使用していな
い場合ＲＡＭ３ｌからの読取りまたはＲ，ＡＭ３ｌへの
書込みを行うため直接メモリアクセス・モジュールによ
つて使用することができる。ＲＡＭ３ｌへのアクセスは
選択レジスタ３７によつて制御する。また選択レジスタ
３７は直列インターフェースアダプタを介しＰＣＭと共
働すべき周辺装置を選択するためにも使用することがで
きる。選択レジスタ３７は適切にアドレス指定された読
込みまたはロードレジスタまたは転送命令を介し読込ま
れる。選択レジスタ３７は転送命令の際にＰＣＭによつ
て読取られ、この転送命令においては選択レジスタ３７
がデータ源として特定される。出力データレジスタ３８
は選択された周辺装置により直列インターフェースアダ
プタを介し読取るべき出力キャラクタを発生する。

出力キャラクタを読取るための周辺装置の選択は選択レ
ジスタ３７によつて行う。出力データキャラクタレジス
タ３８へは適切にアドレス指定されたレジスタまた転送
命令を介して読込みを行うことができる。１／０指令は
、ＰＣＭが選択された周辺装置における動作を開始させ
る手段である。

Ｉ／０指令は１／Ｏ指令命令を介して発生させる。演算
は演算論理ユニット３４およびアキュムレータ・レジス
タ３９によつて行う。

演算論理ユニット３４は、命令レジスタ３５の内容によ
つて特定される機能に従つてアキュムレータの内容と特
定データ源の内容とを合成し、その合成結果がアキュム
レータ・レジスタ３９に配置される。アキュムレータ●
レジスタ３９はＰＣＭの１次動作レジスタである。すべ
ての演算および論理動作の結果がこのレジスタ３９に配
置される。演算命令の実行に当に桁上げ出力が生じた場
合に桁上げフラグ４０が設定される。飛越しに際しては
桁上げフラグ４０の状態を飛び越し条件として使用する
ことができる。アキュムレータ●レジスタ３９へは、適
切にアドレス指定された読込みレジスタまたは転送命令
を介し読込みを行うことができる。アキュムレータ●レ
ジスタ３９は、このレジスタをデータ源として特定した
転送命令に際して読取ることができる。飛び越し命令に
よりアキュムレータ・レジスタと命令、ＲＡＭ入力また
は他のレジスタ・データを比較することができる。以上
の説明から明らかなように、ＰＣＭは２個のＲＯＭ即ち
プログラム・メモリ３２およびマイクロプログラム・メ
モリ３３を備えている。マイクロプログラムによつてＰ
ＣＭの命令セットが決定され、かつマイクロプログラム
は特定の用途に適合するよう変更することができる。プ
ログラム・メモリ３２は、前述したように２レベルから
成るファームウェアを格納する。その場合レベル１のフ
ァームウェアはすべての通信デイシプリンに共通の制御
プログラムを含み、レベル２のファームウェアはデイシ
プリンに左右されるプログラムまたはプロトコルを含む
。プログラムメモリ３２から命令レジスタ３５に読込ま
れた各命令の実行に当つては実行すべき機能の複雑さに
応じてマイクロプログラムの２つ、３つまたは４つの状
態が必要になる。

状態０は常に、命令レジスタ３５に対し読込みを行いか
つアドレスカウンタ３６のインクレメント動作を行わせ
るために使用される。次の状態１は命令を復号しかつラ
ンダムアクセスメモリを必要としない動作を実行するた
めに使用される。状態２および３に際してはランダムア
クセスメモリを必要とする動作を実行することができる
。プログラムメモリ３２におけるファームウェアにより
ＰＣＭはデータプロセッサおよび選択された周辺装置の
如き２個または一層多数の装置の間でデータを取扱いか
つ転送することが可能になる。選択レジスタ３７はＰＤ
Ｍ命令に対するＲＡＭアドレスの上位５ビットを発生し
、従つて選択レジスタ３７によつて選択された各１／Ｏ
装置に対しＲ．ＡＭの特定ページが選択される。

マイクロプログラムにおける状態０および１に当り外部
装置はＲ．Ａｒ！４において選択された任意のアドレス
につき読取りまたは書込みを行うことができる。この装
置が直接メモリアクセス●モジュール（ＤＭＡ）である
場合には、コンピュータメモリアドレス、語計数値、ま
たはＤＭＡデータ転送および割込み発生に必要な他のパ
ラメータを格納するためにＲＡＭを使用することができ
る。ＲＡＭに対するこの外部ボートはデータプロセッサ
をしてＲＡＭレジスタに読込みを行わせるかまたはＰＣ
ＭをしてＤＭＡデータ転送を実行させることができ、そ
の際ファームウェアに擾乱を生ずることがない。ＰＣＭ
から選択された周辺装置へ転送すべきデーータは出力デ
ータレジスタ３８に配置する。その場合１／Ｏ指令を使
用していわゆるストローブ方式でデータを選択された周
辺装置へ転送するようにする。選択された周辺装置から
ＰＣＭへ転送すべきデータは転送命令を介しＲＡＭ３ｌ
またはレジスタに読込まれる。その場合１／０指令がデ
ータ転送を確認するために使用される。Ｉ／０指令は制
御動作を開始させるために使用することもできる。装置
の状態は、当該状態をレジスタへ転送することなくＰＣ
Ｍにより入力ボートにおいて監視することができる。Ｐ
ＣＭから読取りまたは書込み指令を受信した場合ＤＭＡ
はＲＡＭ３ｌのＤＭＡボートを使用してＲＡＭ３ｌから
メモリ転送アドレスを読取ることができる。

読取るべきデータまたは書込むべきデータはＲＡＭに格
納する。データ転送が完了した後ＤＭＡはメモリ転送ア
ドレスを更新し、これをＲＡＭ３ｌへ返送する。ＰＣＭ
は語計数値を更新し・かつ試験する。ＤＭＡは、ＰＣＭ
が語計数値零を見出し、チャンネル割込みＩ／０指令を
ＤＭＡへ送信した場合転送割込みの終了メッセージを発
生する。ＤＭＡはＰＣＭに対し入力ボートを使用する状
態となる。ＰＣＭにおいては第１レベルのプログラムに
より各チャンネルが逐次走査される。

高速チャンネルは非逐次方式また加重方式の走査によソ
ー層頻繁に走査することがてきる。本発明によるファー
ムウェアを説明する前に第３図に示した直列インターフ
ェースアダプタ（ＳＴＡ）モジュール１４につき説明す
る。

前述したように各ＳＩＡモジュールは、ボーで示す伝送
速度、通信モード、インターフェース●レベル、キヤラ
タ長および符号変換につき広範囲の適応能力を付与する
フレキシブル直列通信インターフェースを備える。ＳＩ
Ａモジュールの基本的機能は、選択された周辺装置へ伝
送するため並列データを直列データに変換し、周辺装置
からの受信情報につき直列データを並列データに変換す
ることである。各ＳｌＡモジュールは４個の全２重通信
チャンネルを含み、かつＰＣＭ指令を復号レジスタアド
レスを選択するよう作動するＰＣＭインターフェース・
モジュール４１を備える。ＰＣＭはＩＸ／指令を介しＳ
ＩＡモジュールに指令する。第１図につき前述したよう
に、本例ではＰＣＭは４個のＳＩＡモジュールとインタ
ーフェースすることができ、そのうち１個のＳＩＡモジ
ュールだけを第３図に示す。各Ｓ■Ａモジュールは周辺
装置に対し４個の全２重チャンネルを形成するから、Ｐ
ＣＭはこれに結合した４個のＳＩＡモジュールと共に１
帽の全２重チャンネルとインターフェースすることがで
きる。

ＰＣＭインターフェース●モジュール４１はチャンネル
選択アドレスの復号も行う。データは１／０指令および
転送指令を介しＳＩＡ出力チャンネルへ送信される。出
力データはデータマルチプレクサ４２へ送信され、マル
チプレクサ４２は所要に応じて符号変換器４３を側路す
る。この出力データはＩ／Ｏ指令によりトランシーバ４
４に読込まれる。受信に際しては入力データチャンネル
がマルチプレクサ４２によつて選択され、マルチプレク
サ４２は所要に応じて符号変換器４３を側路し、データ
がＰＣＭへの入力としてＰＣＭインターフェース・モジ
ュール４１へ送信される。入力データラインは４個のＳ
ＩＡモジュールにつき緩衝待期状態となる。従つていず
れのＳＩＡもアドレス指定されるまで入力ラインにデー
タを配置しない。各ＳＩＡに対し質問を行つて、状態キ
ャラクタのビットによつて指示された状態を決定するこ
とができる。各ビットはＳＩＡのある部分の特定状態に
応じて設定される。状態キャラクタに加えて′ＳＩＡの
アドレス指定された１チャンネルを介しデイシプリン識
別（ＤＩＤ）信号がＰＣＭへ送信される。チャンネル１
に対するＤＩＤ信号ラインを第４図に個別に示す。なお
、各チャンネルはＰＣＭｌ３に至る専用のＤＩＤ信号ラ
インを有する。ＳＩＡからＰＤＭに至る４個のＤＩＤ信
号ラインは第１図に示したケーブルに包含される。アド
レス指定されたＳＩＡチャンネルを介し送信されたＤＩ
Ｄ信号の唯一の機能はＰＣＭｌ３のＮ個（本例では８個
）の端子の一つを駆動することであり、該チャンネルが
アドレス指定された場合、当該端子に論理値０（イ）ボ
ルトレベル）が結合される。

Ｎ個の端子（本例では番号１〜８を付した端子）の各々
をＡＳＣＩＩ−ＴＴＹデイシプリンの如き特定の通信デ
イシプリンにあらかじめ割当てる。特定のＳＩＡチャン
ネルが周辺装置のために使用された場合、このチャンネ
ルのＤＩＤ信号ラインはこの周辺装置のデイシプリンに
対し割当てられたＰＣＭｌ３の端子に接続される。ＰＣ
Ｍはチャンネルのアドレス指定を行う毎に端子を走査し
ていずれの端子が論理０レベルであるかを決定し、従つ
て周辺装置のデイシプリンを決定する。この決定が行わ
れた場合ＰＣＭはモジュール形ＲＯＭの一つのおける装
置のサービスルーチン（プロトコル）へ飛び越す。例え
ば、チャンネルがアドレス指定され、かつ端子の走査に
当り端子ＮＯ．３が論理Ｏレベルにあることが発見され
た場合、ＰＣＭは適正なプロトコルに対応するアドレス
を有するモジ互−ル形ＲＯＭへ分岐する。このアドレス
は本例では８進表記の３とすることができるが、適切な
モジュール形ＲＯＭをＰＣＭにより論理０レベルにおい
て端子に整合結合することができるから、端子の数をモ
ジュール形ＲＯＭの数に対応させる必要はない。第３図
に示した符号変換器４３は送信用の２個のリードオンリ
ーメモリおよび受信用の２個のリードオンリーメモリで
構成する。

ＰＣＭデータキラクタまたはＳＩＡ受信キャラクタは変
換されたキヤラクラを含み、ＲＯＭ場所へのアドレスと
して使用される。各ＳＩＡチャンネルはフラグレジスタ
４５およびタイムアウト回路を備え、これは送信要求、
新たな同期化、姉妹チャンネル・デイセイブル、および
同期探索イネイブルを保持する。

更に各ＳＩＡは、ＳＩＡ出力チャンネルに接続すべき周
辺装置の所要出力または入力特性とインターフェースす
るためライン駆動および受信回路４６を備える。上記記
載においては、本発明によりＤＩＤ信号ラインを配設し
た直列インターフェースアダプタ（ＳＩＡ）の構成およ
び動作の概要を説明した。次にＳＩＡの好適な実施例を
第４図につき詳細に説明する。ＰＣＭインターフェース
４１における復合器５０は部分的に復合されたチャンネ
ル・アドレスの５ビットを受信して、ＳＩＡの第１、第
２、第３、第４チャンネルに関連する４個のラインＡ，
Ｂ，Ｃ，Ｄ（第１図ではケーブル２２として示した）の
うちの１ラインにイネイブル信号を発生する。かくして
ＰＣＭインターフェース４１において発生したイネイブ
ル信号は反転した形態で４個のラインＡ−Ｄの内の１ラ
インを介し選択されたチャンネルにおける゜“３状態゛
また“オープン・コレクダゲートＧ３へ送信する。

各３状態ゲートは反転されたイネイブル信号（ＥＮＡＢ
ＬＥ）に応動してデイシプリン識別信号ＤＩＤを発生す
る正ＮＡＮＤゲートである。従つて各チャンネルにつき
”ゲートＧ，はデイシプリン識別ラインＰＩＤを介しデ
イシプリン識別信号を発生し、その理由は、イネイブル
信号をかかるゲートの作動制御端子に適切に結合して、
作動制御端子が高レベルにある場合出力端子は付勢され
ない（デイセイブル）ようにするからである。出力端子
が付勢されない場合、抵抗５１によりＤＩＤラインは高
レベル（＋Ｖｃ）に維持される。従つて付勢された場合
ＤＩＤラインは低レベル（論理値０）になる。チャンネ
ル・イネイブル信号を受信するよう接続した作動制御端
子と論理値０発生源に接続したゲータ端子とを有する上
記構成の３状態またはオープン・コレクタ・ゲートによ
ればＰＣＭｌ３の１端子に複数のＤＩＤラインを接続し
ていずれか１ゲートによりこの端子を低レベル（アース
）に駆動するようにすることができる。従つて第４図に
示したゲートは第５図に示したリレー回路に等価であり
、このリレー回路はイネイブル信号ＥＮＡＢＬＥが存在
する場合そのソレノイド５２がこの信号ＥＮＡＢＬＥに
よつて付勢され接点５３を閉成する。従つて任意個数の
リレーのうちの１リレーが付勢された場合このリレーは
、ＤＩＤラインに接続したＰＣＭｌ３の端子の電位レベ
ルを他のラインに影響を及ぼすことなく降下させること
ができる。各チャンネルには個別にＤＩＤ信号ラインを
設ける。

各信号ラインは、当該チャンネルに接続した周辺装置の
デイシプリンに応じて多数の端子のうちの一端子に接続
する。特定のチャンネルが選択された場合、そのゲート
Ｇ３によりラインは低レベル（論理０レベル）に駆動さ
れる。その場合ＰＣＭｌ３はＤＩＤラインを介し低レベ
ルに駆動された端子につき走査を行い、付勢されたＤＩ
Ｄラインのチャンネルに接続された周辺装置のデイシプ
リンを決定するようにする。関連のチャンネルに対する
アドレス指定が行われたことの結果としてのみ１個のＤ
ＩＤラインだけが付勢されるから、毎時１個のＤＩＤラ
インだけが付勢されることとなる。本例においては、Ｒ
ＯＭプログラムメモリ３２（第２図）のモジュールにお
ける制御プログラムにつきアドレス指定を行うために１
２ビットアドレスを使用する。

制御プログラムのサブルーチンを介し、ＳＩＡまたはＰ
ＩＡチャンネルのＤＩＤラインが接続される端子０〜７
を走査してアドレス指定されたチャンネルに接続された
周辺装置のデイシプリンを決定するようにする。低レベ
ルの端子が発見された場合、サブルーチンは多数のＲＯ
Ｍモジュールのうち、低レベルである旨発見された端子
と関連する特定形式の周辺装置のためのプロトコルを格
納したＲＯＭモジュールに対する開始アドレスへ飛び越
す。例えば、制御ルーチンが１個の２５罎ＲＯＭに格納
され、かつ個別にプラグ差込みできるモジュールとして
備えることのできる総計８個の２５幅ＲＯＭがあると仮
定した場合、１２ビットアドレス語において最下位８ビ
ット（ビット位置０〜７）を使用して特定されたモジュ
ール形ＲＯＭにおける２５幅憶場所の一つをアドレス指
定し、次位の３ビット（ビット位置８，９および１０）
を使用してＲＯＭモジュールを指定するようにすること
ができる。ビット位置１１における最終ビットは８×２
５薗メモリのアドレス指定のためには必要でない。しか
し本例では、飛び越して制御プログラムへ復帰するため
に使用されるプロトコルの終端における最終飛び越し命
令を除き、プロトコルＲＯＭにおけるすべての飛び越し
命令をビット位置１１において論理値０とプログラミン
グすることにより、プロトコル・モジュールの一つにお
いて逐次遂行される命令をロックするのにビット位置１
１における最終ビットを使用する。従つて特定周辺装置
用のプロトコルを格納するモジュール形ＲＯＭを相対的
飛び越し命令でプログラミングすることができるので、
このモジュール形ＲＯＭはモジュール形ＲＯＭ差込み位
置のうち制御サブルーチン用に確保した１個または２個
の差込み位置以外のいずれかの１差込み位置に差込むこ
とができる。制御プログラムが作製された場合、この制
御プログラムＮ個のＤＩＤ端子の各々のための特定アド
レス（全アドレス）へ直接飛び越しを行う。

その場合モジュール形プロトコルＲＯＭは制御プログラ
ム用に確保した２つの位置以外の任意の位置に設置する
ことができる。従つて、このプロトコルを使用するすべ
てのチャンネルがこのプロトコルＲＯＭの位置に対応す
るＰＣＭのＤＩＤ端子に接続されたＤＩＤラインを有す
る限り、制御プログラムはいずれのＤＩＤ端子が低レベ
ルであるかを決定することだけにより常に適切なモジュ
ール形ＲＯＭへ飛び越しを行わせる。これにより、極め
て多数の・異なるＲＯＭモジュールを保有することが可
能になり、かつ各ＲＯＭモジュールを制御ルーチン用に
確保した差込み位置以外の任意の差込み位置に差込むこ
とが可能になる。１２ビットアドレス語を有する実施例
においては、第６図に示すように８個のＲＯＭモジュー
ル（０〜７）を備えることができる。

０および１の８進表記アドレスにおける初めの２個のモ
ジュール差込み位置は制御プログラム用に確保され、２
〜７の８進表記アドレスにおける残り６個のモジュール
差込み位置はいずれかのプロトコル用に使用することが
できる。

制御ルーチンから他のＲＯＭモジュールにおける特定ア
ドレスへの直接飛び越しにより制御プログラムは、他の
複数のＲＯＭモジュールのうちの１個のＲＯＭモジュー
ルにおける適切なプロトコルの開始アドレスへ分岐する
。このプロトコル（即ちこのＲＯＭモジュール）におけ
る命令の実行は、各命令の実行に当りインクレメント動
作を行うアドレスカウンタ３６（第２図）により制御さ
れる。プロトコルにおいて必要とする飛越しは、このプ
ロトコルの開始アドレスに関係させなければならない。
従つて、ビット位置８，９および１０における開始アド
レスのアドレスビットは、第１のＲＯＭモジュールにお
ける制御ルーチンへの直接飛越しであるプロトコルの最
終飛越しを除き各飛越しに当り保持しなければならない
。プロトコルにおける２つの形成の飛び越し命令を弁別
するため、各相対飛越しアドレスの最上位桁位置（ビッ
ト位置１１）は論理値０に設定し、プロトコルの終端に
おける直接飛越しアドレスに対しては最上位桁位置は論
理値１に設定する。アドレスカウンタ３６を第６図に詳
細に示す。

アドレスカウンタはカウンタ７０、飛越し復号器７１お
よびマルチプレクサ７２を備え、マルチプレクサ７２は
３個の４ビット・マルチプレクサ７２ａ，７２ｂおよび
７２ｃを備え、各４ビット多重作動ゲートには論理値“
０゛および゜“１゛を付した２個の入力端子の一方にお
いて並列入力を選択するための選択端子（ＳＥＬ）を設
ける。４ビット●マルチプレクサ７２ａおよび７２ｂの
６６ｒ３および゜゜０゛を付した入力端子は、命令レジ
スタ３５（第２図）における命令の制御の下にデータバ
スから選択されるか、または命令レジスタ３５（第２図
）における飛越し命令の選択されたビットにつき効果的
に作動する飛越し復号器７１により復号された飛越し命
令用のプログラムメモリから選択される。

従つてアドレスカウンタ７０に対してはマルチプレクサ
７２から読込みが行われる。それ以外のすべての時間に
おいてアドレスカウンタは次の命令のアドレスを特定す
るためインクレメント動作を行う。４ビット・マルチプ
レクサ７２ｃは飛越し復号器７１の制御の下にデータバ
スおよびプログラムメモリの間の多重動作は行わず、ビ
ット位置１１における第１２ビットの制御の下にアドレ
スカウンタの出力およびプログラムメモリの間の多重動
作を行う。

第１２ビットがＯの場合、選択はアドレスカウンタの高
位ビット８，９および１０から行われ、その他のすべて
の場合には選択はプログラムメモリから行われる。メモ
リアドレス語の第１２ビット（ビット位置１１）はそれ
以外には使用されない。プログラムメモリの１記憶場所
から読取つた各飛越し命令は記憶場所Ｎ＋１に格納され
た次の命令のアドレスを有する。メモリから読取つた飛
越し命令の復合に当り、マルチプレクサ７２ａおよび７
２ｂへの読込みは記憶場所Ｎ＋１から読取つた飛越しア
ドレスのビット位置１１における第１２ビットとは無関
係にプログラムメモリから行われるが、マルチプレクサ
７３ｃへの読込みは、ビット位置１１のビットがメモリ
におけるいずれかの場所、殊に通常は特定の通信デイシ
プリンのためのプロトコル（ルーチン）を格納する他の
ＲＯＭモジュールの一つのいずれかの場所における特定
アドレス（全アドレス）への直接飛越しに対する論理値
１である場合にのみプログラムメモリから行われる。ビ
ット位置１１のビットが論理値０の場合には、マルチプ
レクサ７３ｃへの読込みはアドレスカウンタから行われ
る。分岐命令の場所Ｎ＋１から読取つた多重動作制御ビ
ット（ビット位置１１）はマルチプレクサ７２ｃに対す
る選択信号として使用される。この制御ビットは通常は
、１〜７の８進表記アドレスを有するＲＯＭモジュール
のいずれか一つのＲＯＭモジュールに格納されたプロト
コルへ分岐するかまたはこのプロトコルから分岐する場
合を除き、０の８進表記アドレスを有する第１のＲＯＭ
モジュールに格納された制御プログラムにおけるすべて
の分岐に対し論理・値０に設定される。上述した一つの
ＲＯＭモジュールに格納されたプロトコルへ分岐するか
またはこのプロトコルから分岐する場合には、記憶場所
Ｎ＋１から読取つた飛越しアドレスの多重動作制御ビッ
トは論理値１１に設定して、マルチプレクサ７２ａ，７
２ｂおよび７２ｃへの読込みがすべてプログラムメモリ
から行われるようにする。これはプロトコルへの直接飛
越しまたはプロトコルからの直接飛越しに影響を及ばす
。プロトコルらの飛越しは常に、０の８進表記アドレス
を有するＲＯＭモジュールにおける制御プログラムへ復
帰する。従つて制御プログラムへ分岐復帰させるための
命令に対する分岐アドレスのビット位置８，９，１０の
ビットはすべての論理値０に設定され、ビット位置１１
のビットは論理値１とする。上記説明から明らかなよう
に、飛越しがアドレスカウンタに格納されたＲＯＭモジ
ュールの最終アドレスに関連する場合、すべての飛越し
命令は次の命令のアドレスの最上位ビット位置に論理値
０を有しなければならない。飛越しがプログラムメモリ
のいずれかの場所における特定アドレスへの直接飛越し
てある場合には、この特定アドレスのビット位置１１が
論理値１に設定される。この特定アドレスはモジュール
０および１における制御プログラムからプロトコルへの
飛越しの場合には、他のＲＯＭモジュールの一つにおけ
るプロトコルの第１命令となり、プロトコルから制御プ
ログラムへ飛越し復帰する場合には制御プログラムを含
むＲＯＭモジュールにおける適切な場所となること勿論
である。このように飛越しアドレスにおけるビット位置
１１を使用することにより、各プロトコルをＲＯＭモジ
ュールにおいてすべての飛越し命令を第１命令に関連さ
せてプログラミングすることができるので、いずれのメ
モリ差込み位置にＲＯＭ．モジュールを差込むべきかを
事前に知る必要がなく、プロトコルの終端に制御プログ
ラムへ直接飛越しにより復帰することがてきる。

従つてＲＯＭモジュール２〜７の任意の位置に対する不
特定個数のプロトコルのうちの任意の１プロトコルでプ
．口グラミング几たＲＯＭモジュールを選択することが
可能になり、（本例では制御プログラム用に２個のＲＯ
Ｍモジュールを使用）、制御プログラムに対してはチャ
ンネルＤＩＤラインに接続される端子を走査することに
より残りのプロトコルのうち・の任意の１プロトコルを
選択することが可能になる。上述した実施例におけるよ
うに、個別のＲＯＭモジュールに６つだけの異なるプロ
トコルを配置した場合には、６つの端子だけが使用され
、走査される。しかしプロトコルＲＯＭモジュールの個
数は増大することができ、例えばアドレス語のビット長
を１３ビットに増大することだけによりプロトコルＲＯ
Ｍモジュールの個数を１６に増大することができ、その
場合端子の数は収容できる異なるプロトコルの最大個数
即ち１４に増大することができる。以上本発明の実施例
を制御プログラム用のＲＯＭモジュールが１個または２
個のみで、プロトコル用のＲＯＭモジュールが７個また
Ｌは６個の場合につき説明したが、制御プログラム用に
３個以上のＲＯＭモジュールを使用し、プロトコル用に
一層少い個数のＲＯＭモジュールを使用できること明ら
かである。しかし形式の異なる極めて多数の周辺装置に
対し一層大きいプロトコル・アレイを必要とする場合に
は、上述したようにアドレス語のビット長を増大して当
該システムが一層多数のＲＯＭモジュールを収容できる
ようにすることができる。しかし通常の設備に対しては
制御プログラム用に２個のＲＯＭモジュール“と、プロ
トコル用に６個のＲＯＭモジュールを使用するのが一般
に適切であることを確認した。なお、ＲＯＭプログラム
メモリはランダムアクセスメモリ（ＲＡＭ）モジュール
で置換して制御プログラムをデータバスを介し或は外部
に対しては通信チャンネルを介しデータプロセッサから
読込めるようにすることができる。これにより、外部プ
ログラムの制御の下に制御プログラムを変更することが
可能になり、またプロトコルをデバッグすることも可能
になる。上述したものの他にも本発明の範囲内て種々の
変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は本発明の通信制御ユニットを使用するデータ処
理システムを示すブロック図、第２図は第１図に示した
プログラマブル制御器モジュール（ＰＣＭ）の実施例を
示すブロック図、第３図は第１図に示した直列インター
フェースアダプタ（ＳｌＡ）の実施例を示すブロック図
、第４図はデイシプリン識別（ＤＩＤ）ラインをＰＣＭ
におけるデイシプリン識別（ＤＩＤ）端子の一つに接続
する態様を示すブロック図、第５図は第４図に示した３
状態ゲートに等価なリレースイッチを示す回路図、第６
図は第２図に示したＰＣＭにおけるプログラマブルＲＯ
Ｍの構成例を示すブロック図である。 １０・・・・・・データプロセッサ、１１・・・・・・
データバス、１２・・・・・直接メモリアクセス◆モジ
ュール、１３，１８・・・・・・プログラマブル制御器
モジュール、１４，１９・・・・・直列または並列イン
ターフェースアダプタ、１５，２０・・・・・ＳＩＡ／
ＰＩＡデータバス、１６・・・・・遠隔端末装置、１７
・・・・・・データリンク、２１・・・・・・周辺装置
、２２・・・・・・ケーブル、３０・・・・・内部デー
タバス、３１・・・・・・ＲＡＭｌ３２・・・・・・プ
ログラマブルＲＯＭｌ３３・・・・・・プログラマブル
ＲＯＭｌ３４・・・・・演算論理ユニット、３５・命令
レジスタ、３６・・・・・アドレスカウンタ、３７・・
選択レジスタ、３８・・・・・・出力データレジスタ、
３９・ ・・アキュムレータ・レジスタ、４０・・・・
桁上げフラグ、４１・・・・・・ＰＣＭインターフェー
ス・モジュール、４２・・・・・データマルチプレクサ
、４３・・・・・符号変換器、４４・・・・トランシー
バ、４５・・・・・フラグレジスタ、４６・ ・・ライ
ン駆動および受信回路、５０・・・・・・復号器、５２
・・・・・・ソレノイド、５３・・・・リレー接点、７
０・ ・・カウンタ、７１・・・・・飛越し復号器、７
２・ ・・マルチプレクサ、７２ａ，７２ｂ，７２ｃ・
・・・・マルチプレクサ。

Claims (1)

1. 【特許請求の範囲】 １ 複数の周辺装置と共働するプログラマブル制御器モ
   ジュールであつて、各周辺装置はプログラマブル制御器
   モジュールによつてアドレス指定できる個別のチャンネ
   ルを介し所定数の通信デイシプリンのうちの一つだけに
   従つて通信し、プログラマブル制御器モジュールが、制
   御プログラムを２レベルにおいて格納する複数のメモリ
   ・モジュールを含むプログラムメモリ手段を備え、前記
   ２レベルのうち第１レベルは多数の周辺装置のチャンネ
   ルをアドレス指定するため所定数のメモリモジュールに
   格納され、かつ第２レベルは異なる周辺装置と共働する
   ために使用すべき複数のデイシプリン依存ルーチンのプ
   ロトコルを含み、各プロトコルは所定数の高位アドレス
   ビットによつて特定される個別のメモリモジュールに格
   納され、残りの低位アドレスビットにより個別のメモリ
   モジュールにおける格納場所を特定し、更に、プログラ
   マブル制御器モジュールが多数の入力端子を備え、各入
   力端子はチャンネルを提供される周辺装置のデイシプリ
   ンに応じて該チャンネルのデイプリン識別ラインに接続
   されるようにし、更に、毎回一つずつ前記チャンネルの
   アドレス指定を行うアドレス指定手段と、前記アドレス
   指定手段に応動して該アドレス指定されたチャンネルの
   デイシプリン識別ラインを任意所定時間に附勢し、該ア
   ドレス指定されたチャンネルを提供される周辺装置との
   共働に当り使用されるべきプロトコルを識別する手段と
   を備えてなるプログラマブル制御器モジュール。 ２ 前記プログラムメモリ手段が、命令を自動的に逐次
   実行させるためメモリ・モジュールから読取つた命令語
   に応動してインクレメント動作を行うアドレスカウンタ
   と、飛越し命令に応答してメモリ・モジュールから前記
   アドレスカウンタに飛越しアドレスを転入する多重作動
   手段と、前記多重作動手段の前記アドレスカウンタへの
   転入動作を禁止する転入動作禁止手段とを備え、前記転
   入動作禁止手段はプロトコル内で最後の飛越し命令を除
   くすべての飛越し命令に対する前記所定数の高位アドレ
   スビットが前記アドレスカウンタへ転入されるのを禁止
   し、従つて前記第１レベルの制御から前記第２レベルの
   制御における特定プロトコルへの飛越し命令を実行する
   ことができ、前記特定プロトコルの終了時にのみ前記特
   定プロトコルから前記第１レベルの制御に復帰するよう
   に構成してなる特許請求の範囲第１項記載のプログラマ
   ブル制御器モジュール。 ３ 前記転入動作禁止手段が前記プログラムメモリ手段
   のいずれかのメモリ・モジュールから読取つた各飛越し
   アドレスにおける高位ビットを含み、前記高位ビットは
   前記第１レベルのプログラム制御のすべての飛越しアド
   レスに対し所定の一方の２進論理値に設定していずれか
   のプロトコル・メモリ・モジユールへの飛越しを可能な
   らしめ、かつ前記第２レベルのプログラム制御において
   各プロトコルの最後の飛越しアドレスを除き該プロトコ
   ルのすべての飛越しアドレスに対し所定の他方の２進論
   理値に設定して、各プロトコル・メモリ・モジュールか
   らの飛越しを禁止するようにし、各プロトコルの最後の
   飛越しアドレスの前記高位ビットは前記一方の２進論理
   値に設定して該プロトコル・メモリ・モジュールから前
   記第１レベルのプログラム制御へ飛越し復帰できるよう
   にしてなる特許請求の範囲第２項記載のプログラマブル
   制御器モジュール。 ４ データプロセッサと、多数のアドレス指定可能なチ
   ャンネルを有するインターフェースアダプタを介し前記
   データプロセッサと個別に交信する多数の周辺装置とを
   含み、各周辺装置に対し前記チャンネルの１チャンネル
   を提供し、各周辺装置により多数の異なる通信デイシプ
   リンのうちの１通信デイシプリンに応じてメッセージを
   処理できるようにするデータ処理システム用の通信制御
   ユニットにおいて、前記チャンネルにつきアドレス指定
   を行い、アドレス指定されたチャンネルに接続された周
   辺装置の通信デイシプリンに応じて前記チャンネルおよ
   び前記データプロセッサの間でメッセージを処理するプ
   ログラマブル制御器ユニットを具え、前記プログラマブ
   ル制御器ユニットは多数の入力端子を有し、前記多数の
   異なる通信デイシプリンの各々に対し１入力端子を設け
   、前記インターフェースアダプタは前記プログラマブル
   制御器モジュールからのアドレス信号に応動して前記チ
   ャンネルにつきアドレス指定を行う手段を有し、各チャ
   ンネルは該チャンネルに接続された周辺装置の通信デイ
   シプリンに応じ前記入力端子の一つに接続されるデイシ
   プリン識別ラインを有し、更に各チャンネルは前記アド
   レス指定手段に応動してそのデイシプリン識別ラインを
   附勢する手段を有し、従つて前記プログラマブル制御器
   モジュールがアドレス指定されたチャンネルおよび前記
   データプロセッサの間でメッセージを処理する際いずれ
   の通信デイシプリンを使用すべきかを決定できるように
   構成してなる通信制御ユニット。 ５ 各チャンネルの前記デイシプリン識別ライン附勢手
   段が、前記デイシプリン識別ラインを所定レベルの電源
   に接続する高インピーダンス手段に応動し、そのチャン
   ネルがアドレス指定された場合前記ラインを選択的に接
   地するスイッチング手段とを備えてなる特許請求の範囲
   第４項記載の通信制御ユニット。 ６ 前記プログラマブル制御器モジュールが制御プログ
   ラムを２レベルにおいて格納する複数のメモリ・モジュ
   ールを含むプログラムメモリ手段を備え、前記２レベル
   のうち第１レベルは多数の周辺装置のチャンネルをアド
   レス指定するため所定数のモジュールに格納され、かつ
   第２レベルは異なる周辺装置と共働するために使用すべ
   き複数のデイシプリン依存ルーチンのプロトコルを含み
   、各プロトコルは所定数の高位アドレスビットによつて
   特定される個別のモジュールに格納され、アドレスの残
   りの低位ビットにより個別のモジュールにおける格納場
   所を特定して、前記プログラマブル制御モジュールが前
   記第１レベルの制御プログラムの制御の下に前記チャン
   ネルにつきアドレス指定することができ、選択されたチ
   ャンネルのアドレス指定を行いかつ該チャンネルを提供
   された周辺装置の通信デイシプリンを決定するに当りい
   ずれの通信ラインが附勢されたかに応じて前記第２レベ
   ルの制御プログラムにおける所定プロトコルへ飛越しを
   行うことができるようにしてなる特許請求の範囲第４項
   記載の通信制御ユニット。 ７ 前記プログラムメモリ手段が、命令を自動的に逐次
   実行させるためメモリ・モジュールから読取つた命令語
   に応動してインクレメント動作を行うアドレスカウンタ
   と、飛越し命令に応答してメモリ・モジュールから前記
   アドレスカウンタに飛越しアドレスを転入する多重作動
   手段と、前記多重作動手段の転入動作禁止手段とを備え
   、前記転入動作禁止手段はプロトコル内で最後の飛越し
   命令をのぞくすべての飛越し命令に対する前記所定数の
   高位アドレスビットが前記アドレスカウンタへ転入され
   るのを禁止し、従つて前記第１レベルの制御から前記第
   ２レベルの制御における特定プロトコルへの飛越し命令
   を実行することができ、前記特定プロトコルの終了後に
   のみ前記特定プロトコルから前記第１レベルの制御に復
   帰するように構成してなる特許請求の範囲第６項記載の
   通信制御ユニット。 ８ 前記転入動作禁止手段が前記プログラムメモリ手段
   の任意のモジュールから読取つた各飛越しアドレスにお
   ける高位ビットを含み、前記高位ビットは前記第１レベ
   ルのプログラム制御のすべての飛越しアドレスに対し所
   定の一方の２進論理値に設定して任意のプロトコル・モ
   ジユールへの飛越しを可能ならしめ、かつ前記第２レベ
   ルのプログラム制御において、各プロトコルの最後の飛
   越しアドレスを除き該プロトコルのすべての飛越しアド
   レスに対し所定の他方の２進論理値に設定して、各プロ
   トコル・モジュールからの飛越しを禁止するようにし、
   各プロトコルの最後の飛越しアドレスの前記高位ビット
   は前記一方の２進論理値に設定して該プロトコル・モジ
   ュールから前記第１レベルのプログラム制御へ飛越し復
   帰できるようにしてなる特許請求の範囲第７項記載の通
   信制御ユニット。 ９ 前記多重作動手段は、前記プログラムメモリからの
   前記所定の他方の２進論理値の前記所定数の高位アドレ
   スビットに応動し、前記所定数の高位アドレスビットを
   前記アドレスカウンタに再度転入するよう接続配置して
   、チャンネルを提供する際に使用すべきプロトコルを格
   納しているモジュールのアドレスが最後の飛越し命令を
   除く各飛越し命令に応答して前記アドレスカウンタにお
   いて復旧されるようにしてなる特許請求の範囲第８項記
   載の通信制御ユニット。 １０ データプロセッサと、異なる通信デイシプリンに
   応じて異なるチャンネルを介し前記データプロセッサと
   個別に交信する多数の周辺装置とを含むデータ処理シス
   テム用の通信制御ユニットがプログラマブル制御器モジ
   ュールを備え、前記プログラマブル制御モジュールがそ
   れぞれ命令を格納する多数の格納場所を有するプログラ
   ムメモリ手段を備え、格納された逐次継続命令がすべて
   の周辺装置に共通な第１レベルのプログラム制御および
   前記プログラムメモリ手段の個別のモジュールに格納さ
   れたプロトコルからなる第２レベルのプログラム制御を
   形成するようにし、各プロトコルは前記１個または複数
   個の周辺装置に固有の通信デイシプリン依存ルーチンか
   ら構成し、各プロトコルはアドレスの所定数の高位ビッ
   トにより特定される個別のモジュールに格納され、命令
   レジスタ手段と、 前記プログラムメモリ手段における格納場所を識別し、
   そこに格納されている命令を前記命令レジスタ手段へ転
   送するプログラムアドレスカウンタ手段と、データを格
   納する読取り／書込みメモリ手段と、並列ビットライン
   を含むデータバスと、 前記命令レジスタ手段へ転送された命令に応答して前記
   読取り／書込みメモリ手段におけるデータまたは前記デ
   ータバスに現われるデータにつき作動する手段と、装置
   通信チャンネルを提供される装置のデイシプリンに応じ
   て該チャンネルのデイシプリン識別ラインにそれぞれ接
   続される多数の入力端子と、前記命令レジスタ手段へ転
   送された命令に応答して、データを前記読取り／書込み
   メモリ手段から前記データプロセッサおよび前記データ
   手段へ選択的に転送する直接メモリアクセス・モジュー
   ルと、前記プログラマブル制御器モジュールおよび前記
   周辺装置の間に結合され、各周辺装置に１チャンネルず
   つ提供される種々のチャンネルを介し前記周辺装置との
   間でデータを受信および送信するインターフェースアダ
   プタ手段とを備え、前記インターフェースアダプタ手段
   が、前記プログラマブル制御器モジュールからの周辺装
   置アドレス信号に応動して前記チャンネルにつき毎時１
   回のアドレス指定を行う手段と、前記アドレス指定手段
   に応動し、任意所定時間にアドレス指定されたチヤンネ
   ルのデイシプリン識別ラインを附勢して、アドレス指定
   されたチャンネルを提供される周辺装置との共働に際し
   使用すべきプロトコルを識別する手段とを備えてなる通
   信制御ユニット。 １１ 通信プロトコルからなる前記第２レベルのプログ
   ラム制御は多数のメモリ・モジュールに格納し、その際
   各プロトコルはアドレスの所定数の高位ビットにより特
   定される個別のモジュールに格納し、該アドレスの残り
   の低位ビットにより個別のモジュールにおける格納場所
   を識別するようにし、更に前記プログラムメモリ手段が
   、命令を自動的に逐次実行させるためメモリ・モジュー
   ルから読取つた命令語に応動してインクレメント動作を
   行うアドレスカウンタと、飛越し命令に応答してメモリ
   ・モジュールから前記アドレスカウンタに飛越しアドレ
   スを転入する多重作動手段と、前記多重作動手段の転入
   動作禁止手段を備え、前記転入動作禁止手段はプロトコ
   ル内で最後の飛越し命令を除くすべての飛越し命令に対
   する前記所定数の高位アドレスビットが前記アドレスカ
   ウンタへ転入されるのを禁止し、従つて前記第１レベル
   の制御から前記第２レベルの制御における特定プロトコ
   ルへの飛越し命令を実行することができ、前記特定プロ
   トコルの終了時にのみ前記特定プロトコルから前記第１
   レベルの制御に復帰するように構成してなる特許請求の
   範囲第１０項記載の通信制御ユニット。 １２ 前記転入動作禁止手段が前記プログラムメモリ手
   段の任意のモジュールから読取つた各飛越しアドレスに
   おける高位ビットを含み、前記高位ビットは前記第１レ
   ベルのプログラム制御のすべての飛越しアドレスに対し
   所定の一方の２進論理値に設定して任意のプロトコル・
   モジュールの飛越しを可能ならしめ、かつ前記第２レベ
   ルのプログラム制御において各プロトコルの最後の飛越
   しアドレスを除き該プロトコルのすべての飛越しアドレ
   スに対し所定の他方の２進論理値に設定して、各プロト
   コル・モジュールからの飛越しを禁止するようにし、各
   プロトコルの最後の飛越しアドレスの前記高位ビットは
   前記一方の２進論理値に設定して該プロトコル・モジュ
   ールから前記第１レベルのプログラム制御へ飛越し復帰
   できるようにしてなる特許請求の範囲第１１項記載のプ
   ログラマブル制御器モジュール。