JPS6057611B2 - 電荷転送装置減算回路 - Google Patents

電荷転送装置減算回路

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JPS6057611B2
JPS6057611B2 JP55003708A JP370880A JPS6057611B2 JP S6057611 B2 JPS6057611 B2 JP S6057611B2 JP 55003708 A JP55003708 A JP 55003708A JP 370880 A JP370880 A JP 370880A JP S6057611 B2 JPS6057611 B2 JP S6057611B2
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/14—Arrangements for performing computing operations, e.g. operational amplifiers for addition or subtraction 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/762—Charge transfer devices
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Description

【発明の詳細な説明】 本発明は減算即ち同極性の２つの電荷量の間の一首に比
例した信号を得るための回路に、より具体的には第１及
び第２の電荷転送デバイス入力シフトレジスタが第３の
電荷転送デバイス出力シフトレジスタの入力に共通ノー
ドで結合された電荷量減算回路に関する。
Ｊ 電荷量の間の差の表現を得るための技術は従来技術
で知られており、通常減算を実行し得るように電荷量を
それに相当する電圧に変換する必要がある。
ある種の従来技術の回路は２個のキャパシタを含み、２
つの電荷量が別々のキャパシタに貯えられそれによつて
２つの対応する電圧に変換される。そしてその一方が他
方から減算される。この型の回路の例はＤ．Ｌ．Ｃｒｉ
ｔｃｈＩＯｗ他、ＩＢＭＴｅｃｈｎｉｃａｌＤｉｓｃｌ
ＯｓｕｒｅＢＬｌｌｌｅｔｉｎｌ邦−、３０７１、（１
９７６）に記載されている。２つのキャパシタの回路は
好ましくない性質を示す。
即ち２つのキャパシタはそこに貯えられる電荷に影響を
与える異なつた特性を固有に持つ可能性があり、結果と
して得られた２つの電圧が減算される時特性上の差異の
影響が歪みとして差電圧の中に含まれ、回路の精度に制
限を課すのである。２つのキャパシタを使う方法とは異
なるがやはり電荷から電圧への変換を必要とする別の従
来技術が米国特許出願第７８５７２３号（１９７７年４
月７日出願）に説明されている。
この構造は表現出力電圧を発生するために単一の時分割
フローティング・ゲート・キャパシタを用いて実施され
る。両方の電荷量は２つの表現電圧を発生するために同
じキャパシタに順次に置かれるので、電荷量が２つの別
々のキャパシタ上に置かれる場合に生じるかもしれない
トラッキング・エラーは存在しない。米国特許第４１０
４５４３号は多重チャネル構造中に含まれる電荷の所望
の蓄積された差を表現する電圧を同様に発生する多重チ
ャネルＣＣＤ構造を説明している。ＣＣＤにおけるフロ
ーティング●ゲートの別の例が米国特許第３６２３１３
鏝に示されている。
この特許は一般的な背景についての興味から引用したの
であつて、電荷減算には無関係である。本発明は、入力
電荷の間の差が出力電圧に変換されず出力電荷によつて
表現される点で従来技術．と異なる。
この事は、同極性のキャリヤを使つて正及び負の代数値
を表現するために空間的に分離された電荷の別々の対に
よつて各入力電荷を表わし電荷の対を処理して表現出力
電荷にする独特の構造及び方法によつて達成される。Ｃ
ＣＤ及びＢＢＤを含む電荷転送デバイス技術においては
情報は違つた大きさで同じ極性の電荷のかたまり（Ｐａ
ｃｋｅｔ）で表現される。
電荷転送デバイスで加算機能を行なうのは単純である。
即ち電伺Ｑａをポテンシャル井戸に入れそして電伺Ｑｂ
を同じ井戸に入れるのである。２つの電荷のかたまりの
中のキャリヤは一緒になり、井戸の中の電荷αはＱａ＋
Ｑｂに等しくなる。
減算機能即ち一方の電荷を他方の電荷から引くのはより
実行しにくい。これまで一方の電荷を同じ極性の他の電
荷から直接引き去り第３の（差の）電荷を発生させる事
のできる方法は存在しなかつた。普通の従来技術の方法
は電荷を２つもしくは１つのキャパシタｋで電圧に変換
し次にその結果得られた電圧を引き算する事である。そ
のような電圧への変換は、電荷転送回路が半導体チップ
上に作られ、減算機能をさらにチップ上で処理する事が
望まれ、そして電荷の形て差信号を保持する必要がある
時に特に望ましくない。第１図を参照すると、電荷の形
で差の量を保持しさらに元の電荷を処理中に破壊せずに
電荷減算機能を実行する回路の実施例が示されている。
ＣＣＤで電荷のかたまりは１つの型のキャリヤか”ら成
る。例えばｎチャネルのデバイスでは電荷のかたまりは
電子のみ、ｐチャネルのデバイスでは電荷は正孔のみで
ある。与えられた電荷のかたまりて正及ひ負の量の両方
を表現する単純な方法は存在しない。これがこれまで減
算を実行し得るために電荷量を正及び負の電圧に変換し
なければならなかつた理由である。第１図に示されるよ
うに本発明では代数値が極性によつてではなく空間的に
表示される。ｎチャネルのデバイスを考えると、与えら
れた電荷量の代数値は２つの別のポテンシャル井戸中の
一対の電荷のかたまりの各々の中の電子数の差として空
間的に表示される。例えば「５」の値及び正の極性を持
つ電荷量は、第１のポテンシャル井戸に存在し「８」の
値を持つ第１の電荷のかたまりσ正」の成分）と第２の
ポテンシャル井戸に存在し「３」の値を持つ第２の電荷
のかたまり（「負」の成分）とより成る電荷の対によつ
て表現される。対の両方の成分は電子から成るので電気
的には「負」であるが、第１の井戸の電荷は代数的には
正の成分と定義され、第２の井戸の電荷は代数的には負
の成分と定義される。「８」と「３」との間の差は元の
電荷量の値（「５」）てあり、第１の井戸の電荷が大き
い方の成分なので元の電荷量の値は「＋５」である。も
し第１の井戸の値が「３」で第２の井戸の値が「８」な
らば、これは「−５」の電荷を表現するであろう。元の
電荷量Ｑａの第１の即ち代数的に正の成分は以下１Ｑａ
＋ｌと表示され、代数的に負の成分は１Ｑａ−１と表わ
される。例えばもし１Ｑａ＋ｌが対の第１の井戸の中の
電荷の大きさで、１Ｑａ」が対の他の井戸の中の電荷の
大きさならば、電荷対の代数値は次のように定義される
。同様に、従つて代数値の系列は電荷の対を充填した２
つの隣接するレジスタによつて表現してもよく（並列の
場合）、又その代わりに代数値は並列モードのレジスタ
の２倍の長さの１個のレジスタに対にした（直列の）系
列の形で記憶させてもよい。
減算のための各入力電荷に関して１つのＣＣＤシフトレ
ジスタを使用する直列表現（直列モード）を本実施例及
びその説明で採用する。代数的な差Ｑｃ＝Ｑａ−Ｑｂを
取る事は電荷の対に対して次の演算が実行される事を要
求する。
これは、即ち、 に等しい。
式（１）と（３）とを比較するとＱｃは次式で表わされ
る。従つてＱａ及びＱｂの成分を選択的に加算すると差
Ｑｃが得られる。
しかしもし１Ｑｃ＋ｌを表わす和１Ｑａ＋Ｉ＋ＩＱｂ」
及び１Ｑｃ−１を表わす和１Ｑａ−１＋１Ｑｂ＋ｉの両
者が大きな値になれば、これらの和の電荷を保持するた
めに必要な記憶装置は望ましくない位に大きくなり、も
し差Ｑｃ＝１Ｑｃ＋１−１Ｑｃ−１が１Ｑｃ＋：及び１
Ｑｃ−１の大きな数値に比べて小さいならばそのような
差は正確に検出するのが困難になるであろう。差の計算
処理過程は１Ｑｃ＋ｌ又は１Ｑｃ−１のどちらかがゼロ
に等しくなるように設計されるのが好ましい。従つて、
α＝ＩＱｃ＋ｉ−０Ｑｃ〉０の時 （６）図面に描
かれた本発明の実施例はこの好ましい結果を有する減算
機能を与える。
第１の通常のＣＣＤシフトレジスタ１０は電極１２，１
４，１６，１８及び２０を持つ。第２の通常のＣＣＤシ
フトレジスタ３０は電極３２，３４，３６，３８及び４
０を持つ。シフトレジスタ１０は電荷１Ｑａ＋ｌ及び１
Ｑａ」を扱い、シフトレジスタ３０は電荷１Ｑｂ＋ｌ及
び１Ｑｂ］を扱う。値Ｑｂが第Ｑａから引かれる。通常
のＣＣＤではポテンシャル井戸２２が電極１２上の電圧
につつて作られ、ポテンシャル井戸２４が電極１６上の
電圧によつて作られ、ポテンシャル井戸２６が電極２０
上の電圧によつて作られる。電極１４及び１８に印加さ
れるクロック信号は通常の方式で電荷をポテンシャル井
戸からポテンシャル井戸へシフトさせる事を可能にする
。電極１２，１４，１６，１８及び２０に加えられるバ
イアス及びクロック電圧源は図示していない。これは電
荷転送シフトレジスタは周知だからである。ポテンシャ
ル井戸の間の電荷移動を含むＣＣＤの動作原理及び構造
の完全な説明がＡｃａｄｅｍｉＯＰｒｅｓｓＮ．Ｙ．、
１９７５年７月刊行のＣａｒｌＯＨ．Ｓｅｑリｎ及びＭ
ｉｃｈａｅｌＦ．Ｔｃｍｐｓｅｔｔ共著℃ＨａｒｇｅＴ
ｒａｎｓｆｅｒＤｅｖｉｃｅｓ′３に記載されている。
第１図の実施例でシフトレジスタ１０は入力電荷量Ｑａ
に起源を持つ電荷１Ｑａ＋Ｉ及びＩＱａ−１を記憶し処
理する。
シフトレジスタ３０は入力電荷量Ｑｂに起源を持つ電荷
１Ｑｂ＋ｌ及び１ＱｂＮを記）憶し処理する。従つて第
１図の実施例は元の電荷量Ｑａから成分対１Ｑａ＋ｌ及
び１Ｑａ−１を及び電荷量Ｑｂから成分量Ｑｂから成分
対１Ｑｂ＋ｌ及び１Ｑｂ−１を与えるための手段及び技
術を前提にしている。元の電荷量ＱａからＩＱａ＋Ｉ及
び１Ｑａ−１等７の空間的に分離した電荷を得る多くの
方法がある。例えば本発明の電荷減算回路の典型的な応
用は、ＢｒＯｄｅｒｓｅｎ他の６６Ａ５００−Ｓｔａｇ
ｅＣＣＤＴｒａｎｓｖｅｒｓａｌＦｉｌｔｅｒｆＯｒＳ
ｐｅｃｔｒａＩＡｎａＩｙｓｉｓ―ＩＥＥＥＴｒａｎｓ
ａｃｔｉＯｎｓＯｎＥｌｅｃｔｒＯｎＤｅｖｉｃｅｓｌ
Ｆｅｂ．ｌ９７ｅＰ．ｐｐ．ｌ４３〜１５２に記載され
た型のＣＣＤ分割（Ｓｐｌｌｔ）電極トランスバーサル
●フィルタの出力から得られた代数値に対する一連の信
号処理動作である。第３図に示されたそのような典型的
な分割電極フィルタ構成は２つの位相４（φ４）クロッ
ク線を含む。これらのクロック線は共通に接続された一
連のゲート電極である。クロック線φ４＋及びφ，−は
各々分割電極の「正」及び「負」の側へ接続される。分
割電極の「正」部分の下に生じる電荷は１Ｑａ＋ｌと考
えられ、分割電極の「負」部分の下に生じる電荷はＩＱ
ａ−１と考えられる。ＢｒＯｄｅｒｓｅｎの文献に示さ
れるようにφ４＋及びφ４−のクロック線を電圧差動増
幅器に接続せずに、クロックは各々米国特許第４０４７
０５１号に示されるような電荷複製回路７０に接続され
る。
分割電極フィルタ及び電荷複製回路７０の組合せは第３
図に示されている。分割電極フィルタ及び２つの電荷複
製回路の組合せを用いると、電荷が「正」分割電極下の
ポテンシャル井戸に移動する時、電荷１Ｑａ＋ｌが対応
する複製器の出力井戸の中に複製される。同様に電荷が
「負」の分割電極下のポテンシャル井戸の中に移動する
時、電荷１ＱａＮが複製器の出力井戸の中に複製される
。このようにしてトランスバーサル●フィルタ出力Ｑａ
の「正」及び「負」成分を含むように（直列式に）設計
されたポテンシャル井戸の中に２つの電荷１Ｑａ＋ｌ及
びＩＱａＮが創生される。この電荷の対１Ｑａ＋Ｉ及び
ＩＱａ」は次に第１図のシフトレジスタ１０へ転送され
る。同様の方式で第２のトランスバーサル・フィルタが
電荷量Ｑｂを処理し、その分割電極に２つの電荷対１Ｑ
ｂ＋ｌ及び１Ｑｂ−］を与える。
これは２つの電荷複製回路と組合されて電荷対１Ｑｂ＋
Ｉ及び１Ｑｂ−１を第１図のシフトレジスタ３０にシフ
．トさせる。以上は差を取るべき２つの電荷量Ｑａ及び
Ｑｂをシフトレジスタ１０及び３０中の２対の空間的に
分離された電荷のかたまり１Ｑａ＋１１１Ｑａ−１及び
１Ｑｂ＋１．．１Ｑｂ−１の形に形成する方法の１例で
ある。シフトレジスタ１０の電極１６及びシフトレジス
タ３０の電極３６は共通のソース・ノード４２に接続さ
れる。
電界効果トランジスタ４４がソース・ノード４２と大地
電位の間に接続され、スイッチとして機能する。ソース
・ノード４２は出力・シフトレジスタの入力ダイオード
５２へも接続される。シフトレジスタ５０の入力ダイオ
ード５２はシフトレジスタ５０のＰ型シリコン基板中の
ｎ型拡散領域である。電荷はノード４２の電位及び入力
ダイオードの動作によつてシフトレジスタ５０のポテン
シャル井戸５４に転送される。この方式はＴＯｍｐｓｅ
ｔｔ他の６６Ｕｓｅ０ｆＣｈａｒｇｅ−ＣＯｕｐｌｅｄ
ＤｅｖｉｃｅｓｆＯｒＤｅｌａｙｉｎｇＡｒｌａｌＯｇ
Ｓｉｇｎａｌｓ５３、ＩＥＥＥＪ．ＳＯｌｌｄＳｔａｔ
ｅＣｉｒｃｕｉｔｓｌ■０１．ＳＣ−８（Ａｐｒ．ｌ９
７３）、ＰＰ．ｌ５ｌ〜１５７に述べられた技術と類似
しているが同一ではない。ポテンシャル井戸５４は電極
５６上の信号によつて作られ、転送電極５８及び６０に
よつて電荷がポテンシャル井戸５４へ及びポテンシャル
井戸５４から転送される。ソース・ノード４２に接続さ
れているように図示されるキャパシタ６２は回路負荷キ
ャパシタＣＬを表わす。第１図の実施例がポテンシャル
井戸５４に差の電荷量を発生させる方式は以下の通りて
ある。
シフトレジスタ１０及び３０の電極１６及び３６の下の
ポテンシャル井戸の中に電荷が存在しない場合、ＦＥＴ
４４は「オン」にゲートされ、電極１６及び３６、ノー
ド４２並びにシフトレジスタ５０の拡張領域５２に大地
電位を加える。次にＦＥＴ４４は「オフ」にゲートされ
、ノード４２及びそれに接続された点を「フローティン
グ」状態にする。シフトレジスタ５０のゲート５８はあ
る中間的な基準電圧Ｖｘ＋Ｖｔｈにバイアスされる。■
５はゲートに関するしきい電圧降下であり、■ｏはシフ
トレジスタ５０に加えられる最大クロック電圧と大地電
位との間のある電圧である。■ｏは典型的には最大電圧
と大地電位の中点に近いであろう。次の動作ステップで
過剰な電荷が拡散領域５２からゲート５８のチャネルを
経て隣接するポテンシャル井戸５４に引き出される。
ポテンシャル井戸５４は隣接するゲート及び拡散領域（
図示せず）によつて既知の方法で「空」に保たれていて
もよい。そのような隣接ゲート及び拡散領域は米国特許
第４０３５６６７号に示されている。前節で説明した手
段によつて拡散領域５２及びそれに関係のあるフローテ
ィング点１６、３６及び４２は電圧レベルＶＯに引き寄
せられ、そのためシフトレジスタ１０及び３０の電極１
６及び３６の下に空のポテンシャル井戸を形成する。次
に電荷１Ｑａ−１をゲート１６の下のポテンシャル井戸
にシフトし、、電荷１Ｑｂ＋ｌをゲート３６の下の井戸
の中にシフトする事ができる。このシフト動作中拡散領
域５２は、シフトレジスタ５０のゲート５８に加えられ
る電圧Ｖｘ＋■ｏ及び図示されていない隣接したゲート
及び拡散領域による空の井戸５４の維持によつて電圧Ｖ
ｘに保たれている。ＦＥＴ４４を大地電位に接続する代
わりにそれを■ｏに近いがそれより低い電圧に接続する
事もできる。
この事は、上述のステップで説明した準備動作中に各井
戸の中に電荷１Ｑａ−１及び１Ｑｂ＋ｌが既に存在でき
るように常時ゲート１６及び３６の下の井戸を維持する
。動作の次の部分は、隣接ゲート（図示せず）を「オフ
」モードにする事によつて空のポテンシャル井戸５４を
隣接拡散領域（図示せず）から分離する事で開始する。
次に電荷１ＱａＮ及び１Ｑｂ＋Ｉが各電極１６及び３６
の下のポテンシャル井戸から手き出される。
これは電極２０及び４０に■。よりもかなり大きな電圧
を加え次にゲート電極１８及び３８を「オン」及び「オ
フ」にゲートする事により行なわれる。この動作ステッ
プはノード４２のフローティング電位を第２Ａ図及び第
２Ｂ図に矢印１ＱａＮ及び１Ｑａ＋ｌによつて示される
ように増加させる。電荷１Ｑａ＋Ｉ及び１Ｑｂ−１がゲ
ート１２及び３２の下のポテンシャル井戸に各々クロッ
クされたならば、これらの電荷は電極１４及び３４を高
即ち「オン」にゲートし、電極１２及び３２を大地電位
に戻し、次に電極１４及び３４を低即ち「オフ」にゲー
トする事によつて各々ゲート１６及び３６の下のポテン
シャル井戸に転送する事ができる。
このステップは第２Ａ図及び第２Ｂ図に矢印ＩＱａ＋ｌ
及び１ＱａＮで示される電圧変化を発生する。第２Ａ図
に示されるようにもしノード４２の電圧がレベル■ｏよ
りも低くなるならば、電荷１Ｑｃ＋Ｉは拡散領域５２か
ら井戸５４に流れノード４２の電圧レベルは元の値ＶＯ
に戻る。
初期の値Ｖｘへのノード電圧の復帰は負荷キャパシタ６
２による非線型のエラーの除去を保証する。もしαく０
ならば、ゲート５８の下のチャネル及び拡散領域５２の
整流特性により電荷は流れない。この時点でもしＱｃ≧
０ならば電荷１Ｑｃ＋ｌが井戸５４に発生し、もしＱｃ
＜．Ｏならば全く電荷は発生しない。井戸５４の電荷は
次に１Ｑｃ＋ｌを示す位置にシフトされ、次に井戸５４
にＩＱｃ−１を発生するための過程が反復される。即ち
ノード４２の電圧をＶｘにセットし、ゲート１６及び３
６の下の井戸から電荷１Ｑａ＋Ｉ及びＩＱｂ−１の各々
を引出し、電荷１Ｑａ−１及び１Ｑｂ＋ｌをゲート１６
及び３６の下の各ポテンシャル井戸にシフトする。その
結探Ｑｃ≧０の場合第２Ｃ図に示されるようにノード電
圧４２が変化しＱｃ＜．０の場合第２Ｄ図に示されるよ
うにノード電圧４２が変化する。１Ｑｃ−１が発生する
と、それはＱｃの負成分を示す位置へシフトされる。
このようにして減算動作が完了し、Ｑａ−Ｑｂ＝α＝１
Ｑｃ＋ｌ−１Ｑｃ−１が作られ、所望のように１Ｑｃ＋
Ｉ＝０又は１Ｑｃ一１＝０のいずれかになる。第１図で
は２チャネル構造を説明したが本発明の技術思想を用い
れば当業者が３又は４以上のチャネルのデバイスを作り
得る事も理解されるべきである。
【図面の簡単な説明】
第１図は２つのＣＣＤ入力シフトレジスタがフローティ
ング・ゲート電極及び共通ノードを経て出力ＣＣＤシフ
トレジスタに結合された電荷差回）路の実施例の図、第
２Ａ図乃至第２Ｄ図は第１図の回路の動作を説明する時
に有用な波形の図、第３図は第１図に示される構造中に
電荷のかたまりを導入するための従来技術の説明図であ
る。 １０，３０・・・・・・入力ＣＣＤｌ５Ｏ・・・・・・
出力）ＣＣＤｌｌ２〜２０、３２〜４０、５８〜６０・
・・・・電極、２２〜２６、５４・・・・・・ポテンシ
ャル井戸、４４・・・・・・ＦＥＴｌ５２・・・・・・
入力ダイオード、６２・・・・・・負荷キャパシタンス
。

Claims (1)

    【特許請求の範囲】
  1. １ 電荷の量Ｑａ及びＱｂの値の代数的差を表わす電荷
    の量Ｑｃを発生するための電荷転送装置減算回路であつ
    て、上記電荷量ＱａをＱａ＝｜Ｑａ＾＋｜−｜Ｑａ＾−
    ｜として表わす離散的な電荷のかたまりの第１の対｜Ｑ
    ａ＾＋｜及び｜Ｑａ＾−｜並びに上記電荷量ＱｂをＱｂ
    ＝｜Ｑｂ＾＋｜−｜Ｑｂ＾−｜として表わす離散的な電
    荷のかたまりの第２の対｜Ｑｂ＾＋｜及び｜Ｑｂ＾−｜
    を発生させる手段と、上記第１の対を保持する第１の電
    荷転送シフトレジスタ、上記第２の対を保持する第２の
    電荷転送シフトレジスタ、並びに上記ＱｃをＱｃ＝｜Ｑ
    ｃ＾＋｜−｜Ｑｃ＾−｜として表わす電荷のかたまりの
    対｜Ｑｃ＾＋｜及び｜Ｑｃ＾−｜を保持する第３の電荷
    転送シフトレジスタと、上記第１及び第２の電荷転送シ
    フトレジスタの電極、並びに上記第３の電荷転送シフト
    レジスタの入力拡散領域に接続された共通ノードとを有
    し、上記第１及び第２のシフトレジスタの上記共通ノー
    ドに接続された電極の下のポテンシャル井戸から上記電
    荷のかたまり｜Ｑａ＾−｜及び｜Ｑｂ＾＋｜を送り出し
    、上記電荷のかたまり｜Ｑａ＾＋｜及び｜Ｑｂ＾−｜を
    上記ポテンシャル井戸に送り込み、その結果生じる上記
    共通ノードの電圧変化から上記第３のシフトレジスタに
    上記｜Ｑｃ＾＋｜を発生させ、上記ポテンシャル井戸か
    ら｜Ｑａ＾＋｜及び｜Ｑｂ＾−｜を送り出し、上記ポテ
    ンシャル井戸へ｜Ｑａ＾−｜及び｜Ｑｂ＾＋｜を送り込
    み、その結果生じる上記共通ノードの電圧変化から上記
    第３のシフトレジスタに上記｜Ｑｃ＾−｜を発生させる
    電荷転送装置減算回路。
JP55003708A 1979-03-09 1980-01-18 電荷転送装置減算回路 Expired JPS6057611B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/019,211 US4239983A (en) 1979-03-09 1979-03-09 Non-destructive charge transfer device differencing circuit
US19211 1979-03-09

Publications (2)

Publication Number Publication Date
JPS55121575A JPS55121575A (en) 1980-09-18
JPS6057611B2 true JPS6057611B2 (ja) 1985-12-16

Family

ID=21792013

Family Applications (1)

Application Number Title Priority Date Filing Date
JP55003708A Expired JPS6057611B2 (ja) 1979-03-09 1980-01-18 電荷転送装置減算回路

Country Status (5)

Country Link
US (1) US4239983A (ja)
EP (1) EP0015446B1 (ja)
JP (1) JPS6057611B2 (ja)
DE (1) DE3061715D1 (ja)
IT (1) IT1148758B (ja)

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