JPS605010B2 - ｍ／ｎ検査回路方式 - Google Patents
ｍ／ｎ検査回路方式Info
- Publication number
- JPS605010B2 JPS605010B2 JP52107937A JP10793777A JPS605010B2 JP S605010 B2 JPS605010 B2 JP S605010B2 JP 52107937 A JP52107937 A JP 52107937A JP 10793777 A JP10793777 A JP 10793777A JP S605010 B2 JPS605010 B2 JP S605010B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- drive
- current
- memory
- primary winding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
本発明はｎ（ｎは２以上の自然数）個の駆動回路のうち
ｍ（ｍは０を含むｎ以下の自然数）個が動作したことを
確認するためのｍ／ｎ検査回路方式に関する。
ｍ（ｍは０を含むｎ以下の自然数）個が動作したことを
確認するためのｍ／ｎ検査回路方式に関する。
従来、この種の検査回路はｎ個の駆動回路の出力端子の
電圧差動検出により行なっているが、これを１／ｎ検査
回路を示した第１図を参照して説明する。
電圧差動検出により行なっているが、これを１／ｎ検査
回路を示した第１図を参照して説明する。
第１図において駆動回路ＤＶｏ〜ＤＶｎ‐，からそれぞ
れの負荷への駆動線２〜ｎ十１をもそれぞれダイオード
及び抵抗を介して１／ｎ検査回路１に引込み、電圧差敷
検出によりｎ個の駆動回路Ｄへ〜ＤＶｎ‐，のうちすべ
てオフであること及び２個以上が動作していることを確
認することにより１／ｎ検出を行なっている。
れの負荷への駆動線２〜ｎ十１をもそれぞれダイオード
及び抵抗を介して１／ｎ検査回路１に引込み、電圧差敷
検出によりｎ個の駆動回路Ｄへ〜ＤＶｎ‐，のうちすべ
てオフであること及び２個以上が動作していることを確
認することにより１／ｎ検出を行なっている。
しかし、この検出は駆動回路の出力端子電圧レベルで行
なわれているためいずれか１個の駆動回路のみが動作し
ている場合に検査回路１は出力が“０”となり１／ｎ検
出を行なうが、実際には負荷側へ駆動電流が供給された
かどうかを判断するのは困難である。したがって、駆動
線のパス検査が必要となり、これは負荷側を経由して電
圧レベルを検出することにより行なっているが、負荷側
の抵抗値のバラッキ、電源電圧の変動等により十分な精
度の検査が期待できないという欠点があった。本発明の
目的は各駆動回路の出力を電流レベルで検出し得るよう
にすることにより、駆動線のパス検査をも兼ねることが
可能なｍ／ｎ検査方式を提供することである。
なわれているためいずれか１個の駆動回路のみが動作し
ている場合に検査回路１は出力が“０”となり１／ｎ検
出を行なうが、実際には負荷側へ駆動電流が供給された
かどうかを判断するのは困難である。したがって、駆動
線のパス検査が必要となり、これは負荷側を経由して電
圧レベルを検出することにより行なっているが、負荷側
の抵抗値のバラッキ、電源電圧の変動等により十分な精
度の検査が期待できないという欠点があった。本発明の
目的は各駆動回路の出力を電流レベルで検出し得るよう
にすることにより、駆動線のパス検査をも兼ねることが
可能なｍ／ｎ検査方式を提供することである。
本発明によれば、各駆動回路の出力を電流レベルで検出
する手段として、一次巻線及び二値しベルの信号を出力
する二次巻線の他に第３の巻線を有するｎ個のパルスト
ランスと、読出専用メモリから成り２ｎビットの記憶容
量を有する記憶回路とを含み、前記パルストランスはそ
れぞれ前記駆動回路の一つと該駆動回路に接続されるべ
き負荷との間に一次巻線が接続されて該一次巻線に流れ
る電流で飽和状態となるようにされており、また、前記
記憶回路の各ビットにはｎ個の２進符号から成るアドレ
スがそれぞれ割当てられていると共に“０”の数をｍ個
含むアドレスが割当てられたビットには２進符号の一方
の値が、残りのビットには他方の値がそれぞれ記憶され
ており、前記パルストランスの第３の巻線のそれぞれに
あらかじめ定められたタイミングで電流を供給すると共
に該電流供給のタイミングに同期して前記記憶回路への
議出しを行ない、前記記憶回路へのアドレスデータとし
て前記二次巻線からのｎ個の二値しベルの信号を用いる
ことにより前記記憶回路からの読出内容でｍ／ｎ検査を
行なうようにしたｍ／ｎ検査方式が得られる。以下、本
発明の一実施例を説明する。
する手段として、一次巻線及び二値しベルの信号を出力
する二次巻線の他に第３の巻線を有するｎ個のパルスト
ランスと、読出専用メモリから成り２ｎビットの記憶容
量を有する記憶回路とを含み、前記パルストランスはそ
れぞれ前記駆動回路の一つと該駆動回路に接続されるべ
き負荷との間に一次巻線が接続されて該一次巻線に流れ
る電流で飽和状態となるようにされており、また、前記
記憶回路の各ビットにはｎ個の２進符号から成るアドレ
スがそれぞれ割当てられていると共に“０”の数をｍ個
含むアドレスが割当てられたビットには２進符号の一方
の値が、残りのビットには他方の値がそれぞれ記憶され
ており、前記パルストランスの第３の巻線のそれぞれに
あらかじめ定められたタイミングで電流を供給すると共
に該電流供給のタイミングに同期して前記記憶回路への
議出しを行ない、前記記憶回路へのアドレスデータとし
て前記二次巻線からのｎ個の二値しベルの信号を用いる
ことにより前記記憶回路からの読出内容でｍ／ｎ検査を
行なうようにしたｍ／ｎ検査方式が得られる。以下、本
発明の一実施例を説明する。
第２図は本発明によるｍ／ｎ検査回路の一実施例を示し
たブロック図であり、ｎ個の駆動回路ＤＶｏ〜ＤＶｎ‐
，とこれら駆動回路のそれぞれに接続される負荷Ｌｏ〜
Ｌｎ‐，との間にはそれぞれ、パルストランスＰＴｏ〜
ＰＴｎ‐，の一次巻線が接続され、パルストランスの二
次側はそれぞれ謙出専用メモリより成る記憶回路ＲＯＭ
に接続されている。
たブロック図であり、ｎ個の駆動回路ＤＶｏ〜ＤＶｎ‐
，とこれら駆動回路のそれぞれに接続される負荷Ｌｏ〜
Ｌｎ‐，との間にはそれぞれ、パルストランスＰＴｏ〜
ＰＴｎ‐，の一次巻線が接続され、パルストランスの二
次側はそれぞれ謙出専用メモリより成る記憶回路ＲＯＭ
に接続されている。
パルストランスＰＴｏ〜ＰＴｎ‐，はそれぞれ対応する
負荷に駆動電流が供給されているかどうかを検出し、こ
の検出結果を二次巻線から二値しベルの信号で出力する
。また、記憶回路ＲＯＭではパルストランスＰＴ〜ＰＴ
ｎ−，の各二次巻線からのｎ個の二値しベルの信号でｎ
個の駆動回路のうちｍ個が駆動されているかどうかをチ
ェックしてこの結果を出力する。このような機能を備え
たパルストランス及び記憶回路を順に説明する。
負荷に駆動電流が供給されているかどうかを検出し、こ
の検出結果を二次巻線から二値しベルの信号で出力する
。また、記憶回路ＲＯＭではパルストランスＰＴ〜ＰＴ
ｎ−，の各二次巻線からのｎ個の二値しベルの信号でｎ
個の駆動回路のうちｍ個が駆動されているかどうかをチ
ェックしてこの結果を出力する。このような機能を備え
たパルストランス及び記憶回路を順に説明する。
まず、パルストランスは第３図にその構成が示されてお
り、以下パルストランスＰＴｏについて第４図，第５図
をも参照して説明を行なう。
り、以下パルストランスＰＴｏについて第４図，第５図
をも参照して説明を行なう。
このトランスＰＴｏは一端Ｐｏｏが駆動回路ＤＶｏに、
他端Ｐｏ，が負荷−にそれぞれ接続される一次巻線ＮＯ
．と、一端が接続され他端が記憶回路ＲＯＭに接続され
る二次巻線Ｎｏ２と、一端がトランジスタＴｒを介して
検出駆動端子ＳＤＶに、他端が電源Ｖ３の十側にそれぞ
れ接続される巻線Ｎｏ３とから成り、一次巻線Ｎｏ．に
駆動電流が流れると正負のいずれでも飽和状態になるよ
うにされている。したがって、一次巻線ＮＯ．に第４ａ
図イのような駆動電流１，が端子Ｐｏ。から端子Ｐｏ，
に流れると、生ずる超磁力は一次巻線の巻線数をＮ，と
するとＮ，１，となり、第５図に示した起磁力−磁束特
性曲線において点ａから点ｂに変化する。この時、出力
端子Ｓｏからは磁束変化により第４ａ図ハのようなパル
スが出力されるが、この後、検出駆動端子ＳＤＶからト
ランジスタＴｒにベース電流を供給して動作状態とし、
これによって巻線Ｎｏ３に電源Ｖ３からの電続五２を流
してもパルストランスＰＴｏは飽和状態となっているた
め第５図において点ｂから点ｃに移動するだけで磁束に
変化は無く超磁力Ｎ３１２（巻線Ｎｏ３の巻線数をＮ３
とする）によっては二次巻線Ｎｏ２からパルスは出力さ
れず、電薪五２が遮断された時も同様（第５図では点ｃ
から点ｂに移動）である。更に、駆動電流１，が途絶え
ると第５図において点ｂから点ａに変化し、この時出力
端子Ｓｏからパルスが出力される。次に、一次巻線ＮＯ
．に電流が流れていない時第４ｂ図口のように、巻線Ｎ
のに検出駆動電流らを供給すると、生ずる起磁力Ｎ３１
２により磁束が変化するので出力端子Ｓｏからは第４ｂ
図ハのようにパルスが出力される。
他端Ｐｏ，が負荷−にそれぞれ接続される一次巻線ＮＯ
．と、一端が接続され他端が記憶回路ＲＯＭに接続され
る二次巻線Ｎｏ２と、一端がトランジスタＴｒを介して
検出駆動端子ＳＤＶに、他端が電源Ｖ３の十側にそれぞ
れ接続される巻線Ｎｏ３とから成り、一次巻線Ｎｏ．に
駆動電流が流れると正負のいずれでも飽和状態になるよ
うにされている。したがって、一次巻線ＮＯ．に第４ａ
図イのような駆動電流１，が端子Ｐｏ。から端子Ｐｏ，
に流れると、生ずる超磁力は一次巻線の巻線数をＮ，と
するとＮ，１，となり、第５図に示した起磁力−磁束特
性曲線において点ａから点ｂに変化する。この時、出力
端子Ｓｏからは磁束変化により第４ａ図ハのようなパル
スが出力されるが、この後、検出駆動端子ＳＤＶからト
ランジスタＴｒにベース電流を供給して動作状態とし、
これによって巻線Ｎｏ３に電源Ｖ３からの電続五２を流
してもパルストランスＰＴｏは飽和状態となっているた
め第５図において点ｂから点ｃに移動するだけで磁束に
変化は無く超磁力Ｎ３１２（巻線Ｎｏ３の巻線数をＮ３
とする）によっては二次巻線Ｎｏ２からパルスは出力さ
れず、電薪五２が遮断された時も同様（第５図では点ｃ
から点ｂに移動）である。更に、駆動電流１，が途絶え
ると第５図において点ｂから点ａに変化し、この時出力
端子Ｓｏからパルスが出力される。次に、一次巻線ＮＯ
．に電流が流れていない時第４ｂ図口のように、巻線Ｎ
のに検出駆動電流らを供給すると、生ずる起磁力Ｎ３１
２により磁束が変化するので出力端子Ｓｏからは第４ｂ
図ハのようにパルスが出力される。
また、一次巻線ＮＯ．に第４ｃ図イのような電流一１，
が流れる時は、生ずる起磁力は一ＮＩｌ，となるが、第
５図において点ａから点ｅに変化するようにされており
、この時出力端子Ｓｏからは磁束変化により第４ｃ図ハ
のようにパルス出力される。しかし、この後巻線Ｎ対こ
電流１２を流しても第５図において点ｅから点ｄに移動
するだけでパルストランスＰＴｏは飽和状態を維持する
ようにされているので出力端子Ｓの）らパルスは出力さ
れず、電流−１，が遮断された時起磁力が０となりこの
時出力端子Ｓｏからパルスが出力される。このように、
検出駆動電流らを供給した時出力端子Ｓｏからパルスが
出力されるのは一次巻線ＮＯ．に駆動電流が流れていな
い時だけであり、これによって一次巻線ＮＯ．に駆動電
流が流れているかどうかを知ることができ、他のパルス
トランスについても同様にしてそれぞれの巻線Ｎ，３〜
Ｎ（ｎ‐，）３に同時に検出駆動電流１２を供給するこ
とにより、出力端子Ｓ，〜Ｓｎ‐，からのパルスの有無
で知ることが可能となる。
が流れる時は、生ずる起磁力は一ＮＩｌ，となるが、第
５図において点ａから点ｅに変化するようにされており
、この時出力端子Ｓｏからは磁束変化により第４ｃ図ハ
のようにパルス出力される。しかし、この後巻線Ｎ対こ
電流１２を流しても第５図において点ｅから点ｄに移動
するだけでパルストランスＰＴｏは飽和状態を維持する
ようにされているので出力端子Ｓの）らパルスは出力さ
れず、電流−１，が遮断された時起磁力が０となりこの
時出力端子Ｓｏからパルスが出力される。このように、
検出駆動電流らを供給した時出力端子Ｓｏからパルスが
出力されるのは一次巻線ＮＯ．に駆動電流が流れていな
い時だけであり、これによって一次巻線ＮＯ．に駆動電
流が流れているかどうかを知ることができ、他のパルス
トランスについても同様にしてそれぞれの巻線Ｎ，３〜
Ｎ（ｎ‐，）３に同時に検出駆動電流１２を供給するこ
とにより、出力端子Ｓ，〜Ｓｎ‐，からのパルスの有無
で知ることが可能となる。
また、これは各駆動線のパス検査も兼ねることになる。
さて、検出駆動電流１２供給時における出力端子Ｓｏ〜
ＳＭからのパルスの有無でｎ個の駆動回路のうちｍ個が
動作しているかどうかを検出するには記憶回路ＲＯＭに
より行なうが、これを第６図及び第７図を参照して説明
する。
さて、検出駆動電流１２供給時における出力端子Ｓｏ〜
ＳＭからのパルスの有無でｎ個の駆動回路のうちｍ個が
動作しているかどうかを検出するには記憶回路ＲＯＭに
より行なうが、これを第６図及び第７図を参照して説明
する。
第６図は記憶回路ＲＯＭの概略図であり、この記憶回路
ＲＯＭは２ｎビットの記憶容量を有し、各ビットにはｎ
個の２進符号から成るアドレスが割当てられている。
ＲＯＭは２ｎビットの記憶容量を有し、各ビットにはｎ
個の２進符号から成るアドレスが割当てられている。
すなわち、入力端子Ａｏ〜Ａｎ‐，がそれぞれパルスト
ランスＰＴｏ〜ＰＴｎ‐，の出力端子Ｓｏ〜Ｓｎ‐，に
接続されていることにより、各パルストランスの出力端
子Ｓｏ〜Ｓｎ‐，からのパルスの有無を“１”，“０”
としてｎ個の２進符号から成るアドレス入力をつくるよ
うにしており、このアドレス入力によるアドレスへの読
出し‘ま第４図に記号二で示したように検出駆動電流の
供給周期に同期したパルスを記憶回路ＲＯＭの様子Ｇに
供給して謙出パルスとして利用することにより行なわれ
る。また、記憶回路ＲＯＭの各ビットには割当てられた
アドレスデータに含まれる“０”又は“１”の数により
“０”又は“１”が記憶されている。すなわち、本実施
例においては記憶回路ＲＯＭへ議出しを行なった時のア
ドレスデータに“０”が１個含まれていれば、この時点
においてｎ個の駆動回路のうち１個が動作していること
を示すので、ｎ個の駆動回路のうちｍ個が動作している
ことを検出するにはアドレスデータの中に“０”がｍ個
含まれていることを検出すればよい。したがって、ｍ／
ｎ検出の場合２ｎビットのそれぞれに対し、“０”がｍ
個含まれるアドレスが割当てられたすべてのビットには
それぞれ“１”（または“０”）を、残りのビットには
それぞれ“０”（または“１”）をあらかじめ記憶させ
ておくことにより、読出データが“１”か“０”かでｍ
／ｎ検出ができることになる。第７図は３個の駆動回路
のうち２個が動作していることを検出する場合の８ビッ
トの記憶容量を有する記憶回路におけるアドレスデータ
と各ビットの記憶内容との関係を示した図である。
ランスＰＴｏ〜ＰＴｎ‐，の出力端子Ｓｏ〜Ｓｎ‐，に
接続されていることにより、各パルストランスの出力端
子Ｓｏ〜Ｓｎ‐，からのパルスの有無を“１”，“０”
としてｎ個の２進符号から成るアドレス入力をつくるよ
うにしており、このアドレス入力によるアドレスへの読
出し‘ま第４図に記号二で示したように検出駆動電流の
供給周期に同期したパルスを記憶回路ＲＯＭの様子Ｇに
供給して謙出パルスとして利用することにより行なわれ
る。また、記憶回路ＲＯＭの各ビットには割当てられた
アドレスデータに含まれる“０”又は“１”の数により
“０”又は“１”が記憶されている。すなわち、本実施
例においては記憶回路ＲＯＭへ議出しを行なった時のア
ドレスデータに“０”が１個含まれていれば、この時点
においてｎ個の駆動回路のうち１個が動作していること
を示すので、ｎ個の駆動回路のうちｍ個が動作している
ことを検出するにはアドレスデータの中に“０”がｍ個
含まれていることを検出すればよい。したがって、ｍ／
ｎ検出の場合２ｎビットのそれぞれに対し、“０”がｍ
個含まれるアドレスが割当てられたすべてのビットには
それぞれ“１”（または“０”）を、残りのビットには
それぞれ“０”（または“１”）をあらかじめ記憶させ
ておくことにより、読出データが“１”か“０”かでｍ
／ｎ検出ができることになる。第７図は３個の駆動回路
のうち２個が動作していることを検出する場合の８ビッ
トの記憶容量を有する記憶回路におけるアドレスデータ
と各ビットの記憶内容との関係を示した図である。
この図から明らかなように、“０”を２個含むアドレス
が割当てられたビットには“１”を記憶させておき、こ
れら以外のビットには“０”を記憶させておくことによ
り、読出時点において３個のうちいずれか２個の駆動回
路が動作していれば記憶回路からの読出データは常に“
１”となり、２／３検出が行なわれる。
が割当てられたビットには“１”を記憶させておき、こ
れら以外のビットには“０”を記憶させておくことによ
り、読出時点において３個のうちいずれか２個の駆動回
路が動作していれば記憶回路からの読出データは常に“
１”となり、２／３検出が行なわれる。
同様にして、０／３検出を行なう場合には“１”が３個
のアドレスを割当てられたビットに“１”を記憶させて
おけばよい。
のアドレスを割当てられたビットに“１”を記憶させて
おけばよい。
このように、ｍの値に応じて記憶回路の各ビットの記憶
内容を変えるようにすることにより、従来例のように検
出回路全体を変えることなく０／ｎからｎ／ｎまでの検
出が容易に行なえることになる。
内容を変えるようにすることにより、従来例のように検
出回路全体を変えることなく０／ｎからｎ／ｎまでの検
出が容易に行なえることになる。
以上、説明してきたように本発明によれば、各駆動回路
の出力をパルストランスにより電流レベルで検出し、ｍ
／ｎ検出を読出専用メモリから成る記憶回路を利用して
行なうようにしたことにより、駆動回路と負荷とを結ぶ
駆動線のパス検査をも兼ねたｍ／ｎ検査回路を容易に設
計可能にし、同一駆動線における両方向の駆動電流の検
出も行なうことができる。
の出力をパルストランスにより電流レベルで検出し、ｍ
／ｎ検出を読出専用メモリから成る記憶回路を利用して
行なうようにしたことにより、駆動回路と負荷とを結ぶ
駆動線のパス検査をも兼ねたｍ／ｎ検査回路を容易に設
計可能にし、同一駆動線における両方向の駆動電流の検
出も行なうことができる。
第１図は従来の１／ｎ検査回路の構成を示した図、第２
図は本発明の一実施例の構成を示したブロック図で、第
３図は第２図中のパルストランスＰＴ部分を示した回路
図、第４ａ，ｂ，ｃ図はパルストランス部における入出
力波形図で、第５図はパルストランスの磁０特性図、第
６図は記憶回路ＲＯＭの概略図で、第７図は２／３検出
を行なう場合の記憶回路におけるアドレス入力と記憶内
客との関係を示した図である。 図面の主な参照符号は次の通り。 １：１／ｎ検出回路、ＤＶｏ〜ＤＶｎ‐，：駆動回路、
Ｌ〜Ｌｎ‐，：負荷、ＰＴｏ〜ＰＬ‐，：パルストラン
ス、ＲＯＭ：記憶回路。 精１図 精２図 第３図 精４ｏ図 精４ｂ図 第４ｃ図 精５図 精６図 猪フ図
図は本発明の一実施例の構成を示したブロック図で、第
３図は第２図中のパルストランスＰＴ部分を示した回路
図、第４ａ，ｂ，ｃ図はパルストランス部における入出
力波形図で、第５図はパルストランスの磁０特性図、第
６図は記憶回路ＲＯＭの概略図で、第７図は２／３検出
を行なう場合の記憶回路におけるアドレス入力と記憶内
客との関係を示した図である。 図面の主な参照符号は次の通り。 １：１／ｎ検出回路、ＤＶｏ〜ＤＶｎ‐，：駆動回路、
Ｌ〜Ｌｎ‐，：負荷、ＰＴｏ〜ＰＬ‐，：パルストラン
ス、ＲＯＭ：記憶回路。 精１図 精２図 第３図 精４ｏ図 精４ｂ図 第４ｃ図 精５図 精６図 猪フ図
Claims (1)
- １ ｎ（ｎは２以上の自然数）個の駆動回路のうちｍ（
ｍは０を含むｎ以下の自然数）個が動作していることを
検出するためのｍ／ｎ検査回路において、一次巻線及び
二値レベルの信号を出力する二次巻線の他に第３の巻線
を有するｎ個のパルストランスと、読出専用メモリから
成り２＾ｎビツトの記憶容量を有する記憶回路とを含み
、前記パルストランスはそれぞれ前記駆動回路の一つと
該駆動回路に接続されるべき負荷との間に一次巻線が接
続されて該一次巻線に流れる電流で飽和状態となるよう
にされており、また、前記記憶回路の各ビツトにはｎ個
の２進符号から成るアドレスがそれぞれ割当てられてい
ると共に“０”の数をｍ個含むアドレスが割当てられた
ビツトには２進符号の一方の値が、残りのビツトには他
方の値がそれぞれ記憶されており、前記パルストランス
の第３の巻線のそれぞれにあらかじめ定められたタイミ
ングで電流を供給すると共に該電流供給のタイミングに
同期して前記記憶回路への読出しを行ない、前記記憶回
路へのアドレスデータとして前記二次巻線からのｎ個の
二値レベルの信号を用いることにより前記記憶回路から
の読出内容でｍ／ｎ検査を行なうようにしたｍ／ｎ検査
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52107937A JPS605010B2 (ja) | 1977-09-09 | 1977-09-09 | ｍ／ｎ検査回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52107937A JPS605010B2 (ja) | 1977-09-09 | 1977-09-09 | ｍ／ｎ検査回路方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5441643A JPS5441643A (en) | 1979-04-03 |
| JPS605010B2 true JPS605010B2 (ja) | 1985-02-07 |
Family
ID=14471820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52107937A Expired JPS605010B2 (ja) | 1977-09-09 | 1977-09-09 | ｍ／ｎ検査回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605010B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61169906U (ja) * | 1985-04-11 | 1986-10-21 |
-
1977
- 1977-09-09 JP JP52107937A patent/JPS605010B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61169906U (ja) * | 1985-04-11 | 1986-10-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5441643A (en) | 1979-04-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3590370A (en) | Method and apparatus for detecting the open-circuit condition of a thermocouple by sending a pulse through the thermocouple and a reactive element in series | |
| US5343155A (en) | Fault detection and location system for power transmission and distribution lines | |
| JPS605010B2 (ja) | ｍ／ｎ検査回路方式 | |
| GB2076165A (en) | Programmable Wiring Tester | |
| US3646531A (en) | Magnetic core signal discrimination method | |
| US3226637A (en) | Digital code responsive automatic circuit and component tester having code selected series circuits | |
| USRE26572E (en) | Baldwin, jr | |
| US2959767A (en) | Device for indicating variations in coded information | |
| SU1758605A1 (ru) | Устройство дл проверки трехфазных обмоток электрических машин и трансформаторов | |
| GB2219408A (en) | Electrical voltage tester | |
| US3522592A (en) | Read-only magnetic memory | |
| SU1018062A1 (ru) | Устройство дл контрол монтажных схем | |
| SU1027650A1 (ru) | Устройство дл проверки трехфазных обмоток электрических машин и трансформаторов | |
| SU911381A1 (ru) | Устройство дл определени поврежденного участка линии электропередачи | |
| SU124705A1 (ru) | Способ записи и считывани двоичных чисел в запоминающих устройствах и запоминающее устройство дл осуществлени этого способа | |
| SU443412A1 (ru) | Полупосто нное запоминающее устройство | |
| JPS6220047A (ja) | 記憶素子 | |
| SU868651A1 (ru) | Устройство дл определени места замыкани на землю в силовой цепи посто нного тока | |
| SU647742A1 (ru) | Магнитное оперативное запоминающее устройство | |
| SU762035A1 (ru) | Логическое запоминающее устройство 1 | |
| JPH0329752Y2 (ja) | ||
| SU746525A1 (ru) | Устройство дл контрол магнитных матричных переключателей | |
| SU746523A1 (ru) | Устройство дл формировани программ контрол монтажа | |
| SU855542A1 (ru) | Устройство дл определени погрешностей трансформаторов тока в переходных режимах | |
| SU1108370A1 (ru) | Устройство дл автоматического контрол последовательных электрических цепей |