JPS6035690B2 - Address extension method - Google Patents
Address extension methodInfo
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- JPS6035690B2 JPS6035690B2 JP18219480A JP18219480A JPS6035690B2 JP S6035690 B2 JPS6035690 B2 JP S6035690B2 JP 18219480 A JP18219480 A JP 18219480A JP 18219480 A JP18219480 A JP 18219480A JP S6035690 B2 JPS6035690 B2 JP S6035690B2
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- address
- operand address
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/342—Extension of operand address space
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Description
【発明の詳細な説明】
本発明は、命令アドレスを指定するプログラム・カウン
夕と、オペラソド・アドレスを指定する複数のオペラン
ド・アドレス・レジスタを有するプロセッサにおいて、
ハードウェアを大幅に増加させることなくアドレス拡張
を行い得るようにしたアドレス拡張方式に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a processor having a program counter that specifies instruction addresses and a plurality of operand address registers that specify operand addresses.
This invention relates to an address extension method that allows address extension without significantly increasing hardware.
メモリを増設する場合にはアドレスを拡張しなければな
らないが、従来のアドレス拡張方式においてはプログラ
ム・カウンタやオペランド・アドレスを指定する各種レ
ジスタに拡張したアドレスに対応するビット数のレジス
タを増設している。プログラム・カウンタの拡張は１個
のレジスタを増設すれば済むが、オペランド・アドレス
を拡張するためには、各種のオペランド・アドレス・レ
ジスタ毎にレジスタを増設しなければならないので、従
来のアドレス拡張方式はハードウェアが増加するという
欠点を有している。本発明は、上記の欠点を除去するも
のであって、従来方式に比し少ないハードウェア量でア
ドレス拡張を行い得るようにしたアドレス拡張方式を提
供することを目的としている。When adding memory, the address must be expanded, but in the conventional address expansion method, a register with the number of bits corresponding to the expanded address is added to the various registers that specify the program counter and operand address. There is. To extend the program counter, you only need to add one register, but in order to extend the operand address, you must add a register for each type of operand address register, so the conventional address extension method has the disadvantage of increasing hardware. SUMMARY OF THE INVENTION The present invention aims to eliminate the above-mentioned drawbacks and to provide an address extension method that can perform address extension with a smaller amount of hardware than conventional methods.
そしてそのため、本発明のアドレス拡張方式は、命令の
メモリ・アドレスを指定するプログラム・カウンタと、
オペランド・アドレスを指定する複数種類のオペランド
・アドレス・レジスタとを備えるプロセッサにおいて、
上記プログラム・カウン夕で指定されるアドレスを拡張
する１個の拡張用プログラム・カウンタと、上記のオペ
ランド・アドレス・レジスタで指定されるアドレスを拡
張する１個の拡張用オペランド・アドレス・レジスタと
、上記拡張用プログラム・カウンタ又は上記拡張用オペ
ランド・アドレス・レジスタのいずれか一方を選択する
セレクタとを設けると共に、オペランド・アドレス・レ
ジスタを指定するオペランド部を有する命令語の中に拡
張部選択フラグを設け、この種の命令語が実行されると
き、命令語のオペランド指定部で指定されるオペランド
・アドレス・レジスタの内容を読出すと同時に拡張部選
択フラグで指定された拡張用プログラム・カウンタ又は
拡張用オペランド・アドレス・レジスタの内容を上記セ
レクタで選択し、上記オペランド・アドレス・レジス夕
から読出された内容と上記セレクタから出力される内容
とを結合し、これをオペランド・アドレスとすることを
特徴とするものである。以下、本発明を図面を参照しつ
つ説明する。Therefore, the address extension method of the present invention includes a program counter that specifies the memory address of an instruction;
In a processor equipped with multiple types of operand address registers that specify operand addresses,
one extension program counter that extends the address specified by the program counter; one extension operand address register that extends the address specified by the operand address register; A selector for selecting either the expansion program counter or the expansion operand address register is provided, and an expansion section selection flag is provided in the instruction word having an operand section that specifies the operand address register. When this kind of instruction word is executed, the content of the operand address register specified by the operand specification part of the instruction word is read out, and at the same time the expansion program counter or extension specified by the extension section selection flag is read. The content of the operand address register is selected by the selector, the content read from the operand address register and the content output from the selector are combined, and this is used as the operand address. That is. Hereinafter, the present invention will be explained with reference to the drawings.
第１図は本発明の概要を説明する図、第２図はプログラ
ムとオペランド・データの関係を示す図、第３図は本発
明の１実施例のブロック図、第４図は本発明によるオペ
ランド・アドレスの拡張を説明する図である。第１図に
おいて１一０はプログラム・カウンタ、１−１は拡張用
プログラム・カウンタ、２−０はオペランド・アドレス
・レジス夕群、２−１は拡張用オペランド・アドレス・
レジスタをそれぞれ示している。FIG. 1 is a diagram explaining an overview of the present invention, FIG. 2 is a diagram showing the relationship between a program and operand data, FIG. 3 is a block diagram of an embodiment of the present invention, and FIG. 4 is an operand diagram according to the present invention. - It is a diagram explaining address expansion. In FIG. 1, 1-0 is a program counter, 1-1 is an expansion program counter, 2-0 is an operand address register group, and 2-1 is an expansion operand address register.
Each register is shown.
第１図においてプログラム・カゥンタ１−０は１６ビッ
ト構成、拡張用プログラム・カウンタは４ビット構成、
オペランド・アドレス・レジスタ群を構成する各オペラ
ンド・アドレス・レジスタは１６ビット構成、拡張オペ
ランド・アドレス・レジスタ２−１は４ビット構成であ
る。 ‐第２図はプログラム領域と
オペランド・データの関係を示すものである。In FIG. 1, program counters 1-0 have a 16-bit configuration, and the expansion program counter has a 4-bit configuration.
Each operand address register constituting the operand address register group has a 16-bit configuration, and the extended operand address register 2-1 has a 4-bit configuration. -Figure 2 shows the relationship between the program area and operand data.
なお、ＭＳは主メモリを示している。第２図において６
４Ｋのメモリ領域はバンクと称される。プログラム・カ
ウンタ１−０およびオペランド・アドレス群を構成する
各オペランド・アドレス・レジスタはバンク内のアドレ
スを指定し、拡張用プログラム・カウンタ１−１および
拡張用オペランド・アドレス・レジスタ２ーーは、バン
クを指定する。プログラム・カウン夕１−０の内容と拡
張用プログラム・カウンタの内容とを結合したものは、
プログラム領域内の１つの番地を指定している。１つプ
ログラムがバンク境界を越えることがないように作られ
ていると、プログラムの性質上、或るプログラムが自己
のバンク内の番地の間、または自分のバンク内の番地と
他のバンク内の番地との間でデータ転送を行うことがあ
っても、他のバンク内の番地と他のバンク内の番地との
間でデータ転送を行うことは殆んどない。Note that MS indicates main memory. 6 in Figure 2
The 4K memory area is called a bank. Program counter 1-0 and each operand address register making up the operand address group specify an address within the bank, and expansion program counter 1-1 and expansion operand address register 2 specify the address within the bank. Specify. The combination of the contents of program counters 1-0 and the contents of the expansion program counter is:
Specifies one address within the program area. If a program is designed so that it does not cross bank boundaries, due to the nature of the program, a program may cross addresses within its own bank, or between addresses within its own bank and those within another bank. Even if data is transferred between addresses, data transfer is almost never performed between addresses in other banks and addresses in other banks.
本発明はこの点に着目してオペランド・アドレス・レジ
スタに対する拡張用オペランド・アドレス・レジス夕の
個数を従来方式に比し大幅に減少できるようにしたもの
である。第３図は本発明の１実施例のブロック図であっ
て、３は命令レジスタ、４はセレクタをそれぞれ示して
いる。The present invention focuses on this point and enables the number of extension operand address registers for the operand address register to be significantly reduced compared to the conventional system. FIG. 3 is a block diagram of one embodiment of the present invention, where 3 indicates an instruction register and 4 indicates a selector.
第１図と同一符号は同一物を示している。本発明によれ
ば、オペランド部としてオペランド・アドレス・レジス
タ指定部を有する命令語は、拡張部指定フラグＦが設け
られている。拡張部指定フラグＦが論理「１」のときに
はセレクタ４は拡張用プログラム・カウンター−１を選
択し、論理「０」のときは拡張用オペランド・アドレス
・レジスタ２−１を選択する。いま、命令レジスタ３に
セットされた命令語のオペランド・アドレス・レジス夕
指令部Ｒがオペランド・アドレス・レジスタ２−×を指
定しており、拡張部指定フラグＦが論理「１」であれば
、第４図イに示すように拡張用プログラム・カゥンタ１
−１の内容とオペランド・アドレス・レジスタ２−×の
内容とが結合されたものが、オペランド・アドレスとな
る。また、拡張部指定フラグＦが論理「０」であれば、
第４図口に示すように、拡張用オペランド・アドレス・
レジス夕２−１の内容とオペランド・アドレス・レジス
タ２一×の内容とが結合されたものがオペランド・アド
レスとなる。The same reference numerals as in FIG. 1 indicate the same parts. According to the present invention, an instruction word having an operand address register designation part as an operand part is provided with an extension part designation flag F. When the extension section designation flag F is logic "1", the selector 4 selects the extension program counter-1, and when it is logic "0", the selector 4 selects the extension operand address register 2-1. Now, if the operand address register command part R of the instruction word set in the instruction register 3 specifies the operand address register 2-x, and the extension part specification flag F is logic "1", As shown in Figure 4A, the expansion program counter 1
The operand address is the combination of the contents of -1 and the contents of operand address register 2-x. Moreover, if the extension section specification flag F is logical "0",
As shown in Figure 4, the expansion operand address
The operand address is a combination of the contents of the register 2-1 and the contents of the operand address register 2-1.
例えばプログラム領域を含むバンクにおけるオペランド
・アドレス・レジスタＸで指定される番地のデータを他
のバンクにおけるオペランド・アドレス・レジスタＹで
指定される番地へ移す場合には、ロード命令のオペラン
ド・アドレス・レジスタ指定部でオペランド・アドレス
・レジスタＸを指定すると共に拡張部指定フラグＦを論
理「１」とし、ストア命令のオペランド・アドレス・レ
ジスタ指定部でオペランド・アドレス・レジスタＹを指
定し、拡張部指定フラグを論理「０」とすれば良い。For example, when moving the data at the address specified by operand address register X in the bank containing the program area to the address specified by operand address register Y in another bank, the operand address register of the load instruction Specify operand address register may be set to logic "0".
以上の説明から明らかなように、本発明によれば、１個
の拡張用プログラム・カゥンタとた）、１個の拡張用オ
ペランド・アドレス・レジスタによって殆んどの場合に
おいて何ら支障なくアドレスの拡張を行うことが出釆る
。As is clear from the above description, according to the present invention, addresses can be extended without any problem in most cases using one extension program counter (extension program counter) and one extension operand address register. There are things to do.
第１図は本発明の概要を説明する図、第２図はプログラ
ムとオペランド・データの関係を示す図、第３図は本発
明の１実施例のブロック図、第４図は本発明によるオペ
ランド・アドレスの拡張を説明する図である。
１−０……プログラム・カウンタ、１−１……拡張用プ
ログラム・カウンタ、２−０・・・・・・オペランド・
アドレス・レジスタ群、２−１・・・・・・拡張用オペ
ランド・アドレス・レジスタ、３・・・…命令レジスタ
、４……セレクタ。
オー図
オ２図
才３図
次４図FIG. 1 is a diagram explaining an overview of the present invention, FIG. 2 is a diagram showing the relationship between a program and operand data, FIG. 3 is a block diagram of an embodiment of the present invention, and FIG. 4 is an operand diagram according to the present invention. - It is a diagram explaining address expansion. 1-0...Program counter, 1-1...Extension program counter, 2-0...Operand.
Address register group, 2-1...Extension operand address register, 3...Instruction register, 4...Selector. O diagram O 2 diagram Sai 3 diagram Next 4 diagram
Claims (1)
ウンタと、オペランド・アドレスを指定する複数種類の
オペランド・アドレス・レジスタとを備えるプロセツサ
において、上記プログラム・カウンタで指定されるアド
レスを拡張する１個の拡張用プログラム・カウンタと、
上記のオペランド・アドレス・レジスタで指定されるア
ドレスを拡張する１個の拡張用オペランド・アドレス・
レジスタと、上記拡張用プログラム・カウンタ又は上記
拡張用オペランド・アドレス・レジスタのいずれか一方
を選択するセレクタとを設けると共に、オペランド・ア
ドレス・レジスタを指定するオペランド部を有する命令
語の中に拡張部選択フラグを設け、この種の命令語が実
行されるとき、命令語のオペランド指定語で指定される
オペランド・アドレス・レジスタの内容を読出すと同時
に拡張部選択フラグで指定された拡張用プログラム・カ
ウンタ又は拡張用オペランド・アドレス・レジスタの内
容を上記セレクタで選択し、上記オペランド・アドレス
・レジスタから読出された内容と上記セレクタから出力
される内容とを結合し、これをオペランド・アドレスと
することを特徴とするアドレス拡張方式。1. In a processor equipped with a program counter that specifies the memory address of an instruction and multiple types of operand address registers that specify operand addresses, one extension that extends the address specified by the program counter. a program counter for
One extension operand address that extends the address specified in the operand address register above.
A register and a selector for selecting either the expansion program counter or the expansion operand address register are provided, and the expansion section is included in an instruction word having an operand section that specifies the operand address register. A selection flag is provided, and when this type of instruction word is executed, the contents of the operand address register specified by the operand specification word of the instruction word are read, and at the same time, the expansion program specified by the extension section selection flag is read. Select the contents of the counter or expansion operand address register with the selector, combine the contents read from the operand address register with the contents output from the selector, and use this as the operand address. An address extension method featuring:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18219480A JPS6035690B2 (en) | 1980-12-22 | 1980-12-22 | Address extension method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18219480A JPS6035690B2 (en) | 1980-12-22 | 1980-12-22 | Address extension method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57105043A JPS57105043A (en) | 1982-06-30 |
| JPS6035690B2 true JPS6035690B2 (en) | 1985-08-16 |
Family
ID=16113980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18219480A Expired JPS6035690B2 (en) | 1980-12-22 | 1980-12-22 | Address extension method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035690B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60110056A (en) * | 1983-10-31 | 1985-06-15 | Nec Corp | Dynamic changing method for memory address generation of data processing system |
| US5509139A (en) * | 1993-03-22 | 1996-04-16 | Compaq Computer Corp. | Circuit for disabling an address masking control signal using OR gate when a microprocessor is in a system management mode |
-
1980
- 1980-12-22 JP JP18219480A patent/JPS6035690B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57105043A (en) | 1982-06-30 |
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