JPS6033619Y2 - Secondary state variable circuit - Google Patents
Secondary state variable circuitInfo
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- JPS6033619Y2 JPS6033619Y2 JP9568477U JP9568477U JPS6033619Y2 JP S6033619 Y2 JPS6033619 Y2 JP S6033619Y2 JP 9568477 U JP9568477 U JP 9568477U JP 9568477 U JP9568477 U JP 9568477U JP S6033619 Y2 JPS6033619 Y2 JP S6033619Y2
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Description
【考案の詳細な説明】
本考案は、たとえばオーディオ・アンプに組み込まれて
周波数特性を自由に変化させ得るフリケンシ・イコライ
ザ等に用いて好適な二次状態変数回路に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a secondary state variable circuit suitable for use in, for example, a frequency equalizer built into an audio amplifier and capable of freely changing frequency characteristics.
まず第1図は正入力型の二次状態変数回路の原理的構成
を示している。First, FIG. 1 shows the basic configuration of a positive input type secondary state variable circuit.
すなわち、この二次状態変数回路の初段に配置された加
減算器1は、正極、負極の入力端子を有しているが、こ
のうちの正極端子に入力信号e1を供給している。That is, the adder/subtractor 1 arranged at the first stage of this secondary state variable circuit has positive and negative input terminals, and the input signal e1 is supplied to the positive terminal.
上記加減算器1の次段には第1の積分器2が接続され、
この第1の積分器2の次段には第2の積分器3が接続さ
れている。A first integrator 2 is connected to the next stage of the adder/subtractor 1,
A second integrator 3 is connected to the next stage of the first integrator 2.
上記第1の積分器2の出力は、係数ω。The output of the first integrator 2 is a coefficient ω.
/Qの係数器4を介し、上記加減算器1の正極端子に帰
還されており、また上記第2の積分器3の出力は、係数
ω♂の係数器5を介腰上記加減算器1の負極端子に帰還
されている。The output of the second integrator 3 is fed back to the positive terminal of the adder/subtractor 1 through the coefficient unit 4 with a coefficient ω It is fed back to the terminal.
ここで、入力端子6に信号elを印加すると、加減算器
1の出力端子7からの出力信号e。Here, when a signal el is applied to the input terminal 6, an output signal e from the output terminal 7 of the adder/subtractor 1 is obtained.
hは、2 eoh”S2+VS+ 6)。h is 2 eoh”S2+VS+6).
”°ei ”’■第1の積分器2の出力端子8
からの出力信号e。"°ei"'■ Output terminal 8 of first integrator 2
The output signal from e.
hは、
5
eob”s2+9S+ mo2°eI ””■
また、第2の積分器3の出力端子9からの出力信号eα
は、
eα=S2+F+ (り02°el ””■と
なり、それぞれバイパス(高域通過)、バンドパス(帯
域通過)、およびローパス(低域通過)の二次伝達関数
が実現できる。h is 5 eob”s2+9S+ mo2°eI ””■
Also, the output signal eα from the output terminal 9 of the second integrator 3
is eα=S2+F+ (RI02°el ””■), and bypass (high-pass), band-pass (band-pass), and low-pass (low-pass) quadratic transfer functions can be realized, respectively.
ただし、S=jω=j・2πf ・・
・■(f:周波数、j = j−1)
であり、いずれの場合も中心周波数f。However, S=jω=j・2πf ・・
・■(f: frequency, j = j-1), and in either case, the center frequency is f.
は、f、 =ω、/2π ・・・
■で与えられる。is f, =ω, /2π...
■It is given by.
次に、上記第1図に示す原理的回路を、抵抗、コンデン
サ、および演算増幅器(いわゆるOPアンプ)を用いて
具体的に構成した回路例を第2図に示す。Next, FIG. 2 shows an example of a circuit in which the principle circuit shown in FIG. 1 is specifically constructed using resistors, capacitors, and operational amplifiers (so-called OP amplifiers).
すなわち、第1図の加減算器1が第2図の演算増幅器1
1に対応し、以下同様に第1の積分器2が演算増幅器1
2、抵抗16およびコンデンサ17より成る積分回路に
、また第2の積分器3が演算増幅器13、抵抗18、お
よびコンデンサー9より成る回路にそれぞれ対応する。That is, the adder/subtractor 1 in FIG. 1 is replaced by the operational amplifier 1 in FIG.
1, and similarly below, the first integrator 2 is the operational amplifier 1.
2, a resistor 16 and a capacitor 17, and a second integrator 3 corresponds to an operational amplifier 13, a resistor 18, and a capacitor 9.
ここで、抵抗10.10’の抵抗値をそれぞれRい抵抗
14をRBs抵抗15をRc1抵抗16.18をそれぞ
れR1とし、コンデンサー7゜19の容量値をそれぞれ
CIとするとき、出力端子8から得られる信号e、は、
Rc 1
−2・ ・ ・S
。Here, when the resistance values of the resistors 10 and 10' are respectively R1, the resistor 14 is RBs, the resistor 15 is Rc1, the resistor 16 and 18 are each R1, and the capacitance value of the capacitor 7°19 is CI, then from the output terminal 8 The obtained signal e is Rc 1 -2...S.
。、 R”和°8”0” ・・・・・■S・+2・
RB・±、S十±1
R,−+f(、oR,1C,(R,工0工)2となる。. , R”sum°8”0”...■S・+2・
RB・±, S 1±1 R, −+f(, oR, 1C, (R, work 0 work) 2.
この場合の中心角周波数ω。、およびQ値は、
1 ・・・■
ω0ミ2’rrf、=「G
Q=44 ・・・■
RB
となり、中心周波数ちにおける出力レベルH0は、ルー
−送・e! ・・・■B
で表わされる。The central angular frequency ω in this case. , and the Q value is 1...■ ω0mi2'rrf,="G Q=44...■RB, and the output level H0 at the center frequency is Roux-feed・e!...■B It is expressed as
これら■〜■式から明らかなように、R1またはC,を
変化させることによりQに独立にf。As is clear from these formulas (1) to (2), by changing R1 or C, f can be set independently in Q.
を変化させることができ、またRBあるいはRcを変化
させることによりf。By changing RB or Rc, f.
に独立にQを変えることができるわけであるが、RBあ
るいはReを変化させる場合には必然的にH8までも変
化してしまうという欠点がある。Although it is possible to change Q independently, there is a drawback that when changing RB or Re, even H8 inevitably changes.
すなわちQと乳とはそれぞれ独立に変化させることがで
きず、たとえば出力レベルルを一定に保ったままQを変
えることは非常に困難となる。That is, Q and milk cannot be changed independently, and it is very difficult to change Q while keeping the output level constant, for example.
本考案はこのような実情に鑑みてなされたものであり、
上記Q値と出力レベルH8とをそれぞれ独立に変えるこ
とができ、たとえば出力レベル化を一定に保ったままQ
値を変化させ得るような二次状態変数回路の提供を目的
とする。This invention was made in view of these circumstances,
The Q value and the output level H8 can be changed independently, for example, while keeping the output level constant.
The purpose of this invention is to provide a secondary state variable circuit whose value can be changed.
以下、本考案に係る二次状態変数回路の好まし′い実施
例について、第3図を参照しながら説明する。Hereinafter, a preferred embodiment of the secondary state variable circuit according to the present invention will be described with reference to FIG.
第3図は本考案の実施例を示し、初段の演算増幅器21
が加減算器として動作する。FIG. 3 shows an embodiment of the present invention, in which the first stage operational amplifier 21
operates as an adder/subtractor.
入力信号e1が供給される入力端子6は、抵抗24を介
し上記演算増幅器21の正極端子に接続されている。The input terminal 6 to which the input signal e1 is supplied is connected to the positive terminal of the operational amplifier 21 via a resistor 24.
この演算増幅器21の出力端子は第1の積分回路22に
接続されている。The output terminal of this operational amplifier 21 is connected to a first integrating circuit 22.
この積分回路22は、演算増幅器26、抵抗27、およ
びコンデンサ28により構成されている。This integrating circuit 22 is composed of an operational amplifier 26, a resistor 27, and a capacitor 28.
この第1の積分回路22の出力端子は第2の積分回路2
3に接続されており、この第2の積分回路23は、演算
増幅器29、抵抗30およびコンデンサ31により構成
されている。The output terminal of this first integrating circuit 22 is connected to the second integrating circuit 2.
3, and this second integrating circuit 23 is constituted by an operational amplifier 29, a resistor 30, and a capacitor 31.
また、上記第1の積分回路22の出力端子は、抵抗25
を介し上記演算増幅器21の正極端子に接続されており
、帰還回路を形成している。Further, the output terminal of the first integrating circuit 22 is connected to a resistor 25.
It is connected to the positive terminal of the operational amplifier 21 via the above, forming a feedback circuit.
この帰還回路の一部、たとえば抵抗25と演算増幅器2
1の正極端子との接続点が可変抵抗器32を介して接地
されている。A part of this feedback circuit, for example, resistor 25 and operational amplifier 2
A connection point with the positive terminal of No. 1 is grounded via a variable resistor 32.
ここで、各抵抗の抵抗値として、抵抗20,20′をそ
れぞれR^、抵抗24をRB、帰還抵抗25をR3、ま
た可変抵抗器32をRvとし、各積分回路22.23の
抵抗値をRI、容量値をCIとするとき、第1の積分回
路22からの出力e。Here, the resistance values of the respective resistors are R^ for the resistors 20 and 20', RB for the resistor 24, R3 for the feedback resistor 25, and Rv for the variable resistor 32, and the resistance values for each of the integrating circuits 22 and 23. The output e from the first integrating circuit 22 is RI and the capacitance value is CI.
bは、eob=
一2* Rc/RS
RB+(Ro/Rv)RIC□
S2+2・RB/Rv、5
(RB/Rv)+RoRICI+(R,石)°eL
[相]
(ここでたとえばRB/RVは、抵抗値RB、Rvの抵
抗を並列接続したときの抵抗値を示すものであり、一般
に
aRb
Ra/Rb5Ra+Rb
となる。b is eob=-2* Rc/RS RB+(Ro/Rv) RIC□ S2+2・RB/Rv, 5 (RB/Rv)+RoRICI+(R, Stone) °eL [Phase] (For example, RB/RV is , resistance values RB and Rv are connected in parallel, and is generally aRbRa/Rb5Ra+Rb.
)で与えられる。) is given by
この場合に、中心角周波数ω。、Q値、およびω。In this case, the central angular frequency ω. , Q value, and ω.
のときの出力レベル化は、それぞれ ω〇三2frfO=1 R,C。The output level when ω〇32frfO=1 R,C.
・・・0
CRB/Rv)+Rc−RBRV+RcRv+RBR8
Q” 2(R,/RV) 2RBRV・・・0
玩=−RcRB−e1・・0
となる。...0 CRB/Rv)+Rc-RBRV+RcRv+RBR8
Q'' 2(R,/RV) 2RBRV...0 = -RcRB-e1...0.
したがって可変抵抗器32の抵抗値Rvのみを変化させ
ることによって、fo、Hoに対して独立にQ値のみを
変化させることができる。Therefore, by changing only the resistance value Rv of the variable resistor 32, only the Q value can be changed independently for fo and Ho.
もちろんR+ (あるいはcr)を変化させることによ
り、f、のみを独立に変化させることができるのは、前
述した第2図の場合と同様である。Of course, by changing R+ (or cr), only f can be changed independently, as in the case of FIG. 2 described above.
この場合、各抵抗27.30を連動させて変化させる。In this case, each resistor 27.30 is changed in conjunction with each other.
また、以上はバンドパス出力信号e。bについてのみ考
察したが、バイパス出力信号e。Moreover, the above is the bandpass output signal e. Although we have only considered b, the bypass output signal e.
h、ローパス出力信号e。h, low-pass output signal e.
についても同様に、Hoを一定に保ったまま、Q値やf
。Similarly, while keeping Ho constant, the Q value and f
.
を独立に変化させることができる。can be changed independently.
しかも、Q値を変化させる場合には、1個の可変抵抗器
32の抵抗値RVのみを変化させるだけでよく、2個以
上の抵抗値を連動して変化させる必要がなく、操作性も
良好となる。Moreover, when changing the Q value, it is only necessary to change the resistance value RV of one variable resistor 32, and there is no need to change the resistance values of two or more resistances in conjunction, resulting in good operability. becomes.
さらに、信号入力端子6に接続された入力抵抗24の抵
抗値RBを変化させる必要がないことより、入力インピ
ーダンスの変化も極めて小さく抑えることが可能となる
。Furthermore, since there is no need to change the resistance value RB of the input resistor 24 connected to the signal input terminal 6, it is possible to suppress the change in input impedance to an extremely small value.
以上の説明から明らかなように、本考案に係る二次状態
変数回路は、少なくとも加減算器、たとえば演算増幅器
21、第1の積分回路22、および第2の積分回路23
を順次接続して構成される二次状態変数回路において、
上記加減算器の正極端子を信号入力端子とし、上記第1
の積分回路22の出力を上記加減算器の正極端子に帰還
する帰還回路の一部と接地との間に可変抵抗器32を挿
入接続して構成されることを特徴としている。As is clear from the above description, the secondary state variable circuit according to the present invention includes at least an adder/subtractor, such as an operational amplifier 21, a first integrator circuit 22, and a second integrator circuit 23.
In a secondary state variable circuit constructed by sequentially connecting
The positive terminal of the adder/subtractor is used as a signal input terminal, and the first
It is characterized in that a variable resistor 32 is inserted and connected between a part of a feedback circuit that feeds back the output of the integrating circuit 22 to the positive terminal of the adder/subtracter and the ground.
したがって、上記可変抵抗器32の抵抗値を変えること
によって、出力レベルH8に無関係にQ値のみを独立に
変化させることができる。Therefore, by changing the resistance value of the variable resistor 32, only the Q value can be changed independently, regardless of the output level H8.
第1図は正入力型の二次状態変数回路の原理的構成を示
す回路図、第2図は第1図の具体的構成例を示す回路図
、第3図は本考案に係る二次状態変数回路の一実施例を
示す回路図である。
21・・・・・・加減算器となる演算増幅器、22・・
・・・・第1の積分回路、23・・・・・・第2の積分
回路、32・・・・・・可変抵抗器。Figure 1 is a circuit diagram showing the principle configuration of a positive input type secondary state variable circuit, Figure 2 is a circuit diagram showing a specific example of the configuration of Figure 1, and Figure 3 is a secondary state according to the present invention. FIG. 2 is a circuit diagram showing an example of a variable circuit. 21... Operational amplifier serving as an adder/subtractor, 22...
...First integrating circuit, 23... Second integrating circuit, 32... Variable resistor.
Claims (1)
分器を順次接続して構成される二次状態変数回路におい
て、上記加減算器の正極端子を信号入力端子とし、上記
第1の積分器の出力を上記加減算器の正極端子に帰還す
る帰還回路の一部と接地との間に可変抵抗器を挿入接続
して構成されることを特徴とする二次状態変数回路。In a secondary state variable circuit configured by sequentially connecting at least an adder/subtractor, a first integrator, and a second integrator, the positive terminal of the adder/subtractor is used as a signal input terminal, and the first integrator A secondary state variable circuit characterized in that a variable resistor is inserted and connected between a part of a feedback circuit that feeds back the output of the adder/subtracter to the positive terminal of the adder/subtracter and ground.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9568477U JPS6033619Y2 (en) | 1977-07-20 | 1977-07-20 | Secondary state variable circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9568477U JPS6033619Y2 (en) | 1977-07-20 | 1977-07-20 | Secondary state variable circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5423549U JPS5423549U (en) | 1979-02-16 |
JPS6033619Y2 true JPS6033619Y2 (en) | 1985-10-07 |
Family
ID=29028857
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9568477U Expired JPS6033619Y2 (en) | 1977-07-20 | 1977-07-20 | Secondary state variable circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6033619Y2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63160790U (en) * | 1987-04-10 | 1988-10-20 |
-
1977
- 1977-07-20 JP JP9568477U patent/JPS6033619Y2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5423549U (en) | 1979-02-16 |
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