JPS603229A - パルス信号処理回路 - Google Patents
パルス信号処理回路Info
- Publication number
- JPS603229A JPS603229A JP58111691A JP11169183A JPS603229A JP S603229 A JPS603229 A JP S603229A JP 58111691 A JP58111691 A JP 58111691A JP 11169183 A JP11169183 A JP 11169183A JP S603229 A JPS603229 A JP S603229A
- Authority
- JP
- Japan
- Prior art keywords
- pulse signal
- circuit
- time
- pulse
- signal processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/003—Changing the DC level
- H03K5/007—Base line stabilisation
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明は、電子その他の粒子に原因するパルス電流の計
数処理等に適したパルス信号処理回路に関する。
数処理等に適したパルス信号処理回路に関する。
（従来技術の説明）
例えばＰＳＤ （ポジション・センシティブ・ダイオー
ド）とかレジステイブアノードを用いるフォトンカウン
ティングイメージング装置が知られている。
ド）とかレジステイブアノードを用いるフォトンカウン
ティングイメージング装置が知られている。
第１図はＰＳＤを用いたフォトカウンティングイメージ
ング装置の基本的な構成例を示すブロック図である。
ング装置の基本的な構成例を示すブロック図である。
微弱光検出管１は光電面１ａ、マイクロチャンネルプレ
ー）１ ｂ、ＰＳＤＩ ｃを含んでいる。
ー）１ ｂ、ＰＳＤＩ ｃを含んでいる。
今説明のために、光電面１ａに図示の矢印の領域にフォ
トンが分布して順次入射したとする。
トンが分布して順次入射したとする。
このフォトンに対応する光電子はマイクロチャンネルブ
レー）１ｂで増倍され、ＰＳＤｌｃに入射させられる。
レー）１ｂで増倍され、ＰＳＤｌｃに入射させられる。
この入射位置は光電面１ａに入射したフォトンの位置に
対応している。
対応している。
ＰＳＤＩＣの表面には均一な抵抗層が形成されその４辺
にそれぞれＸ、 Ｙ軸に対応して２組の電極Ｘ＋ 、Ｘ
２、ｙｌ ＋ ｙ２が設けられている。
にそれぞれＸ、 Ｙ軸に対応して２組の電極Ｘ＋ 、Ｘ
２、ｙｌ ＋ ｙ２が設けられている。
それぞれの電極からの信号はＰＳＤＩＣの表面に入射し
て増倍された電子の各電極からの距離に対応して変わる
。
て増倍された電子の各電極からの距離に対応して変わる
。
このそれぞれの電極からの出力をパルス信号処理回路群
２のパルス信号処理回路０１〜ｃ４で直流レベルに変換
する。
２のパルス信号処理回路０１〜ｃ４で直流レベルに変換
する。
これ等の直流レベルを演算回路群３の演算回路ｄ１、ｄ
２により演算してＰＳＤｌｃへの入射位置のＸおよびＹ
座標をめる。
２により演算してＰＳＤｌｃへの入射位置のＸおよびＹ
座標をめる。
このＸおよびＹ座標の値は、・ＡＤ変換回回路４のＡＤ
変換回回路ｌ 、ｅ２よりディジタル変換されてフレー
ムメモリ装置５の前記座標対応に設けられたメモリに頻
度として入力され蓄積される。
変換回回路ｌ 、ｅ２よりディジタル変換されてフレー
ムメモリ装置５の前記座標対応に設けられたメモリに頻
度として入力され蓄積される。
フレームメモリ装置５の内容は、テレビジョンモニタ６
に逐次表示される。
に逐次表示される。
このような装置で前記ＰＳＤＩＣからのパルス信号入射
位置を正確に演算するためにパルス信号の大きさを精密
に検出する必要がある。
位置を正確に演算するためにパルス信号の大きさを精密
に検出する必要がある。
パルス信号の大きさを直流レベルに変換する信号処理回
路として、第２図（Ａ）および（Ｂ）に示すような回路
が考えられる。
路として、第２図（Ａ）および（Ｂ）に示すような回路
が考えられる。
第２図（Ａ）に示す回路は、検出器Ｄ（前記ｐｓＤｌｃ
の１つの出力端子）より得られるパルス信号電流を前置
増幅器Ａ１により増幅する。
の１つの出力端子）より得られるパルス信号電流を前置
増幅器Ａ１により増幅する。
前記前置増幅器Ａ１の出力は積分器Ｉに入力される。
積分器Ｉは演算増幅器Ａ２＋入力抵抗Ｒ１積分コンデン
サＣ２およびリセソトス仁ノチＳにより構成されている
。
サＣ２およびリセソトス仁ノチＳにより構成されている
。
積分コンデンサＣ１ば前置増幅器Ａ、により増幅された
パルス信号の大きさに応じて次の式で与えられる積分出
力■ｏを出方する。
パルス信号の大きさに応じて次の式で与えられる積分出
力■ｏを出方する。
■ｏ−（１／ｃ２Ｒ）ＪｅｄＬ
このとき、検出器りのリーク電流、前置増幅器のオフセ
ット、ドリフト等によりパルス信号のベースラインはＯ
■でなく、ある変位Ｖ。を持つことがある。
ット、ドリフト等によりパルス信号のベースラインはＯ
■でなく、ある変位Ｖ。を持つことがある。
この変位ＶＯが第２図（Ａ）に示されているように常に
一定であれば同図に示す−ＶＯで示したオフ七ソトｉｌ
！ａ整により差し引くことができる。
一定であれば同図に示す−ＶＯで示したオフ七ソトｉｌ
！ａ整により差し引くことができる。
しかしながら前記ＶＯは温度、経時変化により変動する
ことが予想できるから、調整を繰り返す必要がある。
ことが予想できるから、調整を繰り返す必要がある。
第２図（Ｂ）に完全なオフセント調整が行われた場合の
積分出力Ｖ。を示ず。
積分出力Ｖ。を示ず。
オフセット調整が不完全の場合は、第２図（Ｃ）に示す
ように正確な積分値が得られない。
ように正確な積分値が得られない。
第１図（Ｂ）に示すように検出器りの基準電位が接地電
位より浮いた状態で使用される場合がある。
位より浮いた状態で使用される場合がある。
この場合コンデンサＣ１によるコンデンサ結合により信
号を取り出す方法が考えられる。しかしこのとき第２図
（Ｄ）に対比して示されているように、パルス信号のベ
ースラインはパルス計数率にしたがって変動してしまう
と言う問題が予想される。
号を取り出す方法が考えられる。しかしこのとき第２図
（Ｄ）に対比して示されているように、パルス信号のベ
ースラインはパルス計数率にしたがって変動してしまう
と言う問題が予想される。
（発明の詳細な説明）
本発明の目的は、前述したパルス信号のベースラインド
リフ］−の影響を除去し信号に正確に対応する直流レベ
ルを得ることができるパルス信号処理回路を提供するこ
とにある。
リフ］−の影響を除去し信号に正確に対応する直流レベ
ルを得ることができるパルス信号処理回路を提供するこ
とにある。
（発明の構成）
前記目的を達成するために、本発明によるパルス信号処
理回路は、パルス信号のベースラインのレベル変動が予
想されるパルス信号源と、前記パルス信号源に信号入力
端子が接続されておりパルス信号を一定時間遅延させる
遅延回路と、前記遅延回路出力をクランプするクランプ
回路と、積分コンデンサが入出力端子間に接続されてお
り、前記クランプ回路を介して遅延されパルス信号が前
記入力端子に接続されている積分回路と、前記積分コン
デンサに並列に接続されている常閉形のりセフ１〜ス パルスを検出しそのパルス検出時点から前記パルス信号
の通富予想される持続時間と前記遅延回路の遅延時間の
和に相当する時間だけ制御信号を発生しその期間前記リ
セットスイッチを開成する制御信号発生回路から構成さ
れている。
理回路は、パルス信号のベースラインのレベル変動が予
想されるパルス信号源と、前記パルス信号源に信号入力
端子が接続されておりパルス信号を一定時間遅延させる
遅延回路と、前記遅延回路出力をクランプするクランプ
回路と、積分コンデンサが入出力端子間に接続されてお
り、前記クランプ回路を介して遅延されパルス信号が前
記入力端子に接続されている積分回路と、前記積分コン
デンサに並列に接続されている常閉形のりセフ１〜ス パルスを検出しそのパルス検出時点から前記パルス信号
の通富予想される持続時間と前記遅延回路の遅延時間の
和に相当する時間だけ制御信号を発生しその期間前記リ
セットスイッチを開成する制御信号発生回路から構成さ
れている。
（実施例の説明）
以下、図面等を参照して本発明をさらに詳しく説明する
。
。
第４図は本発明によるパルス信号処理回路の実施例を示
す回路図である。
す回路図である。
第５図は前記パルス信号処理回路の動作を説明するため
の波形図である。
の波形図である。
遅延回路１０は、第１図に示したＰＳＤＩＣのようにパ
ルス信号のヘースラインのレベル変動が予想されるパル
ス信号源に接続されている。
ルス信号のヘースラインのレベル変動が予想されるパル
ス信号源に接続されている。
この遅延回路１０はパルス信号を一定短時間遅延させる
。前記遅延回路１０の出力端にはクランプ回路１１が接
続されている。−コンデンサＣＬがクランプコンデンサ
を形成している。
。前記遅延回路１０の出力端にはクランプ回路１１が接
続されている。−コンデンサＣＬがクランプコンデンサ
を形成している。
積分回路は演算増幅器Ａ２とコンデンサＣ２により形成
されている。
されている。
演算増幅器Ａ２の入出力端子間に積分コンデンサＣ２が
接続されており、前記クランプ回路１１を介して遅延さ
れたパルス信号が前記入カαＭｌ子に接続されている。
接続されており、前記クランプ回路１１を介して遅延さ
れたパルス信号が前記入カαＭｌ子に接続されている。
積分コンデンサｃ２に常閉形のりセントスイッチ１３が
接続されており、常時は演算増幅器Ａ２の入出力端子間
は短絡されている。
接続されており、常時は演算増幅器Ａ２の入出力端子間
は短絡されている。
前記リセットスイッチ１３は制御信号発生回路１４から
の信号により開成される。
の信号により開成される。
制御信号発生回路１４ば、前記パルス信号源の発生した
パルスを検出しそのパルス検出時点から前記パルス信号
の通常予想される持続時間と前記遅延回路の遅延時間の
和に相当する時間だけ制御信号を発生する。
パルスを検出しそのパルス検出時点から前記パルス信号
の通常予想される持続時間と前記遅延回路の遅延時間の
和に相当する時間だけ制御信号を発生する。
第４図（Ａ）に示すパルス信号が信号処理回路の入力端
子１５に接続されると、制、御信号発生回路１４はパル
ス信号の立ぢ上がりを検出して、第４図（Ｂ）に示す信
号を発生しそのリセットスイッチ１３を開き積分可能な
状態を形成する。
子１５に接続されると、制、御信号発生回路１４はパル
ス信号の立ぢ上がりを検出して、第４図（Ｂ）に示す信
号を発生しそのリセットスイッチ１３を開き積分可能な
状態を形成する。
第４図（Ａ）に示すパルス信号は、遅延回路１゜により
、第４図（Ｂ）に示すように一定短時間遅延させられる
。一定短時間遅延させた信号は、クランプ回路１１を介
して積分回路に接続され、第４図（Ｄ）に示すように積
分される。
、第４図（Ｂ）に示すように一定短時間遅延させられる
。一定短時間遅延させた信号は、クランプ回路１１を介
して積分回路に接続され、第４図（Ｄ）に示すように積
分される。
前記構成のパルス信号処理回路は第１図を用いて説明し
た装置の信号処理回路群を構成するパルス信号処理回路
０１〜ｃ４として好適に利用できる。
た装置の信号処理回路群を構成するパルス信号処理回路
０１〜ｃ４として好適に利用できる。
なお、本発明によるパルス信号処理回路は、第１図に示
す装置に適用されるだけではなく、他の粒子線の検出に
も広く利用できる。
す装置に適用されるだけではなく、他の粒子線の検出に
も広く利用できる。
（効果の説明）
以上説明したように、本発明によるパルス信号処理回路
はパルス発生源のベースレベルの変動、例えば、検出器
のリーク電流、前置増幅器のオフセット ドリフト等に
より影響されず、パルス信号に対応する直流レベルを得
・ることができる。
はパルス発生源のベースレベルの変動、例えば、検出器
のリーク電流、前置増幅器のオフセット ドリフト等に
より影響されず、パルス信号に対応する直流レベルを得
・ることができる。
したがって、前述したＰＳＤ等を用いたフォトカウンテ
ィングイメージング装置のパルス積分回路等に好適に利
用できる。
ィングイメージング装置のパルス積分回路等に好適に利
用できる。
第１図はＰＳＤを用いたフォトンカウンティングイメー
ジング装置の基本的な構成図である。 第２図（Ａ）は従来の直結形パルス信号処理回路の構成
例を示す回路図である。 第２図（Ｂ）は容量結合形パルス信号処理回路の前段の
部分を示す回路図である。 第３図は前記各回路の動作を説明するための波形図であ
る。 第４図は本発明によるパルス信号処理回路の実施例を示
す回路図である。 第５図は第３図に示した回路の動作を説明するたの波形
図である。 Ａ１・・・前置増幅器 Ｃ１・・・結合コンデンサＡ２
・・・演算増幅器 Ｃ２・・・積分コンデンサＤ・・・
検出器 Ｓ・・・リセットスイッチ ト・・微弱光検出管 ２・・・パルス信号処理回路群３
・・・演算回路群 ４・・・ＡＤ変換回回路５・・・フ
レームメモリ装置 ９・・・テレビジョンモニタ １０・・・遅延回路 １１・・・クランプ回路１２・・
・積分回路 １３・・・リセットスイッチ１４・・・制
御信号発生回路 １５・・・入力端子特許出願人 浜松
ボＩ・ニクス株式会社代理人 弁理士 井 ノ ロ 壽 第３図 ２４図 第５図 （Ｄ） 。−Ｊ］−−ｆ］− 一１４′ｌ
ジング装置の基本的な構成図である。 第２図（Ａ）は従来の直結形パルス信号処理回路の構成
例を示す回路図である。 第２図（Ｂ）は容量結合形パルス信号処理回路の前段の
部分を示す回路図である。 第３図は前記各回路の動作を説明するための波形図であ
る。 第４図は本発明によるパルス信号処理回路の実施例を示
す回路図である。 第５図は第３図に示した回路の動作を説明するたの波形
図である。 Ａ１・・・前置増幅器 Ｃ１・・・結合コンデンサＡ２
・・・演算増幅器 Ｃ２・・・積分コンデンサＤ・・・
検出器 Ｓ・・・リセットスイッチ ト・・微弱光検出管 ２・・・パルス信号処理回路群３
・・・演算回路群 ４・・・ＡＤ変換回回路５・・・フ
レームメモリ装置 ９・・・テレビジョンモニタ １０・・・遅延回路 １１・・・クランプ回路１２・・
・積分回路 １３・・・リセットスイッチ１４・・・制
御信号発生回路 １５・・・入力端子特許出願人 浜松
ボＩ・ニクス株式会社代理人 弁理士 井 ノ ロ 壽 第３図 ２４図 第５図 （Ｄ） 。−Ｊ］−−ｆ］− 一１４′ｌ
Claims (1)
- 【特許請求の範囲】 （１１パルス信号のヘースラインのレベル変動が予想さ
れるパルス信号源と、前記パルス信号源に信号入力端子
が接続されておりパルス信号を一定時間遅延させる遅延
回路と、前記遅延回路出力をクランプするクランプ回路
と、積分コンデンサが入出力端子間に接続されており、
前記クランプ回路を介して遅延されパルス信号が前記入
力端子に接続されている積分回路と、前記積分コンデン
サに並列に接続されている常閉形のりセントスイッチと
、前記パルス信号源の発生したパルスを検出しそのパル
ス検出時点から前記パルス信号の通常予想される持続時
間と前記遅延回路の遅延時間の和に相当する時間だけ制
御信号等発生しその期間前記リセソトスイソヂを閉成す
る制御信号発生回路から構成したパルス信号処理回路。 （２） 前記パルス信号源はポジション・センシティブ
・ダイオードである特許請求の範囲第１項記載のパルス
信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111691A JPS603229A (ja) | 1983-06-21 | 1983-06-21 | パルス信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111691A JPS603229A (ja) | 1983-06-21 | 1983-06-21 | パルス信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS603229A true JPS603229A (ja) | 1985-01-09 |
| JPH0242246B2 JPH0242246B2 (ja) | 1990-09-21 |
Family
ID=14567721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58111691A Granted JPS603229A (ja) | 1983-06-21 | 1983-06-21 | パルス信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603229A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02122365A (ja) * | 1988-10-31 | 1990-05-10 | Hitachi Ltd | プロセッサ割当て方式 |
| JPH06214961A (ja) * | 1992-11-19 | 1994-08-05 | Internatl Business Mach Corp <Ibm> | 非対称型結合プロセッサ相互間の作業の動的再割当て装置及び方法 |
| US7472205B2 (en) | 2002-04-24 | 2008-12-30 | Nec Corporation | Communication control apparatus which has descriptor cache controller that builds list of descriptors |
-
1983
- 1983-06-21 JP JP58111691A patent/JPS603229A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02122365A (ja) * | 1988-10-31 | 1990-05-10 | Hitachi Ltd | プロセッサ割当て方式 |
| JPH06214961A (ja) * | 1992-11-19 | 1994-08-05 | Internatl Business Mach Corp <Ibm> | 非対称型結合プロセッサ相互間の作業の動的再割当て装置及び方法 |
| US7472205B2 (en) | 2002-04-24 | 2008-12-30 | Nec Corporation | Communication control apparatus which has descriptor cache controller that builds list of descriptors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0242246B2 (ja) | 1990-09-21 |
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