JPS602690B2 - 内部プログラムデータ処理装置 - Google Patents

Description

【発明の詳細な説明】

発明分野 この発明は一般的には計算機システム、特にデータ・ベ
ース・オペレーション領域の改良されたディジタル計算
機に関する。 従来技術の説明 電子計算機は主として真空管によって袴徴づけられる第
１世代のハードウェアから、トランジス外こよって特徴
づけられる第２世代のハードウェアに、そして集積回路
によって主として特徴づけられる第３世代のハードウェ
アに成長してきた。 これらの異る世代のハードウェアと共に異る世代のソフ
トウェアがあり、その第１の世代のソフトウェアは機械
語、ァッセンブラ、サブ・ルーチンによって主として特
徴づけられ、第２世代のソフトウェアは高レベル言語、
モニカ、マイクロアツセンブラによって特徴づけられる
。第３世代のソフトウエアはオベレーテイングシステム
、オンライン・リアル・タイム・システム、マルチプロ
グラミング・システム、及びデータ・ベース管理システ
ムによって特徴づけられる。第１世代のソフトウェアと
組み合わされた第１世代のハードウェア、及び第２世代
のソフトウェアと組み合わされた第２世代のハードウェ
アは、ジョブが主として直列に解釈実行されるバッチ処
理の方に向けられていた。 さらに、第３世代のハードウエア／ソフトウエア・シス
テムはまたバッチ処理に向けられている。しかしながら
、マルチプログラミングの出現のため、いくつかのジョ
ブは直列よりも並列に解釈実行され、入力情報が発生す
るとき処理のためにそれを受け取らせる。第４世代のシ
ステムは、広いプロセッサ応用が可能な回線制御システ
ムとして典形的には分類され、かつまた主としてバッチ
・プログラムよりもむしろ伝送データによって動作させ
られ（すなわち、システム制御は主としてオペレータ動
作によるよりも入力によって確立する）、そしてここで
情報の提出はリアル・タイムで一般的になされる。コン
ピュータシステムの上述の世代の進展において、主要な
要求は計算機システムのデータ・ベースの効果的アクセ
ス・メソッドを開発することだった。 システム・データ・ベースの開発において、最初は多く
の異るデータ・ベースが各用途のために発展した。デー
タ・ベースのこの多くの発展の結果、過度の記憶装置要
求及び余分なデータ記憶が生じるという問題が起こり、
そしてそれはある個所では正しく、かつ別の個所では不
正確に異る時間に更新される余分なデータを有すること
により、その問題をさらに悪化させる。システムの多く
のデータ・ベースを一つのデータ・ベースに集積するこ
とにより、これらの問題を解決する処置がなされた。ハ
ネウエル・ィンテグレーテツド。データ。ストア（ｍＳ
）はこれらの問題を緩和するために設計されたシステム
の一例であった。このｍＳは、例えばこの発明の制御シ
ステムによるデー夕べ−スの関連データの読みこみ書き
出しのため内部監査手打頂及び給与計算手順に使用する
ことのできる一つの中央データベースから成る。この中
央集積データ・ベースにおいて、いくつかの機能的要求
に共通な情報を記述する単一の記録がある。例えば、在
庫管理及び内部監査では倉庫内の任意の部品の数を読み
こみ書き出すであろう。集積データベースを用いる効果
的な技術は常に改善されるソフトウェア技術によって発
展した。 このセットの概念は記録間の関係を基礎にして集積デー
タ，ベースの記録を読みこみ書き出す技術である。典形
的関係は例えば製造部門のような特別の部門の全従業員
である。製造部門はオーナー記録と呼ばれるものによっ
て記述され、かつその部門の従業員はメンバー記録と呼
ばれるものによって記述される。その部門のメンバーの
ような関係を記述するセットはそのときオーナー記録を
通して読みこみ書き出され、そしてそれはソフトウェア
によって全てのメンバー記録を得、このように例えばこ
の部門の全ての従業員をプリントする。この段階の開発
において、ＩＤＳは上述した真のデータ問題のいくつか
、すなわち異るデータ・ベースの冗長データ及び最新の
多重記録複写問題を解決した。 この問題は単一の記録によって解決され、それ故それは
データ記録袋直サイズを減少させ、かつ単一データ複写
を可能にした。データ・ベースを用いるときの別の問題
は依然として実行領域に残る。このセットの概念は計算
機を利用する新しい技術を表わし、これらの新しい技術
を助ける現在の中央プロセッサに存在する特殊ハードウ
ェア命令はなかった。結果として、このセットの第１の
メンバ−を見つけるようなセットの動作が、加算、ロー
ド、ストア等の一連の標準機械命令を遺してソフトウェ
アで実施される。この結果は、むしろ簡単なセット及び
他のセットの動作のために命令実行が長くなった。必要
なのは、命令実行時間及び他のシステム実行パラメ−外
こ関して、セットの動作及び効率的なデータ・ベース・
システムを用いる集積データ技術ですでに解決されたよ
うな伝統的データ問題を解決したデータ・ベース・シス
テムであった。 この特殊ハードウェア／ファームウェア支持命令を達成
するために、このセットの動作が加わることが必要だっ
た。たとえば、データ・べ−ス・ページの次の有効記録
を見つけるための一つの命令は伝統的機械において同じ
動作を実行するのに要求される一連の１０〜２の票準機
械命令よりもずっと少し・時間で実行される。発明の目
的 この発明の主要な目的は改良された汎用のディジタル計
算機を提供することである。 この発明の昇りの目的は改良されたデータ・ベース管理
動作を有する改良された汎用のディジタル計算機を提供
することである。 この発明のさらに別の目的はデータ・ベースポィンタが
現在ストアされている適正なしジスタを決定し、そのレ
ジスタからそのポインタを取り出して主メモ川こストア
させるハードウエアノフアームウェア命令を提供するこ
とである。 この発明のさらに別の目的はユーザ及びオベレ−テイン
グ・システム・プログラムの命令を減らすことである。 発明の要約先の目的は、データ・ベース・ポインタが現
在ストアされている適切なしジスタを決定し、そのポイ
ンタをそのレジスタから取り出して主メモリ内にストア
する一連のハードウェア／ファームウェア実行命令を与
えるこの発明の一実施例によって達成される。 １概論 Ａ 開示の範囲及び編制 大規模計算機にロードされていないデータ１ベース命令
に使用される環境は必然的に複雑になり、かつ典形的に
はハネウエル・シリーズ６幅計算機に見られる。 さらに、この発明の教えの完全な理解は、このような装
置が存在する環境を読者が熟知しているときにのみ得ら
れる。このため、この発明の原理が有利に利用される型
式の奥形的大規模データ処理システムの一般的構成を少
くとも簡単に調査することが望ましい。また、この発明
の基本的概念をまず確立し、理解することが望ましい。
データ・ベース・セットのキ晩念は、計算機歴史の大部
分で、主としてプログラミングにおいて共通に使用され
てきたい〈つかの技術（テーフル、リスト、チエイン、
リング、フアイル、フイールドァレィ）を統合する。（
この概念はデータ構成セットがその名前とその特性の多
くを得る一般的数学的セット千鰍念の限定である。この
開示において、“セット”という用語は常にデータ構成
内で使用され、数学的な意味ではない）。多くのシステ
ムはこのセットの概念を支持するがしかしソフトウエア
においてのみである。 データベース管理領域で、ハネウエル・インテグレーテ
ツド・デ−夕・ストア（ＩＤＳ）システムはこのセット
の概念を始めて広く使用して、複雑な製造及び銀行業務
問題を処理した。ＩＤＳはチェイン（リング）型のセッ
トのインプレメンテーションを使用する。これらの基本
的概念はハードウェアノフアームウェァで実施され、か
つ現存する機琢内に獲み合わされて新しい、改良された
ディジタル計算機を提供する。セットは、自然界対象物
を近似するデータ構成を築き、かつ記憶する必要のある
３つの補足的概念（記録、フィールド、セット）の一つ
である。 もし自然界が、存在する実体、それらを説明する特質、
及びそれらに関連する関係に関して考えられるならば、
そのとき等価な情報システム視宅念はそれぞれ記録、フ
ィールド、及びセットである。学校環境から取られた簡
単な例において、実体は先生と子供である。先生の特質
のいくつかは“名前”、“学年”、及び“教室”である
。子供の特質のいくつかは“名前”、“年令”、“父兄
の名前”である。先生と子供の間に関係が存在する。こ
の自然界環境の情報システム・モデルにおいて、２つの
類の記録（一方は先生のため、もう一方は子供のため）
が生じるであろう。各先生の記録において、先生の名前
を記憶するフィールド、学年のための別のフィールド、
教室番号のための別のフィールドがある。各子供の記録
は子供の名前のためのファイル、彼の年令のための別の
ファイル、及び彼の父兄の名前の別のファイルを有する
。情報システムはセット概念を実行するように選択され
たい〈つかの方法のうちのひとつで先生の記録に子供の
記録を結びつけることができる。これは、彼らの先生の
記録がファイルに配列されたのち全ての子供の記録を物
理的に贋くことによってなされる。これはテーブルもし
くは記録アレイと呼ばれる。この実施例はセット概念の
チヱィン（リング）インプレメンテーション技術を組み
合わせる。この形式において、オーナー記録は第一のメ
ンバー記録へのポィンタを含む。次に、各メンバー記録
は次のメンバー記録へのポィンタを含む、この絹の最後
のメンバー記録はオーナー記録にもどるポィンタを含む
。以前の記録のアドレスを保持する追加のポィンタフィ
ールド及び多分メンバー記録のためのオーナー記録への
ポィンタを有するオーナーと全てのメンバー記録あるい
はオーナー記録を供給する変形が許される。このように
説明されたデータ構成のセットの概念は数学的セット概
念の精製である。 すなわちデータ構成セットにおいてセット定義は“オー
ナー”ロールの例に具体化される。セット・メンバーは
“メンバー”ロールの例に具体化される。記録は同時に
異なるセットのオーナー及びメンバーのような多くのロ
ールを有する。この特性により裏世界の複雑さを模する
複雑な構成が形成され、処理される。数学的セット鴇＊
念のこの精製において、オーナーからメンバーにあるい
は任意のメンバーからオーナーに可逆的に進み、セット
定義を再確立することができる。データ構成セットにと
つて、セット定義はオーナー記録内のあるフィールドの
値に通常基いており、他方このセットのメンバーは潜在
メンバー記録内の等価なフィールドの匹敵値により計算
機内に再確立される。 この匹敵データを保持するメンバー記録からこのフィー
ルドを除くことにより、かつ再組み立てのためにオーナ
ー記録に依存して、この現象はいましば有利に利用され
る。上述の学校の例において、先生は、先生／子供セッ
トの“オーナー”の役割を有する。この例を拡張するた
めに、我々は、大部分の学校において先生と子供の関係
は、子供が異なる学科のために異なる先生につくとき単
純な関係ではなく（１：ｎ）、むしろ複雑な関係（ｍ：
ｎ）であるということを認める。先生、子供の複雑な関
係は新しい関係の実体、生徒、及び二つの単純な関係、
すなわち先生：生徒と子供：生徒に変換される。先生は
クラスの生徒として多くの子供を持ち、かつ生徒として
、子供は多くの先生を持つ。新しい“生徒”実体は、一
つの関係の実体を説明しかつ別のものと区別するのに役
立つ特質“学科”と“時間”を有する。子供はいくつか
の学科に対して同じ先生を持つ。データ礎成セット概念
は四つの基本的特性を持つ。１ １セットはオーナーロ
ールに１つ、ただ１つ、そして常に１つの記録を持つ。 ２ １セットはメンバーロールにゼロ、１あるいはそれ
以上の記録を持ち、かつその数は時間と共に変化する。 ３ 任意の記録は同時にゼロ、１、あるいはそれ以上の
セットのオーナーである。４ 任意の記録は同時にゼロ
、１、あるいはそれ以上のセットのメンバーであり、こ
のように同時にいくつかのオーナー記録によって所持さ
れる。 各記録は特別のセットのメンバーとして１回だけ現われ
る。メンバーロールはオーナーロールと低鰍しない。“
次の”と“以前の”の祖＊念は記憶プログラム計算機で
解く問題に基づく手続上のアルゴリズムにとって重要な
概念である。 一時に１つの記録を処理する手続上の限界に加えて、も
しセット内のメンバ−記録が前もって定義されたデータ
値の親則正しい順序もしくは時間挿入の規則正しい順序
でそれに伝えることができるならば、アルゴリズムは重
要な簡単にされた影響がある。ＦＩＦ０（先入れ先出し
）、あるいはＬＩＦ○（後入れ先出し）。“最初”と“
最後”の概念はデータアルゴリズムの反複命令実行を開
始しかつ停止させるのに重要である。このようにセット
内のメンバーの順序はセットの合理的処理に欠くことが
できない。ファイル内のセットに記録を組み合わせるこ
との主要な目的は、自然界関係を模することと、ある特
別の関係を表わすファイル内の選択された記録を読みこ
み書き出すのを助けることである。セット−アクセス・
メソッドが表１に載せられている。表 １ アクセスメソッド ダイレクト・アクセス・メソッド −記録を回収 データキー・アクセス・メソッド −記録を回収 セット・オーナー・アクセス・メソッド 一記録を回収 セット・メンバー・アクセス・メソッド くり返し使用、すなわちセットの各メンバーを回収ファ
イル逐次アクセス・メソッドくり返し使用、すなわちフ
ァイル内の各記録を回収最初の４つのアクセス・メソッ
ドはトランザクション及びインクワィアリ処理において
主として使用され、そして特別の実体、関連した群の実
体の記録された状態を決定し、あるいはそれらの記録さ
れた状態を更新する必要がある。 ファイル逐次アクセス・メンツド‘ま主として周期的に
バッチファイルを更新するため、そして報告をもたらす
ために使用される。必要な場合、５つの全てのメソッド
によって同じ記録を呼び出すことは可能である。同様に
、特別の結果を達成するためにこれらのアクセス・メソ
ッドを組み合わせて使用することが可能である。上述の
例によると、先生の記録はデータキー・アクセス・メン
ツド‘こよって回収し、かつ生徒の全ての記録はセット
・メンバー・アクセス・メソッドによって回収できる。 各生徒の記録に対して、子供の記録はセット・オーナー
・アクセス・メンツド１こよって回収される。次に、回
収は子供の記録に対してデータ・キ−・アクセスによっ
て開始され、それから子供の全ての記録、そして先生の
記録を呼び出す。セットから得られる基本的回収機会は
下の表０で与えられる。表Ｕ 回収機会 与えられるもの アクセス・メソッド 決 定オー
ナー セット 第１のメンバーもしく
はからのセット通知 オーナー セット 第１のメンバーもし鰯
蕪側しけトオーナー セット・メンバー 最後
のメンバーもしくはからのセット通知 オーナー セット・メレ」 次のメンバ−もしくは
最後のセット通知億のメが‐セット．メ小‐学駿できふ
母 知 総診メンバー セット・ォ‐ナ‐ セットのオーナーセ
ットに適用する基本的オペレーションのひと組がある。 これらはよく知られている記録及びフィールドの基本的
オペレーションに補足的なものである。セットの基本的
オペレーションの収集及び記録とフィールドの補足基本
的オペレーションは、ユーザーが、彼の従事しているデ
ータを呼び出し、変化させ、移動させ、削除等を行うハ
ードウェアノフアームウェアのプリミティブを有する処
理装置として知られているものを構成する。このプリミ
ティブ（すなわちハードウェア／ファームウェア命令）
は、フィールド（すなわちデータ項目）、記録、セット
、及び手順論理制御に関するオペレーションに細分化す
ることができる。ハードウェアノフアームウェア命令の
次の群はフィールド内のデータを処理する。オペレーシ
ョンを実行するために必要なフィールド記述情報（例え
ばサイズ、位置、記録状態）はそのオペレーションと関
連したデータ記述装置の役割として記憶される。この群
に含まれるオペレーションは、例えば桁送り、比較、寄
せ集め、加算、減算、乗算、及び除算である。ハードウ
ェアノフアームウェア命令の次の群はデータのダイレク
トアクセスと直列アクセスの両方の処理をする。 これらはデータ記録、その次の回収、変形、テスト、破
壊をする。記録ファームウェア／ハードウェア命令は記
録をつくり、記録を破壊し、直援記録を見つけ、直列記
録を見つけ、記録タイプをテストすることである。セッ
ト・ハードウェア／ファームウェア命令の次の群は普通
のデータ処理の本質及び高等データベース及び通信情報
管理システムのビルディングフロックをなす。 それらはセットの創造呼び出し、処理及びテストをする
。ハードウェア／ファームウェア命令は記録を挿入し、
記録を取り除き、関連した言己鍵を見つけ、（１番を見
つけ、最後を見つけ、次を見つけ、以前を見つけ、１番
目を見つけ）、オーナー記録を見つけ、からのセットを
テストし、挿入されたメンバーをテストし、オーナー記
録を開始し、メンバー記録を開始することである。次の
群のベースレジスタハードウェア／ファームウェア命令
はデータベースアクセスに関する現在のプロセス状態を
決定しかつ変化させる。 ハードウェア命令はベースレジス夕の記憶を取り除き、
ベースレジスタとべ−スレジスタに記憶させる前述の“
見つけ”命令を取り消すことである。適用データベース
の記録を組織しかつ呼び出すのに使用されると共に、セ
ットはまた非常に多様なシステムソフトウェア領域で使
用される。システムソフトウェア領域のリストは下記に
図表化され、いくつかの使用法がセット概念領域にそれ
ぞれ列挙される。このリストは明白な使用法を例示する
が完全なものではない。１ データベースシステム ａ インデックス構成（逐次インデックスとランダムイ
ンデックス）ｂ データ記述構成 ｃ 共有アクセス制御リスト ｄ プロセス応答度構成 ２ フアイルシステム ａ カタログ構成 ｂ アクセス権制御 ３ メッセージ・システム ａ 郵便箱インデックス構成 ｂ 待ち行列・メッセージ Ｃ マルチェレメントメッセージ呼び出し４ プログラ
ムシステム ａ 制御プログラム・ライブラリー ｂ テキスト編集 ｃ プログラム制御構成 ｄ 記号参照と記号定義の結合構成 ｅ 編成翻訳のための中間プログラム形状５ オベレー
テイング・システム ａ ジョブの待ち行列 ｂ リソース・アロケーシヨン・テーブルｃ デッドリ
、ェンブレィス検出 ｄ イベントを待つプロセスの待ち行列 （１／０完成、タイマー） ｅ 発信待ち合わせ １ 一般吟味 この発明は典型的にはオペレーティングシステムによっ
て統合され、後述されるハードウェアシステム環境にお
いて動作する。 第１図を参照すると、サプシステムは、プロセス・サブ
システム１０１、記憶サプシステム１０２、及び１以上
３２までの周辺サブシステム１０３である。プロセッサ
・サブシステムは中央処理ユニット（ＣＰＵ）１０４、
と４つまでの入力／出力制御ユニット（ＩＯＣ）１０５
である。各周辺サプシステムは周辺制御ユニット（ＰＣ
Ｕ）１０６、多数の装置アダプタ（ＤＡ）１０７、及び
２５６までの周辺１／０装置１０８から成る。記憶サブ
システム１０２は、それぞれ３２〜５１２キロバィトの
１〜４つの半導体メモリモジュールから成る。プロセッ
サ／サブシステム１０１において、ＣＰＵはこのシステ
ムの基本処理オペレーションを実行し、メモリー０２と
のインターフェイスを示す。 ＩＯＣＩ０５は記憶サブシステム１０２と周辺装置１０
６との間の全ての情報交換を制御する。Ａ 中央処理ユ
ニット ＣＰＵは、主メモリ・シンクロナイザ１０９、バッファ
ストア１１０、計算ユニット１１１を構成する種々の素
子、及び選択ェミュレータ１１２を含む。 主メモリ・シンクロナィザ１０９は、計算ユニット１１
１、バッファ・ストア１１０、及びＩＯＣＩＯ９の間で
主メモリを使用するための衝突を解決する。衝突は優先
権を基本にして解決される。すなわちＩＯＣは最高の優
先権を持ち、次に（計算ユニットからの）メモリ書き込
み、それから（バッファ・ユニットへの）メモリ読み出
しと続く。 主ＣＰＵはまた主メモリアドレス指定を制御するアドレ
ス制御ユニットＡＣＵ１３１と、主メモリの技も駁近使
用されたアドレスを記憶するために使用される麓想〆モ
リＡＳ１３２を含む。バッファ・ストア１１０は、主メ
モリの選択された領域を再生し、かつ計算ユニット１１
１とのインターフェイスを形成して平均〆モリ呼出時間
を減少させる小さな高速バッファ・メモリである。各メ
モリ読み出しの間、バッファ・ストアと壬〆モリが呼び
出される。命令取り出しされる情報がすでにバッファ・
ストアにあるならば、主メモリ読み出し

【ま終わり、情
報はバッファ・ストアから命令取り出しされる。さもな
ければ、主メモリー０２が読み出される。これがなされ
る毎に、ＣＰＵは必要な情報を含む３２バイトを取り出
す。この情報は未釆のメモリ・レフアレンスのためにバ
ツフア・ストア内に残る。 バッファ・ストアはソフトウェアに対して透明であるの
で、任意の瞬間に計算機を制御するプログラムは、それ
が処理する情報が、バッファ・ストアあるいは主メモリ
のどちらから命令取り出しされたかを決定することがで
きない。計算ユニット１１１はＣＰＵ内の全てのデータ
処理及びアドレス発生をなす。 計算ユニット内の典形的制御ストア１３０（Ｐｒｅｎｔ
ｉｃｅＨａｌｌ、Ｉｎｃ．のＳａｍｉｒＳ．Ｈｕｓｓｏ
ｎによる名称がＭｉｃｒｏｐｒｏｇｒａｍｉｎｇである
本のＰｄｎｃｉｐｌｅｓａｎｄＰ協ｃｔｉｃｅｓを参照
のこと）はこのシステムを開始させ、ＣＰＵＩ０４とＩ
ＯＣＩ０５を制御し、命令セットを解読するファームウ
ェアを含む。制御ストアは選択的に科学命令、テストル
ーチン、エミユレータ・パッケージ、あるいはプロセッ
サ・サブシステムの能力を伸ばす特殊目的の特徴を形成
する。選択的に、ＣＰＵはこのシステム以外のシステム
のエミュレーションを形成する。 ェミユレータ１１２はフアームウエア、ソフトウェア、
及びある場合にはハードウェアの構成要素である。Ｂ
入力一出力制御ユニット プロセッサ・サブシステムのＩＯＣＩ０５部分は任意の
周辺サブシステム１０３と記憶サブシステム１０２の間
にデータ通路を形成する。 この遠路は周辺指令制御袋贋を開始させ、データ伝達を
生じさせる。 ＩＯＣは典型的に３２までのチャンネル制御ユニット（
図示されず）を処理する。Ｃ 周辺サブシステム 第１図の周辺サブシステム１０３におい て、ＰＣＵＩ０６は、１／０オペレーションの間１／０
装置１０８を制御することによりＣＰＵＩ０４のロード
を救援する独立マイクロプログラミング・プロセッサで
ある。 ＰＣＵはこれをチャンネルプログラムに含まれる実行命
令によってなされる。 このプログラムはＰＣＵで実行される代数、論理、伝達
、桁送り、及び分Ｍ皮オペレーションを生じる。 各制御装置の種類に従っていくっかの種類のＰＣＵがあ
る。すなわちユニット記録、集中（ディスク）記憶装置
、磁気テープ、通信等である。装置アダプタ１０７は各
ＰＣＵとそれを制御する装置の間で伝達の媒介をする。 各々は特別の型式の装置との通信を実施するのに必要な
ファームウェア及び論理装置を含む。この型式に従って
、ＤＡＩ０７は１〜数個の袋鷹を制御する。周辺サブシ
ステム１０３によってなされる主要な機能は次の様であ
る。 Ｉ ＣＰＵ命令を一連の周辺装置に変換する。 ２ ＣＰＵもしくは適切な周辺袋直によって必要とされ
る形にデータをバックし、かつ．アンパツクする。 ３ サブシステム及びその制御のもとにある装置の状態
をＣＰＵに通知したままに保持する。 ４ エラー及び回復手順を独立して開始し、かつ処理す
る。 ５ 関連周辺プロセッサの袋道共有能力を乱すことなく
、装置のオンライン診断を可能にする。 ＰＣＵはそれぞれに取り付けられた菱贋間の主メモリの
衝突を解決するが、ＩＯＣはＰＣＵ間の衝突を解決する
。 Ｄ 記憶サブシステム 各メモリ・モジュール１−４は４あるいは８バイトの中
である。 モジュール数、それらのサイズ、及びデータ通路中は計
算機の大きさに従って変化する。メモリ。モジュールは
、４つのモジュールが順次呼び出されるように４重にイ
ンターリ−ブされる（モジュ−ルーは第１の８バイトを
含み、モジュール２は第２の８バイトを含む等である）
。 このインターリーブは主メモリを呼び出すときの衝突数
を減らし、それによって平均〆モリ呼出時間を減らす。
メモリは故障の場合に再配列することができる。すなわ
ちモジュール内のメモリ・フロックは隣接アドレッシン
グを壊すことなく除去される。主メモリー０２は、酸化
金属半導体 （ＭＯＳ）チップの形をした容量記憶媒体から成る。 この媒体は情報を維持するため、リフレッシュすること
を原則にして動作する。各メモリ位置は典型的には、少
くとも２ミリ秒毎に１回りフレッシュされ、すなわちリ
フレッシュタィミング．とメモリ呼び出しの間にほとん
ど衝突は生じないように設計される（衝突の場合に、リ
フレッシュすることが優先する）。主メモリで始まる領
域はハードウェアとファームウェアのために指定されて
いる。 この領域の上限は、システムソフトウェアに明らかな境
界アドレスレジスタ（後述されるＢＡＲ）の内容によっ
て限定される。 ＢＡＲ内容はシステム開始時間に設定される。ＢＡＲ内
に指定されたアドレス以下のメモリ領域は、周辺サブシ
ステムの構成を限定するＩＯＣテーフル、ＣＰＵを制御
するフア−ムゥェア、あるいはエミュレーション用のマ
イクロプログラムとテーブルを含むことができる。 ＢＡＲ内に指定されたアドレス以下の領域のサイズはシ
ステム構成に左右される。マイクロプログラムが主メモ
リにあるか、あるいは制御ストアにあるかどうかはシス
テム構成及びシステムの応用動作に左右される。２ 基
本的機械構成 このハードウェアで利用される典形的には３つの基本デ
ータ構成がある。 すなわちデータ・フオーマットソフトウェア可視レジス
タ、及び命令フオーマツトである。Ａ デ−夕・フオー
マツト 情報は８並列ビットの倍数でＣＰＵとメモリ間で伝達さ
れる。 情報の各８ビットユニットはバイトと呼ばれる。パリテ
ィあるいはエラー訂正データがまたデータと共に伝達さ
れるが、ソフトウェアには影響されない。それ故、この
明細書において、データという用語はそれに関連したパ
リティあるいはエラー訂正データを除外する。Ｂ ノゞ
イト バイト内のビットは左から右に０〜７の番号がつけられ
る。 バイトは別々に、あるいはグループで処理される。２バ
イトは半藷を、４バイトは１語を、８バイトは２語を、
そして１８ゞィトは４語を構成する。 命令を含む全てのデータに基本的フオーマットがある。
Ｃ データ表示 全てのデータは２進形であるが、２進、１０進、あるい
は文字数字式に解釈される。 データビットは、ＩＧ隼符号化２進データとして、４つ
の群で解釈される。すなわち８は文字数字式に、１６〜
６４は２進数字として解釈される。後者は２進概念にお
いて、符号化、固定もしくは浮動小数点数として解釈さ
れる。２語までの隣接ビットの任意の数はまたストリン
グとして処理される。 文字数字式字の組は、ＥＢＣＤＩＣで表わされる。 ＡＳＣＩＩは別の交換コードとして支持される。Ｄ ／
ゞイト・アドレス 主メモリのバイト位置はゼロで始まる連続番号がつけら
れる。 各番号はバイトのアドレスである。一群の連続バイトは
、もし群内の左のバイトのアドレスがそれぞれ２、４、
８あるいは１６の倍数であるならば、半語、１藷、２語
あるいは４語整列しているといわれる。半語、１語、２
語、あるいは４語がこのように整列しているときはいつ
でも、そのユニットはそのアドレスから命令取り出しさ
れる。主メモリのデータの位置は、アドレス展開の間、
間接的に呼び出されるデータ記述子によって指定される
。（発明の名称が“分解アドレス展開”でこの世願と同
じ談受人に譲渡された米国特許第３９斑０９６号を参照
のこと）Ｅ 可視レジスタ 第１図のＣＰＵＩ０４には３３のユーザ可視レジスタが
あり、その内容はＣＰＵの状態を集合的に限定する。 ４つの型式がある（第２図参照）。 １ 汎用レジスタ ２ ベースレジスタ ３ 科学レジスタ（選択的） ４ 種々雑多なしジスタ Ｆ 汎用レジスタ 第２図の汎用レジスタ（ＧＲ）２０１は固定４・数点２
進数及びビットストリングを処理するために使用される
。 ＣＰＵＩ０４には、１６の３２ービツトの汎用レジス夕
ＧＲＱ〜ＧＲ１５がある。汎用レジスタＧＲ８〜ＧＲ１
５はまたインデックスレジスタとして使用することがで
きる。インデックスレジスタとして使用されるとき、そ
れらはここではＸＯ〜Ｘ７と呼ばれる。すなわちインデ
ツクシングはしジスタに含まれる３２ビットの２つの補
足整数を使用してなされる。Ｇ ベースレジスタ ベースレジスタは命令カウンタＩＣ及びスタツクレジス
タ２０２一２０３と同じフオーマットを有する。 ベースレジスタはメモリ部分を限定するアドレス計算の
間に使用される。 奥形的には、８つの３２ビットベースレジスタＢＲＯ〜
ＢＲ７がある。Ｈ 科学レジスタ 科学レジスタ（ＳＲ）は浮動小数点２進数によって計算
する選択装置である。 奥形的には４つの８バイト科学レジスタ４がありＳＲＯ
〜ＳＲ３として参照される。科学レジスタは第２図のフ
オーマツト２０４−２０５を有する。１ 種種々雑多な
しジスタ ５つの他のレジスタがある。 すなわち、・フオーマット２０２一２０３を有する命令
力ウンタ・フオーマット２０７を有する状態レジスタ・
（Ｔレジスタと呼ばれる）スタツクレジスタ・構成２０
２一２０３を有する境界アドレスレジスタ・構成２０８
を有するハードウェア制御マスクレジスタ命令カウンタ
（ＩＣ）は、実施される命令のアドレスを含む３２ビッ
トのレジスタである。 状態レジスタ（ＳＴＲ）２０７は、現在実施されている
手順についての事実を記録する８ビットのレジスタであ
り、列えば機も技近のオベレーシ３ンによってアンダー
フローが生じたかどうかを記録する。Ｔレジスタとして
また知られているスタツクレジスタは、現在有効な手順
と関連したプッシュ・ダウン・スタックのトップに指示
を有する３２ビットのレジスタである。 後述されるスタツクは、局部変数を保持し、かつ手順開
始を指定する機構及びワークスペースを形成し、そして
情報を戻す。 境界アドレス・レジスタ（ＢＡＲ）２０６はソフトウエ
アによって呼び出すことのできる最低主メモリアドレス
を指定する２８ビットのレジスタである。 このレジスタはシステム開始の間にロードされ、そして
ソフトウェアによってのみ読み出される。ハ−ドウヱア
制御マスクレジスタ２０８は機械条件情報を記録する８
ビットのレジスタである。Ｊ 命令フオーマツト 多かれ少かれ利用されるけれども、略２００の命令があ
る。 各命令は４つの異る長さのうちの一つであるが、常に偶
数バイトの長さである。命令は連続記憶位置に記憶され
る。最も左のバイトのアドレスは２の倍数であり、かつ
その命令のアドレスである。 命令の８つの最上位ビット（及びある場合には８〜１１
あるいは１２〜１５のビット）はオペレーションコード
を表わし、他方残りのビットは１以上のオペランドを表
わす。 オペランドはしジスタ指示子、鞍贋指示子、アドレス語
（論理アドレス）、リテラル値、ィメデイェイト・リテ
ラル値である。オペランドの数及びその型式は命令フオ
ーマットによって決まる。３ システム組織 Ａ ジョブステップ及びタスク 計算機システムによって実行されるワークは、ジョブ制
御言語を通して一連のジョブステップによって外部から
限定される。 ジョブステップは一単位のワークであり、そしてハード
ウェア手段がそれに割り当てられる。典型的には、ジョ
ブステップはいくつかのタスクから成る。タスクはユー
ザー限定ワークの最も小さい単位であり、対応なく実行
される命令の流れから成る。Ｂプロセスタスク及びジョ
ブステップのユーザー可視概念はプロセス及びプロセス
群によってそれぞれハードウェア内に表示される。 プロセスは、ＣＰＵによって同期して実行される規則正
しい順序の命令として定義される（すなわち、いくつか
のプロセスは有効な、共有手段であるが、実際上一つの
プロセスのみが任意の瞬間に動作する。プロセス群は一
つのジョブステップを実行するのに必要な関連した一組
のプロゼスである。Ｃ プロセス制御ブロック及びシス
テムベースプロセスはその実行の間、種々の点でＣＰＵ
制御を停止するため、主メモリの記憶領域はＣＰＵ状態
を保持するプロセスに利用される。 この状態情報は、プロセスがＣＰＵの制御を再び始める
前にＣＰＵを前もって調整するために利用される。プロ
セスに割り当てられた記憶領域はプロセス制御ブロック
（ＰＣＢ）４００と呼ばれ、第４図に示されている。 ＰＣＢに含まれるデータは、プロセスに割り当てられた
メモリ領域のアドレス（アドレス・スペース）、全ての
関連レジスタの内容、及びプロセスの状態を含んでいる
。このように、ＰＣＢは、いかなる情報損もなくプロセ
スを開始、あるいは再開するのに必要な情報の一時的記
憶領域として役立つ。各ＰＣＢはハードウェアに対して
透明であり、そしてシステム開始中に開発され、システ
ムオペレーション中に変形される一組のハードウェアテ
ーブルを通して、オペレーティングシステムによってア
ドレス指定される。（第５図）。システム・ベースとし
て参照される絶対的主メモリ領域である（第５図及び第
６図）。 この領域はファームウェアによって開発され、かつ読み
出すことができるが書きこむことのできないベース・ア
ドレス・レジスタ（ＢＡＲ）５０１を通して呼び出され
る。 システム・ベース５０２は、現在動作しているプロセス
のジョブステップ数とプロセスステップ数（Ｊ、Ｐ）を
含む多数のシステム特質を含む。このシステム・ベース
の別の特質はＪテーブル５０３として知られたハードウ
ェア限定データ構成への指示である。このテーフルは現
在のこのシステムの各ジョブステップのェントリを含む
。Ｊテーブル５０３の各ェントリは、またハードウェア
限定データ構成である関連Ｐテーブルを指示する。この
テ−ブルはプロセス群を限定し、かつプロセス群の各プ
ロセスのェントリを含む。各ＰテーブルェントリはＰＣ
Ｂ４００を指示する。第５図を参照する。 計算ユニット１１１（第２図）の算術部分５０６を通し
てＪ番号により指示されたＪテーブルポィンタ５０５は
、Ｊテーブルェントリ５０３を呼び出す。 このェントリは、計算ユニット５０６を通してＰ番号に
より指示されるときＰテーブルェントリ５０４を呼び出
すＰテーブルポィンタを含む。このＰテーブルェントリ
は現在動作しているプロセスのＰＣＢへのボインタ５０
７を含む。このように、オペレーティングシステムはＢ
ＡＲ５０ １の内容を使用して有効ＰＣＢを呼び出すこ
とができ、かつそれに関連した（Ｊ、Ｐ）論理名称を与
えられた別のＰＣＢを呼び出すことができる。 Ｄ 記憶セグメンテーション ここに記述されたようなマルチプロセス環境には任意の
時間にメモリ内に多くのプロセスがある。 このようなプロセスはメモリアロケーション問題を生じ
るメモリのサイズと要求を変化させる。ここに記述され
たハードウエアはオベレーテイングシステム（ここでは
図示されず）と共同してメモリスペースを動的に割り当
てることによりこの問題を解決する。ランダム性質のメ
モリ要求により、メモリは可変サイズセグメントに割り
当てられ、そのメモリアロケーションはプロセス動作時
間の間再構成される。このようにプロセスは多数の非隣
接メモリセグメントを割り当てられる。このメモリアロ
ケーション方法はセグメンテーションと呼ばれる。セグ
メンテーションは、プロセスの一部あるいは全部が再配
置するときはいつでも変化するメモリアドレスにおいて
付加的問題を生じる。 この問題を軽減するためにここに記述されたようなシス
テムはプロセスによって使用されたアドレスが絶対的主
メモリアドレスよりも論理的である技術を提給する。こ
のような論理アドレスは絶対アドレスを開発するのに使
用される。セグメンテーションにより、セグメント記述
子を通してそれ自身のあるいは関連したメモリセグメン
トを各プロセスは呼び出す。 セグメント記述子を呼び出すことによってプロセスはセ
グメントのアドレスを得ることができる。セグメント記
述子は主メモリに含まれ、オペレーティングシステムに
よって維持される。 各プロセスは２０６８までのメモリセグメントを呼び出
す。 通常、これはプロセスにつき同数のセグメント記述子を
要求する。しかしながらセグメントが分割されてから後
では、オベレーテイングシステムはセグメント記述子を
セグメントテーブルに分類する。 この分類方法は１プロセス（タスク）、１プロセス群（
ジョブ・ステップ）、あるいは全体的（システム中）に
より呼びだし能力に基づいている。各プロセスはそれに
関連する１５セグメントテーブルまで有する。この技術
はセグメントテーブルを通してプロセスにより呼び出さ
れることのできる各セグメントのためのただ１つのセグ
メント記述子を必要とする。このように、セグメント記
述子のため必要とされたメモリスペースは減少させられ
る。 再配置中に更新されるメモリは縮少され、いくつかのプ
ログラム保護がなされる。 （プログラム保護のための主機構はリング・システムで
ある。発明の名称が“マルチプログラム、マルチプロセ
ッサー、コンピューターシステムの情報保護”であって
この発明と同じ譲り受けた人に譲渡された米国特許出顔
第５２８９５ｙ号を参照のこと。）プロセスはどのセグ
メントが呼び出されるかを決定することができなければ
ならない。 従って、このシステムは２セグメントテーブル語アレイ
（ＳＴＷＡ）を有するプロセスを形成する。これらのア
レイは、プロセスに呼び出すことのできる全てのセグメ
ントテーブルのアドレスを含む。２つのセグメントサイ
ズ、大きいのと小さいのがあるので、プロセス毎に２つ
のセグメントテーブル語アレイがある。 大きなセグメントは最大サイズ〆２バイトを有する一方
、小さなセグメントは最大サイズ？Ｂバイトを有する。
全てのセグメントはその最大にまで１０ゞィトづつ増進
してサイズを変える。システムは典形的には２８までの
大きなセグメント２０４０までの４・さなセグメントを
収容する。セグメントテーブル語アレイはオペレーティ
ングシステムによって再配置され、それ故プロセスは関
連したＳＴＷＡの絶対アドレスを知らなければならない
。 任意のプロセスのＰＣＢは、第４図のアドレス、スペー
ス語ＡＳＷＯ−１として知られているこの情報を含む２
語を含む。 各語はセグメントテーブル語アレイＳＴＷＡを指示する
。オペレーティングシステムは、関連ＳＴＷＡが再配置
されるときはいつでもＡＳＷの内容を更新する。指示チ
ェィンを下方に動かせ、セグメント記述子を解読するこ
とがファームウェアの機能であり、このようにいったん
開始されると、オペレーティング・システムに対してさ
え明らかでない。セグメンテーションはプロセスのため
に利用できるような２億バイト以上のアドレス・スペー
スを限定する。 この数は主メモリの容量を越える。それ故、２次記憶装
直（磁気ディスクあるいはドラム）が主メモリと共に使
用される。オペレーティングシステムは、このシステム
が真に利用できる以上に大きなメモリを有するという錯
覚を生じる。この棺舷念はバーチユアル・メモリと呼ば
れる。任意のときに、限定されたセグメントは物理的に
主メモリ内にあってもよいし、なくてもよい。 セグメント記述子の内容は、関連したセグメントが主メ
モリ内にあるかどうかを指示する。ハードウェアは、主
メモリ内にないセグメントを呼び出す試みをプロセスに
よって検出し、かつオペレーティングシステムに通知す
る。オペレーティングシステムにより、必要なセグメン
トは２次記憶装置から主メモリ内にロードさせる。それ
から、オペレーティングシステム、セグメントの絶対ア
ドレスが見つけられる場所であるセグメント記述子内に
セグメントのメモリアドレスを位置させる。このオペレ
ーションはこのプロセスに明白でなく、そしてセグメン
トが主メモリ内になかったか、あるいはそれが主メモリ
内に再配置されなければならないということに気づいて
いない。（メモリ・セグメンテーションに対しては、発
明の名称が“区分アドレス開発”である米国特許第３耕
斑０９６号を参照のこと）ここで説明した計算機システ
ムは、プロセスが互いに干渉し、あるいは互いのアドレ
ススペースが独断的な方法で共有するのを妨げることに
より、データ及び手順保護を形成する。 この保護は、メモリセグメンテーションを通して呼び出
し能力を制限することにより、かつリングシステムによ
って達成される。 セグメント・テーブルはこのシステムの 種々のプロセスのアドレス・スペースを分離する。 プロセスは常に実行中にセグメント・アドレスを使用す
る。セグメント・アドレス，は、このセグメント内のセ
グメント数及び関連アドレスから成る（‘‘セグメント
・アドレス開発”の上述の出願を参照のこと）。ハード
ウェアは、プロセスによって使用されるアドレスが、こ
のプロセスに割り当てられたアドレス・スペースの一部
であるということをチェックする。もしこのアドレスが
前述のアドレス・スペースの外側にあるならば、例外が
生じる。ハードウェアは参照プロセスのセグメントテー
ブルを使用するので「別のプロセスのアドレススペース
内のデータを照会することができない。このように、別
のプロセス群に属する実体を、プロセスもしくはプロセ
ス群が照会する可能性はない。一般的に、このシステム
のアドレス・スペースの重複は、全てのプロセスに共有
されるセグメントに生じる。 これらの公知のセグメントは、アドレス衝突しないよう
にチェックするシステム・プログラムによって生じる。
このように、セグメンテーションは、ユーザープログラ
ムを互いに対して保護し、かつオペレーティング・シス
テムをユーザープログラムに対して保護する。いくつか
のプロセスによって共有されるセグメントは、これらの
プロセスの一つによる譲使用からは保護されない。 この問題を解くために、リングシステムが利用され、そ
れによって手順及びデ−タセグメントは４段階体系にグ
ループ化される。４つのりング種類は０〜３の番号がつ
けられる。 各リングはシステム特権レベルを、穣大の特権をレベル
０（最も内側のりング）、そして最４・の特権をレベル
３で（毅も外側のリング）表わす。 このシステムの各手順はそれに割り当てられた最小及び
最大実行リング番号を有し、かつそれはこの手順を呼ぶ
ものを指定する。手順は、他の手順を呼ぶことができ、
かつそれらにパラメータを通すことができるサブルーチ
ンである。リングシステムの一般的役割は次の様である
。 １ 内側リング内の手順は外側リング内のデータを自由
に呼び出す。 逆に、外側リングの手順は内側リング内のデータを呼び
出すことができない。 ２ 外側リングの手順は内側リングの手順に分岐するこ
とができるが、逆は不可能である。 ３ デ−夕を含む各セグメントは２リング値を、一方は
読み出し（ＲＤ）のために、かつもう一方は書き込み（
ＷＲ）のために割り当てられる。 これらのリング値は最大ＩＪング値を指定し、かつ読み
出しあるいは書き込みモードのどちらかでデータを呼び
出すとき、手順は解釈実行される。 手順命令が実行される毎に、この手順のりング番号（効
果的アドレスリング、ＥＡＲ）は照会データを含むセグ
メントに割り当てられたりング番号によってチェックさ
れる。 ＥＡＲは、命令・カウンターのプロセス・リング番号と
、アドレツシング通路のデータ記述子及び基本的レジス
タの全てのりング番号の最大番号である。 データを呼び出すことはリング番号の比較に基いて認め
られ、あるいは否認される。例えば、もしシステムテー
ブルが最大読み出しリング値３と最大書き込みリング１
を有するセグメント内に存在するならば、そのときリン
グ３内で実行されるユーザー手順はこのテーブルを読み
出すが、しかしこのテーブルを更新しない。前もって設
計することにより、リング０と１はオペレーティングシ
ステムのために指定され、かつリング２と３はユーザー
のために指定されている。 リング川ま全システムオペレーションに重大なこれらの
セグメントを含む。ＩＪングーは、故障が破滅的になら
ず、回復できる容量のシステムセグメントを含む。ユー
ザーはチェックアウト・プログラムのためにリング２を
、そしてデバッグプログラムのためにリング３を利用す
る。Ｆ 手順コール手順コールはここで説明されるシス
テムにおいては重要な機能である。 手順コ−ルはある手順から別の手順に通すために使用さ
れる。 すなわち、ユーザー手順でオペレーティングシステム・
サービスを用いるために、そしてオペレーティングシス
テム内にモジュール構成を達成するために使用される。
手順コールは命令及びスタックと呼ばれるハードウェア
認可実体によって達成される（第７Ａ図）。 スタックは、最後に入り最初に出ろを基体にしてデータ
を受け取り、記憶し、そして訂正する機構である。 スタツクはスタックセグメントと呼ばれる特別のセグメ
ント内にある。 スタツクセグメントはスタツクフレーム７０１（第７Ａ
，７Ｂ図）と呼ばれる多数の隣接部分から成り、かつそ
れは機能的に各手順に割り当てられる。第１のスタツク
フレームはセグメントのトップにロードされ、かつ次の
フレームはその後にロードされる。没後のロードされた
フレームがスタツクのトップと考えられる。Ｔレジスタ
７０２は、現在有効なプロセスのスタックのトップを定
める。事実上のＴレジスタがこのシステムの全ての他の
プロセスのＰＣ鱗均に存在する。第７８図のスタックフ
レーム７０１は３つの領域から成る。 すなわち変数を記憶するワーク領域７０２、レジスタの
内容を保持する保持領域７０３、及び手順間でパラメー
タを遺す通信領域７０４から成る。手順コールの前に、
ユーザーは、彼が保持することを望むレジスタを指定し
なければならず、かつ彼はコールされた手順に通される
パラメータを通信領域にロードしなければならない。コ
ールがなされるとき、ハードウェアは命令カウンタＩＣ
及びコ−ルされた手順からの復帰を容易にするため指定
されたベース・レジスタの内容を保持する。各手順コー
ルはスタックセグメント７０１内にスタックフレームを
創り、かつ次にネスティングされたコールは別のフレー
ムを創る。 このようにコールされた手順の一つからの各出口がスタ
ツクフレームをスタツクから削除させる。このように、
規則正しい復帰を容易にするコールの履歴が維持される
。異るリング内で実行される手順の保護を保証するため
に、異るスタックセグメントが使用される。 プロセス毎の保護リングに相当する１スタツクセグメン
トがある。ＰＣＢは、プロセスと関連したりング０，１
，２のスタツクセグメントの開始を指示する３つのスタ
ツク基本語を含む。リング３・スタツクセグメントは内
方コールによってはけつして入ることができず、それ故
、そのスタツク開始アドレスはＰＣＢには必要でない。
４ プロセス管理及び同期化このシステムは、ソフトウ
エア、ハードウエア、及びファームウェアの組み合せを
使用するオペレーティングシステムにより制御されるマ
ルチプロセス・オペレーションをなす。 ソフトウェアはシステム内にプロセスを創りかつ削除す
る一方、ハードウェアとファームウェアはＣＰＵのプロ
セスを多重化する。さらに、ソフトウェア、ハードウェ
ア、及びファームウエアの組合せによりプロセス間の同
期化をする。プロセスは常にではないが通常、関連した
ジョブ処理中に、そしてこのオペレーティングシステム
によって必要と考えられる目的のために他の時に、１／
０オペレーションの開始及び終了で開始され、そして停
止される。それ故、通信システムは、関連したプロセス
を効果的に開始させ、かつ停止させるために、そしてそ
れらの間に情報を通すために必要である。このハードウ
ェアシステムは、プロセス間に通信結合を形成するため
、セマフオア（ｓｅｍａｐｈｏｒｅｓ：信号機）と呼ば
れる内部メッセージを発生する。Ａ プロセス状態プロ
セスは任意のときに４つの可能なステートのうちの一つ
である。 すなわち、動作中、準備中、待機もしくは中止中である
。 ハードウェアは４つの可能なプロセスステートを認識し
、かつプロセスデイスパツチ、ステート変化を達成する
ため、またプロセスステ−トに基いたデータ構成を維持
するため種々のファームウェア手順を実行する。ＰＣＢ
はその関連したプロセスの現在のステートを限定するス
テート・フィールドを含む。プロセスは、それがＣＰＵ
の制御を有するとき動作ステートにある。 この状態はアドレススペース（セグメントテーブル）及
び開始アドレスをＣＰＵに供給することを含む。ＣＰＵ
はそのときプロセスの手順セグメントにある命令を実行
する。 現在動作中のプロセスのためのＰＣＢのプロセス名称Ｊ
テーブル語（論理アドレス）はシステムベース範囲内で
動作中のプロセス語（ＢＡＲ十６０）に保持される（表
６）。（洋：表５に表示されたシステムベースは表６に
表示されたものと同じであるが、いくつかの詳細は省略
されている。 ）準備ステートはプロセスがＣＰＵによって認められな
いのでＣＰＵの制御を有さないことを除いて動作中ステ
ートと等しい。 準備ステートのプロセスはＣＰＵを他の準備プロセス及
び動作中プロセスと争う。信号を通してメッセージのよ
うな特別なイベントが生じるまでプロセスが続かないと
きそれは待機ステートにある。 待機プロセスはＣＰＵを争わないが要求されるイベント
を他の待機プロセスと争う。中止プロセスはソフトウェ
アによって１時止められ、後で再び始められるプロセス
である。 プロセスを止めて再び始める決定はプロセス以外のもの
である。このように中止プロセスは活動的でなくそれゆ
えイベントの発生の通知を受け取れず、またＣＰＵを利
用できない。プロセスは次のような状態（コンディショ
ン）で中止される： ‘１｝ 終了命令を実行することによって（全ての機能
を完了した結果として）■ オペレーティングシステム
によって中止命令を実行することによって‘３１ 制御
がオペレーティングシステムに伝達されることによって
例外コンディションの発生によって Ｂ プロセス・デイスパツチ プロセスが動作中プロセスの動作によってあるステート
から他の随意的ステートに移し、もしくは他のプロセス
動作によって不随薫ステートに移す。 ディスパッチャとして知られているＣＰＵファームウエ
アはステート間のプロセスのトランザクションを制御す
る。 デイスパツチヤは準備ステートあるいは待機ステートに
あるプロセスを処理するために−粗の待ち合わせを使用
する。中止プロセスはソフトウェアによって制御される
。第６，８，９図を参照すれば、準備あるいは待機プロ
セスはＰＣＢとプロセスリンクと呼ばれる特別の待ち行
列エントリーとによって表わされる。 第９図はＧＯセグメント８０２の内容の展開用を示し、
有効プロセスの８０３ａ一８０３ｂと８０３ｃ一８０３
ｇのプロセスリンクを含み、中止プロセスの自由プロセ
スリンクの８０５ａ−８０５ｃを含む。各プロセスリン
クはプロセス名称（Ｊ、Ｐ）「プロセス優先権及び待ち
行列中の次のプロセスリンクへの指示を指定する。これ
らは待機待ち行列８０３ａ−ｂ及び準備待ち行列８０３
ｃ一ｇのようなさまざまなタイプの待ち行列である。Ｇ
テーブルとして知られている、Ｊテープルに類似してい
るハードウェア装置は、（第６，８図）、一般的な（公
知のシステム中）セグメント８０２一８０２ｎへの指示
を含む。 Ｇテーブル８０１の第１の素子ＧＯはデイスパツチャ待
ち行列を含むセグメント８０２を指示する。Ｇテーブル
８０１へのＧテーブル指示は第５図のシステムベース５
０２に現われる。またこのシステムにおいて、ベースは
ＧＯセグメント８０２の準備待ち行列８０３ｃ一８０３
ｇのヘッド８０５を講限りする内部プロセス待ち行列語
（ＩＦＱＷ）と呼ばれるエントリーである。このように
ディスパッチャは、準備待ち行列８０３ｃ一８０３ｇを
考慮することによって全ての準備プロセスを調査するこ
とができる。 現在動作中のプロセスがステートを変えるとき、ディス
パツチャは準備待ち行列のヘッドでプロセスリンクを取
り除きＰＣＢを呼び出すために１、Ｐ名称を使用する。
ＰＣＢによって定められたプロセスはそのとき新しい動
作中プロセスとなる。１つ以上のプロセスが同じイベン
トで待ち受けられるので、待機中プロセス８０３ａ−８
０３ｂの待ち行列は各々のイベントに存在する。 待機中プロセスはまたＧＯセグメントにあるプロセスリ
ンク８０５を通して一緒に配列される。待機待ち行列の
ヘッドへの指示はセマフオア９０３（後で記述されるた
め）にある。多数のイベントはプロセスが待機する間に
存在し、それゆえ各々が関連したセマフオア９０３と９
０４を有する多数の待機待ち行列がある。準備あるいは
待機中プロセス数は大きく変化する。 このように準備及び待機待ち行列を命ずるプロセスリン
ク数もまた変化する。この事実によりディスパツチャの
メモリ管理問題が生じる。その問題はフリー・プロセス
リンク待ち行列８０５ａ−ｃと呼ばれる他の持ち行列に
より解決される。この待ち行列は準備もしくは待機待ち
行列により使用されないセグメントＣＯ内の全てのプロ
セスリンクと結合し、そして準備もしくは待機中プロセ
スの特別な待ち行列を延ばすのに使用されることができ
る。フリー・プロセスリンク待ち行列８０５のヘッド９
０２への指示はＧＯセグメント８０２の開始近くに存在
する。Ｃ プロセス同期 プロセス同期は同じタスクに２つのプロセスワーキング
のアクティビティを調整するよう命ぜられる。 同期は通信プロセスのアドレススペースにあるデータ構
成であるセマフオア９０３一９０４を使用して達成され
る。セマフオアはイベントの発生を知らせ、かつメッセ
ージの待ち行列を処理するために使用される。このよう
な関係のイベントは、ある他のプロセスに関心あるプロ
セスによって認められる。このイベントは非同期オペレ
ーションの完了、あるいは一手段の効力の完了である。
プロセスはイベントの発生を知らせるために２つのセマ
フオア・オペレーションを使用する。 一方のオペレーションはセマフオアに信号を送り、他方
はセマフオアから信号を検出する（送り動作はいまいま
Ｖオペレーションと呼ばれ、受け取り動作はＰオペレー
ションと呼ばれる〉。送り動作は、データが準備中であ
るデータあるいは信号をプロセスに送らせる。セマフオ
アは、別のプロセスが信号を検出する準備中となるまで
信号を記憶する。 このように、送りプロセスは、それがデータを送ってか
らは、自由に進む。受け取りオペレーションは指定され
たセマフオアを調査し、信号を検出する。一もし信号が
存在するならば、受け取りプロセスは命令を解釈実行し
続ける。しかしながら、もしセマフオアに信号がないな
らば、受け取りプロセスは待機ステートに入る。そのと
きセマフオアは待機待ち行列の先頭の指示器として役立
つ。このプロセスは、別のプロセスがその特別のセマフ
オアに信号を送るまで、セマフオアで待ち合せる待機ス
テートのままにされる。このように、セマフオアは、プ
ロセスが信号を検出するまで信号を保持することができ
、あるいはセマフオアは、信号がそれに送られるまでプ
ロセスを保持することができる。メッセージはまたプロ
セスからプロセスに通される。 メッセージは信号プラス追加情報と同じ現在もしくはそ
うでない特質を有する。 情報の一部はハードウェアによって供給され、かつ一部
はメッセージを送ったプロセスの手順によって供給され
る。メッセージは送りプロセスのプロセス名を伴う。こ
のように、多くのプロセスは送りプロセスの名前をつけ
た単一のセマフオアを通して情報を送ることができる。
メッセージ・セマフオアは、プロセスによって検出され
るべく待機中のメッセージの待ち行列を有する。 信号セマフオアによって、メモリのスペース要求は、現
存するメモリ管理問題を増加させかつ減少させる。再び
、この問題はフリー・メッセージ・リンクの待ち行列に
よって解決される。これらのリンクは、メッセージリン
クを供ｇ資しあるいは吸収する必要があるとき、容易に
見つけられるセグメント内の既知の場所にある。 セマフオア及びそこで形成される待ち行列を異るプロセ
スによって共有されるので、全セマフオア構成が保護さ
れる。 これは、セマフオアを含む任意のセグメントの呼び出し
を制限するハードウェア及びソフトウェアによって達成
される。このように、セマフオアはセマフオア記述子セ
グメント内になければならず、（もしシステム通信が必
要ならば）そのいくつかはＧセグメントである。しかし
ながら、全てのＧセグメント（００を除く）はセマフオ
ア記述子セグメントである。各セマフオァ記述子はセマ
フオアへの指示器を含む。 セマフオア・アドレスはセマフオア記述子を通して開発
され、このようにセマフオアの付加された保護を形成す
る。セマフオア・セグメントは、セグメント内のセグメ
ント番号及び相対位置を使用して論理的に、あるいはＧ
、Ｄ番号を使用して直接にアドレス指定される。Ｅ プ
ロセス制御ブロック構成 第４図を参照すると、プロセス制御ブロック（ＰＣＢ）
のフオーマツトが示されている。 プロセス制御ブロック４００は主メモリの記憶領域であ
って、ＣＰＵ状態を保持するプロセスに利用される。Ｐ
ＣＢのアドレス指定は第５図に関して上述したようにな
される。ＰＣＢ指示器５０７（第５図）は第４図のメモ
リ位層０でプロセス制御ブロックＰＣＢを指示する。メ
モリ位置を下方向に進むとき、４バイトだけ増加するの
に対して、メモリ位置０から上方向に進むとき、それら
は８バイトだけ増加する。下方メモリ位置は０から正方
向であると考えられるのに対して、０から上方向の位置
は貸方向と考えられる。上方位置はオプショナルであり
、かつプロセス制御ブロックに含まれてもよいし、含ま
れなくてもよい。 また位置１４８〜１７６もオブショナルである。（メモ
リ位置の下の数字はプロセス制御ブロックＰＣＢの０基
準位置からの変位をバイトで指定し、かつ特許図面にお
いて普通部品を論捉りするために使用される参照番号と
混同すべきでないということに注意のこと）バイト１６
を含まず、バイト０から上方に開発されるとき、４つの
プロセス主要語ＰＭＷＯ〜ＰＭＷ３が記憶され、かつ各
プロセス主要語ＰＭＷは長さが４バイトである。プロセ
ス主要語０はバイト０〜３を占め、かつ４部分から成る
。すなわち、ケーパピリテイ・バイト、優先権バイト、
ステート・バイト及びデコー拡張バイトＤＥＸＴである
。第１０ａ図〜第１０ｄ図を参照すると、プロセス主要
語ＰＭＷＯの詳細が示されており、さらにケーパビリテ
ィ・バイト１００１の詳細第１０ｂ図に示されている。
第１０ｂ図を参照する。第１ビット１００５は、時間ァ
カウント機能がこのプロセスのために実行されるかどう
かを示すアカウント・モードビットである。アカウント
・モードビット１００５が２進０に設定されるとき、時
間アカウント機能はこのプロセスのために実行されない
。これに対してアカウント・モード１００５が２進１に
設定されるとき、時間アカウントが実行される。 科学モード・ビット１００６は、ゼロに設定されるとき
、この機械の科学レジス夕の保持が実行されず、かつ第
４図のバイト１４８〜１７６に位置した科学レジスタ保
持領域はプロセス制御ブロックＰＣＢには存在しない。
科学モード・ビット１００６が２進１に設定されるとき
、科学オプショナル特徴が存在し、かっこのプロセスに
おいて使用され、そして科学レジスタ保持領域は、必要
なとき科学レジスタの内容を保持するために使用される
。コード・モード・ビット１００７は、標準コード・セ
ットあるいはコンパチプル・コード・セットがこのプロ
セスによって使用され、その位置の２進０は、標準コー
ド・セットが使用されているということを示すのに対し
て、第３のビット位置１００７の２進１は、コンパチプ
ル・コード・セットが使用されているということを示す
。ケーパビリテイバィトの残りのビットはゼロに設定さ
れる。優先権バイト１００２の詳細は第１０ｃ図に示さ
れている。 第１０ｃ図を参照すると、優先権バイト１００２の最初
の４つのどツト１００８が、その任意のプロセス制御ブ
ロックＰＣＢと関連したプロセスの優先権レベルを設定
するために利用される。各プロセスは、規則正しい競争
プロセスのために使用される優先権の１６レベルのうち
の一つを割り当てられる。すなわち‘ａ｝準備プロセス
の闇の動作されるべきプロセスを選択するため、■プロ
セスを待ち行列にするために使用される。優先権は０か
ら１５に減少し、かつ任意の優先権レベルのために、Ｆ
ＩＦ○（技初に入り最初に出る）規則が適用される。優
先権バイト１００２の次の４つのビットはゼロである。
第１０ｄ図を参照すると、ステート・バイト１００３の
詳細が示されている。 ステート・バイトは、プロセス制御ブロック４００に関
連したプロセスに関して情報を供酪費するために利用さ
れる。 有効フィールドビットＡＩＯＩＯは、このプロセスが動
作するとき、２進１に設定される。中止フィールドＳＩ
ＯＩＩは、このプロセスが中止されるとき２進１に設定
される。副ステート・フィールドＳＳＩＯ１２は２ビッ
トフイールドであり、プロセスの次の副ステートを限定
する。 すなわち【ａ’、２進００に設定されるとき、プロセス
は不動作であり、‘ｂ’、２進０１に設定されるとき、
このプロセスは準備プロセスの待ち行列で待機しており
（Ｑ／ＰＲ／ＲＤＹ）、【ｃ’、２進１０に設定される
とき、このプロセスはセマフオアの待ち行列で待機して
おり（Ｑ／ＰＲ／Ｓ）、【ｄ’２進１１に設定されると
き、このプロセスはプロセッサによって実行されている
。中間オペレーションフィールド（ＭＯＩ）１０１３は
、割込みが生じるとき２進１に設定され、命令の実行中
、すなわちプロセスの完了前は、準備中である。拡張デ
コーモ−ドビツトＥＸＴＤＩ Ｏ １ ４は、このプロ
セスがこの機械のエミュレーションモードにあるデコー
拡張モードで動作するとき１に設定される。プロセス主
要語ＰＭＷＯの第４のバイトはデコ‐拡張番号を含み、
かっこのシステムがエミュレーションモードであるとき
利用される。 プロセス主要語ＰＭＷＩはプロセス制御ブロックＰＣＢ
のバイト４一７に記憶される。 ＰＷＭＩの詳細は第１０ｅ図に示されている。 状態バイト１０１６はＰＭＷＩの第１のバイトであり、
かつ状態レジスタ内容を記憶する。マルチプロセッサバ
イトＭＰＩＯ１８はマルチプロセッサアーキテクチヤに
おいて重要であり、さもなければこのフィールドはゼロ
である。プロセス主要語１の第２と第４のバイトはそれ
ぞれＭＢＺフィールド１０１７と１０１９であり、かつ
それらは通常の動作の間ゼロでなければならない。プロ
セス主要語ＰＭＷ２はプロセス制御ブロックのバイト８
〜１１を占め、かつ第１０ｆ図に詳細に示されている。 第１０ｆ図を参照する。ビット４〜３１からのフィール
ドは、セマフオアのローカル・ネームＳＥＧ、ＳＲＡＩ
０２１を含み、そしてプロセスが待機もしくは中止ステ
ートのどちらかのとき、それにＰＣＢがリンクされる。 例外クラス及びタイプ・フイールド１０２３は、プ。セ
スが例外後中止ステートにやる割込状例外のクラス及び
タイプを含む。ビット４〜１５からのフィールドは、プ
ロセスが前述したのとは異るステートにあるとき無意味
１０２２である。 プロセス主要語ＰＭＷ３はＰＣＢ内でバイト１２〜１５
を占め、かつデコー拡張テーブルを指示する。 ＰＭＷ３の詳細のために第１０ｇ図を参照する。ＤＥＴ
Ｓフィールド１０２４はテーブルへのェントリ数を限定
し、かつもしこのフィールドがゼロであるならば、デコ
ー拡張はこのプロセスには認められない。ＤＥＴＡフィ
ールド１０２５は１０ゞィトを単位にしたデコー拡張テ
ーブルの絶対アドレスであり、かつもしＤＥＴＳＺが０
でないときのみ重要である。 デコー拡張テーブルはＤＥＴＳＺェントリから成る。各
ェントリは１バイトの大きさである。テーブルのＤＥＸ
Ｔ番目のェントリはプロセスのケーパビリティを限定し
て、デコー拡張モードＤＥＸＴで動作させる。 ＤＥＸＴ番目のバイトが０のとき、デコー拡張番号ＤＥ
ＸＴは許されないのに対して、もしＤＥＸＴ番目のバイ
トが１ならば、デコー拡張番号ＤＥＸＴは許される。０
と１以外のＤＥＸＴの値は非合法である（第１０ａ図の
ＤＥＸで番号１００４参照）。 ＰＣＢ４００のバイト１６〜２３はそれぞれ２アドレス
スペース語ＡＳＷＯとＡＳＷＩを含み、各ＡＳＷはセグ
メントテーブル語のアレイへの指示器を含む。 ＡＳＷＯとＡＳＷＩの両方はそれぞれ、第１０ｈ図に示
されたのと同じフオーマツトを有する。セグメントテー
ブル語のアレイのサイズはアレイ内のセグメントテーブ
ル語の数によって限定され、典形的にはＡＳＷＯのため
に６つとＡＳＷＩのために８つから成る。ＳＴＷＳＺフ
ィールド１０３６はセグメントテーブル語のアレイのサ
イズを示す。セグメントテーブル語アレイフィールドＳ
ＴＷＡＩ０２７は１６バイトを単位にしてアレイの絶対
アドレスＳＴＷＡを含む。すなわちアレイの絶対アドレ
スはバイトでＳＷＡの１階である。 ＰＣＢのバイト２４〜２７は第１０ｉ図に詳細に示され
た例外語ＥＸＷを含む。 例外語は、プロセス主要語ＰＭＷ２内に記憶されたよう
なクラスに従うプロセス側外に続いてなされる動作を限
定する例外クラステーブルへの指示器（ＳＥ○、ＳＲＡ
）１０２９を含む。 （第１０ｆ図参照）。例外語ＥＸＷのＭ欧フィールド１
０２８は０でなければならない。ＰＣＢのバイト２８〜
３１内に位直したスタック語ＳＫＷは、プロセスが動作
していないときプロセスのスタツクのＴレジスタのトッ
プの値を含み、第１０ｉ図に詳細に示される。 第１０ｊ図を参照する。ビット０と１はＴＡＧフィール
ド１０３０を限定する。ＴＡＧはその内容によって記述
子のタイプを示し、かつＳＫＷのためにゼロでなければ
ならない。 ＳＫＷ語のビット２と３は保護目的のためにスタツクの
セグメント・アドレスに関連したりング番号を含むリン
グフィールド１０３１を含み、そしてこの場合セグメン
ト・アドレスはゼロでなければならない。ビット４〜３
１はセグメント番号ＳＥＧと、セグメント関連アドレス
ＳＲＡＩ０３２を含み、かつそれはセグメントテーブル
で記述されるセグメントと、このセグメント内のセグメ
ント関連アドレスを識別するフィールドである。スタッ
ク語ＳＫＷは、プロセスが動作ステートを離れる毎に更
新される。それはこのプロセスが動作する毎にＴレジス
タの内容を再記憶するために使用される。この最後の場
合に、ＴＡＧＩ０３０とＲＷＣ１０３１はゼロであるか
テストされなければならず、さもなければ非合法なＰＣ
Ｂ例外が生じる。ＰＣＢ４００のバイト３２〜３５、時
にはＩＣＣとして参照される命令カウンタ内容語ＩＣＷ
を含む。 第１０Ｋ図を参照すると、命令カウン夕語にＷの詳細が
示され、ここでＴＡＧフィールド１０３３は２進００を
含まなければならない（すなわちゼロ以外の値は命令カ
ウンタにおいて非合法である）。 ビット２と３を占める現在のＲＩＮＧフィールド１０３
４は、主記憶装置状態の呼び出し権を決定するときに使
用されるプロセスの現在のリング番号を限定する。ビッ
ト４〜３１は、セグメント番号と実行されるべき次の命
令のアドレスを限定するセグメント関連アドレス（ＳＥ
Ｇ、ＳＲＡ）１０３５を限定する。 バイト３ ６〜３ ９のＭＢＺフイールドはゼロでなけ
ればならない。 （Ｍ故フィールドは常にゼ。 でなければならないフィールドを示すということに注意
）。Ｍ欧語はＰＣＢが名前Ｊ、Ｐから呼び出される毎に
テストされる。 もしそれがゼロでないならば、非合法ＰＣ財例外が生じ
る。 スタツクベース語ＳＢＷＯ一２はプロセス制御ブロック
４００内のバイト４０一５１を占める。 これらの語は第１０１図に詳細に示されたのと同じフオ
ーマツトを有する。それらはスタツクオベレーシヨンの
間に利用され、かつ使用されるときはいつでもそれらの
ＴＡＧフイールド１０３６はＲｍＧフイールド１０３７
はゼロでなければならず、さもなければ非合法ＰＣ鷲例
外が生じる。 ビット４〜３１‘ま、それぞれリング０，１，２のため
にスタックセグメントの第１のバイトのセグメント・ア
ドレス（ＳＥＧ、ＳＲＡ）１０３８を含む。プロセス制
御ブロック４００のバイト５２〜８３はベースレジスタ
保持領域（８語）のために指定されたスペースである。 バイト８４〜１４７は全ての汎用レジスタ（１虎積）の
値を保持するために利用される保持領域である。バイト
１４８〜１７９は科学レジスタを保持するために利用さ
れる保持領域である（８語）。 ５つの２重語が、ＰＭＷ項積のアカウント・モードビッ
トが設定されるとき、時間アカウント目的のためのＰＣ
Ｂゼロアドレス上方のＰＣＢ４００内に備えられる。 これらの語はＰＣＢアドレスマイナス８からＰＣＢアド
レスマイナス４０に位置する。各語は、最初の５２ビッ
トにマイクロ秒単位で表わされた時間もしくは期間を含
み、ビット５２〜６３はゼロで満たされる。余剰時間終
了倍長語ＲＴ０（ＰＣＢ内の０上方の最初の８バイト）
は、終了例外が生じる前に、このプロセスに代ってプロ
セッサによって実際上費やされるだけの時間を含む。 ＲＴＯ語は次の様にして更新される。すなわちプロセス
が動作ステートを出る鏡に、プロセスタイマー値はＲＴ
Ｏ語内に記憶される。プ。セスが動作ステートに入る毎
にプロセスタイマー値はＲＴＯからロードされる。バイ
ト７〜１５の動作時間アカウント ＲＵＡ倍長語はプロセスが動作ステートになった全プロ
セッサ時間を指定する時間カウンタである。 アカウント時間は、プロセスの代わりにプロセッサによ
って独立的に実際上費やされる時間である。ＲＵＡ語は
次の様にして更新される。すなわち、プロセスが動作ス
テートを出る毎に、プロセスタイマーＰＴの値は読みこ
まれる。ＲＴＯとＲＴの内容の差はＲＵＡに加えられる
。（連続的に、ＰＴ値はＲＴＯ内に記憶される）。プロ
セスが中止されている時間は計算されないということに
注意されたい。ＲＴＯとＲＵＡ語は、もしアカウント・
モードビットが０に設定されていてさえ更新される。し
かしながら（後述される）ＣＥＴ、ＲＴＡ、ＷＴＡ語は
、プロセス主要語ＰＭＷＯのアカウント・モードビット
が１に設定されているときにのみ、プロセス制御ブロッ
クに備えられる。 それらはこの場合にのみ更新される。バイト１７〜２３
の待機時間アカウント ＷＴ鳩語は、プロセスが待機ステートにあった真の全時
間を記す実時間カウンタである。 ＷＴ鳩語は次の様にして更新される。すなわちプロセス
が待機ステートを出る嶺に、一日時計の時間値ＴＯＤが
読み込まれ、かつＴＯＤの値からＣＥＴ語の値を差し引
いた値はＷＴＡ語に加えられる。バイト２４〜３１に位
置した準備時間アカウントＲＴＡ語は、プロセスが準備
ステートにあった真の全時間を記す実時間カウンタであ
る２重語である。 ＲＴＡは次の様にして更新される。すなわちプロセスが
準備ステートを出る毎に、一日時計の時間値ＴＯＤが読
みこまれ、かつＴＯＤの内容からＣＢＴの内容を差し引
いたものがＲＴＡに加えられる。バイト３２〜３９の現
在のェントリ時間 ＣＥＴ２重語は、プロセスが次のステート、すなわち準
備、待機、動作、そして中止ステ−トの一つに入る一日
の時間を含む。 システムベース構成 第６図を参照すると、システムベース６００のフオーマ
ツトが示されている。 このシステムベースは絶対主メモリ内にあり、かつファ
ームウェアによって開発され、そして読み出すことがで
きるが書きこむことのできない境界アドレスレジス夕（
ＢＡＲ）を通して呼び出すことができる。境界アドレス
レジスタＢＡＲはハードウェアのために指定された主メ
モリ内の領域の下方にあって、かつハードウェアのため
に指定されたメモリのこの領域とシステムベース６００
とを分離する。さて第６図を参照する。システムベース
６００は、現在動作中のプロセスのためにジョブステッ
プ番号とプロセス群番号（Ｊ、Ｐ）を含む多数のシステ
ム特質を含む。 プロセスＪ、Ｐのローカル・ネームから、相当するプロ
セス制御ブロックＰＣＢの絶対アドレスが得られる。Ｊ
テーブルのサイズ及びアドレスはＪテーブル語（ＪＴＷ
）の内容によって限定される。この語はＢＡＲレジスタ
によって限定されたアドレスに置かれる。ＪＴＭのフオ
ーマットは第１１ａ図に示されている。第１２図のサイ
ズ（ＪＩＳＺ）１１０１あるいはＪテーブル１２０４は
、２５５のエントリまであるＪテーブル１２０４のェン
トリ数を限定する。 ＪＴＳＺＩＩＯＩは８ビットの正の整数である。すなわ
ちもしＪがＪＴＳＺよりも大きいならば、Ｊテーブルか
らの例外が生じる。Ｊテーブル１２０４の絶対アドレス
はＪテーブルポィンタ１ １０２を１母音することによ
り得られる。Ｊテ−ブル１２０４はＪテーブルェントリ
を含み、そのフオーマットは第１１ｂ図に詳細に示され
ている。各Ｊテーブルェントリは、Ｐテーブルポインタ
１１０４を１針音することによって得られるＰテーブル
１２０５の絶対アドレスを限定する。Ｐテーブルのサイ
ズ（ＰＴＳＺ）１１０３はＰテーブルのエントリ数を限
定する。ＰＴＳＺは８ビットの正の整数であり、かつそ
れは典形的には０〜２５５まで変化して、Ｐテーブルの
ェントリ数を指示する。 Ｐテーブルからの例外は、ＰがＰ丁ＳＺよりも大きいな
らは生じる。Ｐテーブル１２０５の各ヱントリは、プロ
セス制御ブロックインジケータ１ １０７を１針音する
ことにより、プロセス制御ブロック（ＰＣＢ）１２０６
の絶対アドレスを限定する。存在ィンジケータＰＩＩ０
５は、２進０に設定されるときＰＣＢ１２０６の不存在
を指示し、かつ２進１に設定されるときＰＣＢの存在を
指示する。（存在ィンジケータＰ１１０５が０であると
き、空のＰテーフルェントリ例外が生じる）。 Ｐテーブルインジケータのビット１〜７（第１１ｃ図）
は０（ＭＢＺ）１１０６でなければならず、さもなけれ
ば非合法Ｐテーブルェントリ例外が生じる。システムベ
ース６ ０ ０のアドレスＢＡＲ＋４において、Ｇテー
ブル語（ＧＴＷ）のフオーマット・バイトがあり、第１
１ｄ図に詳細に示されている。 第１２図のＧセグメントテーブル１２１２のサイズ及び
アドレスはＧテーブル語（ＧＴＷ）の内容によって限定
される。Ｇテーブル１２１ ２のサイズ（ＧＴＳＺ）１
１０８は、典形的に２５５ェントリまであるＧテーブル
のェントリ数を限定する。ＧＴＳＺは８ビットの正の整
数である。すなわちもしＧ番号がＧＴＳＺよりも大きい
ならば、Ｇテーブルからの例外が生じる。Ｇテーブル１
２１２の絶対アドレスはＧテーブルポィンタ１ １０９
を１母音することにより得られる。Ｇセグメントテーブ
ルエントリのフオーマツトは２語サイズ（８バイト）で
あり、かつＧセグメント記述子と呼ばれる。Ｇセグメン
ト記述子のフオーマットは第１１ｅと１１ｆ図に詳細に
示されている。全てのＧセグメント記述子は直接的であ
り、それ故間接ビット１、１ １１１は０でなければな
らず、さもなければ非合法記述子例外が生じる。存在ィ
ンジケータＰＩＩＩＯは１ビットフィールドであり、か
つそれは２進１に設定されるとき、セグメントが、その
記述子が相当するセグメント番号の主記憶側層内に限定
されるということを示すのに対して、もしそれが０にク
リアされていたならば、セグメントは限定されず、セグ
メント記述子への照会により、セグメント例外をしそこ
なう。利用ビットＡＩｌ１２は１ビットフィールドであ
り、かつそれはセグメントが利用できるかどうかを指示
する。それはこのセグメントが限定される場合にチェッ
クされるにすぎず、（すなわちＰは２進１に等しい）さ
もなければそれは無視される。使用されたフラグフイー
ルドＵＩＩ１３は、セグメントが呼び出されたかどうか
を指示する。 もしＵビットが２進０に設定されるならば、このセグメ
ントは呼び出されないのに対して、もしＵフィールドが
２進１に設定されるならば、セグメントは呼び出される
。書きこまれたフラグフイールドＷＩＩ１４は、セグメ
ントが書きこまれたかどうかを指示する。 もしＷが２進０に設定されるならば、このセグメントは
書きこまれないのに対して、もしＷが２進１に設定され
ているならばセグメントは書きこまれる。Ｇセグメント
記述子のゲート・インジケータＧＳＩＩ１５は２進０１
に設定されなければならず、さもなければ非合法セグメ
ント記述子例外が生じる。この理由は、Ｇセグメントが
常にセマフオアを含み（逆は真ではない。すなわち全て
のセマフオアはＧセグメント内にあることが必要ではな
い）、そしてセマフオアの命令はＧＳコードを２進０１
にすることが必要であるということである。セグメント
１２１４のベースの絶対アドレスは、２４ビットのべ−
スフイールド１１１６によって第１１ｅ図のＧセグメン
ト記述子内に限定される。すなわちこのフィールドの内
容は絶対アドレスを得るために１所音される。第１１ｆ
図のＧセグメント記述子の第２の語はＧテーブル１２１
２内のビット位鷹３２〜６３を占める。ＲＳＵフイール
ド１１１７、ビット３２〜３９はソフトウェア使用のた
めに指定され、かっこの場合のようにＧセグメント記述
子として使用されるとき一般に無視される。ＭＢＺフィ
ールド１１１８は０でなければならず、さもなければ非
合法セグメント例外が生じる。ＭＢＺフィールド１１１
８はビット４０〜５１を占めるので、それは小さなセグ
メントＳＩＺＥのためのフィールドであるＳＩＺＥフィ
ールド１１１９を設定する。従って全てのＧセグメント
は４・さなセグメントタイプのものでなければならない
。セグメントＳＩＺＥＩ Ｉ １９はこのセグメント内
のバイト数を限定する１２ビットの正の整数であり、こ
のセグメントサイズは１６の倍数として解釈される。そ
れ故、Ｇセグメント１２１４のセグメントサイズは？６
バイト（小さなセグメント）を越えることができない。
Ｇセグメント内の変位Ｄが、ＤがＳＩＺＥＩＩＩ９より
も大きいかそれに等しいところで照会されるならば、セ
グメントからの例外が生じる。Ｇセグメント及びそのセ
グメント内の変位Ｄを使用する主メモリを呼び出す方法
はＧ、Ｄアクセシングと呼ばれる。 Ｇ、Ｄメモリオペレーションの間に生じる種々の例外は
Ｇ、Ｄアクセス例外として参照される。再び第６図のシ
ステムベース６００を参照する。 ＢＡＲ＋８とＢＡＲ＋４４の間に位直した９つのシステ
ム例外セル語がある。システム例外セル語ＢＸＣのフオ
ーマットは第１１ｇ図に示されている。システム例外が
生じるとき削除されたプロセスにメッセージを伝達する
ためにセマフオアカ沃Ｕ用されるので、これらのセマフ
オアへのポィンタはメモリの９位置内に見られ、そして
各位贋はシステム例外のクラス毎に一つの、システム例
外セルと呼ばれる。Ｍ旧Ｚフィールド１ １２０は２進
０に設定これなければならず、さもなければシステムチ
ェックが生じる。各例外セル（ＥＸＣ）はそれぞれシス
テム・ネームＧ、ＤＩ１２１と１１２２を含む。 システムベース６００のＢＡＲ十４４に位贋したチャン
ネル例外セルは、前述したシステム例外セルと同様のフ
オーマットを有し、かつチャンネル例外が生じるとき削
除されたプロセスにメッセ−ジを伝達するために使用さ
れるセマフオアのシステム・ネームＧＤを含む。 内部プロセッサ待ち行列語ＩＰＯＷはＢＡＲ＋４８で始
まるように位置し、かつそのフオーマットの詳細は第１
１ｈ図に示されている。 ＩＰＯＷ藷は、参照番号９０５と８０５によって第９図
に示されたような準備プロセスの待ち行列（Ｑ／ＰＲ／
ＲＤＹ）のヘッドを指示する。 準備プロセスの待ち行列（Ｑ／ＰＲ／ＲＤＹ）は準備ス
テートにある全てのプロセッサをリンクする。 それは準備プロセス待ち行列のトップを指示することに
よりＩＰＯＷ語のＱ／ＰＲ／ＲＤＹフィールド１１２４
（第１１ｈ図）のＨＥＡＤにより照会される。Ｑ／ＰＲ
／ＲＤＹフイールド１ １２４のＨＥＡＤは１６ビット
の正の整数を含み、それは、ＧＯセグメントとして参照
されるＧセグメント番号０のベースからＱ／ＰＲ／ＲＤ
Ｙの第１のバイトへの変位である。もしこのＱ／ＰＲ／
ＲＤＹビットフィールドが０であるならば、準備待ち行
列は空であると考えられる。Ｍ欧７イールド１１２３は
０でなければならず、さもなければシステムチェックが
生じる。 システムベース６００のＢＡＲ＋５２において、初期と
現在の再試行カウントのための記億が図示されており、
そのフオーマットは第１ １ ｉ図に詳細に示されてい
る。 ＮＥＳフィールド１１２５は非機能記憶フィールドであ
り、かっこのシステムベースによっては利用されない。
初期の再試行カウントフィールド１１２６と現在再試行
カウントフィールド１１２７は機械故障例外状態を発生
させるために機械エラーが創られる前に自動命令再試行
が実行される回数を制御するために使用される。それら
にリセット再試行カウントにより同じ数でロードされる
。第１１ｊ図に示された動作プロセス語 （ＲＰＷ）はシステムベース６００のＢＡＲ＋５６内に
記憶され、かつモノブロセッサ。 アーキテクチャの場合に優先権と共に、動作プロセスの
ネームを記憶するために使用される。ＮＦＳフィールド
１１２８と１１３１はそれぞれ非機能故障フィールドで
あり、かつ任意の手段による任意の目的のために利用さ
れるが、一般的にはシステムベースによっては利用され
ない。 動作プロセスの優先権レベルはＦＲＩフィールド１１２
９内に記憶される。非同期トラツブビツトがＡＢフィー
ルド１１３２内に記憶されるのに対して、非同期トラッ
プリングがＡＲＮフィールド１１３２内に記憶される。
モノプロセッサ・アーキテクチャの場合に動作プロセス
の論理ネームＪ、ＰはＪ、Ｐフィールド１１３３内に記
憶される。第１ １Ｋ図に示された絶対化テーブルポィ
ンタ語はシステムベース６００のＢＡＲ十６０に位直し
、かつそれは、ＢＡＲの内容をＩＳＬプログラムの全て
の絶対アドレスに加えることにより、初期システムロー
ド（ＩＳＬ）プログラムの絶対アドレスを開始するため
に初期システムロードで利用される。絶対化テーフルポ
ィンタ１１３５は絶対化テーブル（図示されず）の位置
を限定する。絶対化テーブルサイズはＡＴＳＺフィール
ド１１ ３４によって示されている。第１１１図に示さ
れたＣＰＵ直列番号語はＢＡＲ＋鼠に位置した４バイト
語であり、かつＣＰＵ直列番号フィールド１ １３６内
にＣＰＵの直列番号を含む。 第１１ｍ図に示された主記憶上限語は ＢＡＲ十斑に位魔し、かつそれは主記憶に最後に利用で
きる語の絶対アドレスを与えることにより主記憶上限１
１３９を示す。 ＢＡＲ十７２に、第１ １ｎ図に示された語が位置し、
初期システムロードＩＳり度瞳チャンネル番号（ＣＮ）
１１４０とハードウェア装置チャンネル番号（ＣＮ）１
１４１を形成する。 計算機システムで使用される装置の型式及び副型式は、
それぞれフィールド１１４３と１１４４にハードウェア
装置型式語（第１１ｏ図）によって示されるのに対して
、ＲＳＵフィールド１１４２はソフトウエアのために指
定される。 この語はシステムベースのＢＡＲ十７６に見られる。 第１１ｐ図に示されたのと同様のタイプのフオーマツト
を有する同様の藷は、初期システムロードで使用される
装置の型式及び副型式を含む。この語はＢＡＲ＋８０に
位置している。 計算機の再スタートボタンが押されると き、シユミレートされたＶオペレーションはセマフオア
で実行され、準備ステートに入る。 このセマフオアへのポインタはシステムベース６００の
ＢＡＲ＋８４で見られ、かつ再スタート・セル語と呼ば
れ、第１１ｑ図に示されたフオーマットを有する。この
フオーマツトは前述したシステム例外セルと同機であり
、それぞれＧフィールド１１４９とＤフィールド１１５
０においてセマフオアのシステム・ネームＧ、Ｄを含む
。Ｍ故フィールド１１４８は０でなければならない。 計算機システムに１以上のプロセッサがある場合、マル
チプロセス拡張のためにシステムベース６００のＢＡＲ
十８８に語が備えられる。 この語の詳細は第１１ｒ図に示されている。システムベ
ース及びプロセス制御ブロックの使用例第１２図を参照
すると、ユーザーセグメント、システムセグメント、あ
るいは待ち行列プロセッサ準備（Ｑ／ＰＲ／ＲＤＹ）セ
グメント、のアドレス指定をし、かつそれを呼び出すた
めに、プロセス制御ブロックと絹合せてシステムベース
がどのように利用されるかの一例が示されている。 主メモリ１２００はハードウェア使用のために指定され
た部分１２０３を有する。境界アドレスレジスタＢＡＲ
１２０２はシステムベース１２１５をハードウェアのた
めに指定されたメモリ１２０３の部分から分離する。境
界アドレスレジスタＢＡＲ１２０２は、境界アドレスレ
ジスタの内容を、システムベースに必要とされる項目の
４バイト単位の変化に加えることにより、システムベー
ス１２１５の項目のアドレス指定のために利用される。 次にこのアドレスは、必要とされるシステムベースの項
目の第１のバイトを指示する。 第１２図において、ＢＡＲ１２０２はＪテーブル語（Ｊ
ＴＷ）を指示している。前述したようにＪテーブル語は
Ｊテーブル１２０４を指示するボインタを有する。第５
図に示されたＪ番号をインデックスすることにより、Ｊ
テーブルェントリ１２１６が得られる。Ｊテーブルェン
トリにおいて、Ｐテーブル１２０５の絶対アドレスを指
示するＰテーブルポインタがある。Ｐテーブル１２０５
内のＰ番号（第５図参照）をインデックスすることによ
り、プロセス制御ブロック１２０６の絶対アドレスが得
られる。前に図示されたように、プロセス制御ブロック
ＰＣＢ１２０６において、２つのアドレススペース語Ａ
ＳＷＯとＡＳＷＩがある。ベースレジスタ１２０１のセ
グメントテーブル番号フィールドＳＴＮの高順位ビット
は２つのアドレススペース語の一方を呼び出すために使
用される。この場合には、セグメントテーブル語アレイ
ＳＴＷＡ１２０８を指示するセグメントテーブル語アレ
イＳＴＷＡポインタを有するＡＳＷＩである。ベースレ
ジスタ１２０１のセグメントテーブル番号ＳＴＮと共に
、８つのセグメントテーブル語の一つがＳＴＷ１２０８
に呼び出され、かつそれは８つのセグメントテーブル１
２１０の一つを指示する。ベースレジスタ１２０１から
のセグメントテーフルエントリＳＴＥはそのときセグメ
ント記述子が置かれるセグメントテーブル１２１０の２
５６のェントリの一つを創るために利用される。セグメ
ント記述子はそのときユーザーセグメント１２１１を呼
び出すために利用される。（詳細については、発明の名
称が“区分アドレス開発”でこの発明と同じ該受人に譲
渡された米国特許第３９斑０９６号を参照のこと）セマ
フオアを記憶するために利用されるシステムセグメント
１２１４を呼び出すために、Ｇテーブル語ＧＴＷはシス
テムベース１２１５で利用される。 Ｇテーブル語のアドレスは、システムベースのＧテーブ
ル語の変位を、境界アドレスレジスタＢＡＲ１２０２に
加えることにより得られる（第６図参照）。Ｇテーブル
語ＧＴＷはＧテーブル１２１２を指示するＧテーブルポ
インタを含む。このシステムに利用できるＧ番号を利用
し、かつＧテーブルにインデックスすることにより、Ｇ
セグメント記述子は呼び出され、それはシステムセグメ
ント１２１４のアドレスを指定するために利用される。
同様に、システムベース１２１５は、Ｑ／ＰＲ／ＲＤＹ
セグメント１２１３を指示する内部プロセッサ待ち行列
語ＩＰＱＷを位置させることにより、準備プロセス待ち
行列（Ｑ／ＰＲ／ＲＤＹ）を呼び出すために利用される
。 Ｇ 制御ユニット第１３ａ−１３ｃ図を参照すると、制
御ユニットの詳細が示されている。 制御ユニットは中央処理ユニット（ＣＰＵ）から分離し
て示されているけれども、それは実際上ＣＰＵの一部で
あり、かつ制御ストアユニットＣＳＵ１３０１、制御ス
トアインターフェイスアダプタＣＩＡ１３０２と付属副
ユニット、制御ストアローダーＣＳＬ１３０３、制御及
びロードユニットＣＬＵ１３０７から成る。 制御ストアユニットＣＳＵ１３０１は、制御及び。 ードュニツトＣＬＵ１３０４と制御ストアインターフェ
イスアダプタＣＵＬ１ ３０２を通して、制御ストアロ
ーダーＣＳＬ１３０３からマイクロ命令を受け取る。通
常の動作条件のもとで、マイクロプログラムはシステム
開始の闇外部源からロードされ、永久制御機能の機械に
なる。しかしながら、制御ストアユニットＣＳＵ１３０
１は種々の中央処理ユニットＣＰＵ１３０６を演算モー
ドにする様に再ロードされ、かつ開始される能力を有す
る。ＣＰＵのオペレーションの次のモードはＣＳＵ１３
０１の制御のもとで利用できる。 すなわち‘ａ’、固有モード、‘ｂ’エミュレーション
モード、‘ｃー固有及びエミュレーション同時モ−ド、
｛ｄ｝診断モードである。この能力は、ＣＰＵにあるマ
イクロ命令がエミュレーションユニット１３１６、算術
論理ユニットＡＬＵ１３１７、命令フェツチユニツトＩ
ＦＵ１３１８、アドレス制御ユニットＡＣＵ１３１９、
及びデータ管理ユニットＤＭＵ１３２１のような全ての
他のＣＰＵ機館ユニットのオペレーションを制御するた
めに使用されるマイクロオペレーション源であるために
、可能である。また中央処理ユニットＣＰＵ内に前述し
た汎用レジスタ１３０７、ベースレジスター３０８、科
学レジス夕１３０９、Ｔレジスタ１３１０、状態レジス
ター３１ １、命令カウンタＩＣ１３１２、及びハード
ウェア制御マスク・レジスタ１３１３が示されている。
典形的には、制御ストアユニットＣＳＵ１３０１は、読
み出し／書きこみランダムアクセスストア（ＲＡＭ）と
混ぜられた鮒のバィポーラー集積回路プログラム可能の
謙出専用メモリ（ＰＲＯＭ）である。 それは典形的には１５０ナノ秒の読み出しサイクルと４
５０ナノ秒の貫きこみサイクルを有する。制御ストアの
各位瞳は一つの槌ビットのマイクロ命令語（後に十分に
説明される）を記憶し、かつ各マイクロ命令語は１つの
ＣＰＵサイクルを制御する。制御ストアユニットＣＳＵ
１３０１の制御ストアの各位直が読み出されると、その
内容は、マイクロオペレーション制御信号を発生するマ
イクロオペレーション解読器によって解読され、かつ各
信号によりＣＰＵ内で指定されたオペレーションが行わ
れる。（詳細に後述される）。各マイクロ命令語内の位
置を分類することにより（詳細に後述される）、指定の
ＣＰＵオペレーションあるいは命令を実行する制御スト
アシーケンスが得られる。 各命令がＣＲＵによって開始されると、オペレーション
コード内のあるビットは制御ストア起動シーケンスを決
めるために使用される。命令解読機能によって設定もし
くはリセツトされるあるフロツプ（図示されず）のテス
トにより、必要なとき制御ストアメモリを更に特定のシ
ーケンスに分岐させる。制御ストアインターフェイスア
ダプタＣＩＡ１３０２は、制御ストアユニット１３０１
、データ管理ユニットＤＭＣ１３２１、アドレス制御ユ
ニットＡＣＵ１３１９、及び第１３１図の制御ストアメ
モリ１３３３のオペレーションを命令する算術論理ユニ
ットＡＬＵ１３１７と通信をする。 ＣＭ１３０２は、制御ストアアドレス変更、テスト、エ
ラーチェック、及びハードウェアアドレス発生、のため
の論理装置を含む。ハードウェアアドレス発生はエラー
シーケンスの起動アドレスを開発するため、あるいは開
始シーケンスのために一般に利用される。データ管理ユ
ニットＤＭＵ１ ３２ １は、ＣＰＵ１３０６と、第１
図に示された主メモリ及び／又はバッファストアメモリ
との間にインターフェイスを形成する。 どのユニットが、他のユニットに必要とされる情報を含
み、かつその情報を適切な時間にＣＰＵレジスタに入れ
るのかを認識するのはデータ管理ユニットの責務である
。 データ管理ユニットＤＭＵはまた部分的書きこみオペレ
ーションの間マスキングを実行する。命令フェツチユニ
ツトＩＦＵ１３１８は、ＤＭＵ１ ３２ １、ＡＣＵ１
３ １ ９、ＡＬＵ１ ３ １７、ＣＳＵ１３０１を
インターフヱイスし、かつ命令によって供給されるＣＰ
Ｕを保持する責務がある。 命令フェツチュニットは、現在の命令が完了するまで、
そのレジスタで利用できる次の命令を有する。この能力
を形成するために、命令フェツチュニットびＵ１３１８
は、通常１以上の命令を含む１２ゞィトの命令レジスタ
（図示されず）を含む。さらに、ＩＦＵは、ＣＳＵの制
御のもとで、命令が実際に必要とされる前に主メモリか
らの情報（命令）を要求し、このようにして、１２バイ
トの命令レジスタを常に更新する。 命令はこのように通常使用されないメモリサイクルによ
って前もって取り出される。命令フェツチユニツトはま
た各命令を解読し、命令長及びフオーマツトを他のユニ
ットに知らせる。アドレス制御ユニットＡＣＵ１３１９
は、ＣＭを遺して、ＣＣＵ、ＩＦＵ、ＡＬＵ、ＤＭＵと
通信する。 ＡＣＵ‘よＣＰＵの全てのアドレス開発に対して責務が
ある。ＡＣＵへの、ＡＣＵから、そしてＡＣＵ内の全て
のオペレーションは、このユニット内のＣＳＵマイクロ
オペレーション及び論理によって命令される。ＡＣＵの
通常のサイクルは命令の型式よりも命令内のアドレスの
型式に左右される。 アドレス型式に従って、ＡＣ山ま命令の各アドレスのた
めに異るオペレーションを実行する。ＡＣＵはまた奥形
的にはセグメント数と共に、８つの最も最近に使用され
たメモリセグメントのベースアドレスを記憶する連想メ
モリ１３１９を含む。 メモリ要求がなされる毎に、セグメント番号は、セグメ
ントのベースアドレスがすでに開発され、かつ記憶され
たかどうかを決定するため連想メモリ内容に対してチェ
ックされる。もしベースアドレスが連想メモリ１３１９
ａ内に含まれるならば、このアドレスは絶対アドレス開
発で使用され、かっかなりの時間が節約される。 もしベースアドレスが錘想〆モリ１３１９ａ内に含まれ
ないならば、それは王〆モリテーブルを呼び出すことに
よって開発される。しかしながら、セグメントのベース
アドレスが開発された後、それは後の参照のために、セ
グメント番号と共に連想メモリ内に記憶される。ＡＣＵ
、ｍＵ、ＤＭＵ、ＣＳＵとのインターフェイスは算術及
び論理ユニットＡＬＵ１ ３１７である。 その主要な機能は算術オペレーションとＣＰＵの必要な
データ処理を実行することである。算術論理ユニットの
オペレーションは完全に制御ストアユニットＣＳＵ１３
０１からのマイクロオペレーション制御信号に左右され
る。ＡＬＵ１ ３１ ７及びＣＳＵ１ ３０１と、スク
ラツチパツドメモリユニツトＬＳＵ１ ３ １ ５が関
連している（時にはまたローカル・ストアユニットとし
て参照される）。 それは奥形的には２５成立置く位置毎に３２ビット）の
ソリツデステートメモリと、そのメモリのための選択及
び読み出し／書きこみ論理袋贋から成る。スクラツチパ
ツドメモＩＪ１３１５はＣＰＵ制御情報及び維持能力情
報を記憶するために使用される。 さらに、スクラツチパツドメモリ１３１５は、データ処
理の間主としてオペランド及び部分的結果の一時的記憶
婆直のために使用されるワーキング位置を含む。 また計算機システムの種々雑多なステートを記憶するた
め、奥形的にＭのフリップフロップから成る補助メモリ
１３１７ａがＡＬＵ１３１７と関連している。 ＣＰＵはまた刻時ユニット１３２０を有 し、かつ本質的に２刻時システムがある。 すなわち第１の刻時システムは制御インターフェイスア
ダプタＣＭ１３０２のために時間調節をし、かつ第２の
刻時システムは中央処理ユニット内の機能ユニットのオ
ペレーションのためのタイミングパルスを発生する。第
１３ｃ図を参照すると、制御ストア語１３２５のフオー
マツトが示されている。 制御ストア藷は典形的には８４ビットの中であり、かつ
６つの主要フィールドに分割される。すなわち、ａ シ
ーケンス型式フィールド１３２６（３ビツト）ｂ 分岐
及び／又はマイクロオペレーション１３２７（２３ビツ
ト）ｃ 定数発生及び指示１３２８（１４ビット）ｄ
バスへのデータ１３２９（８ビット）ｅ マイクロオペ
レーション１３３０（３２ビツト）ｆ チエツク１３３
１（４ビット） 制御ストア語１３２５の３ビットＥフィ−ルドはシーケ
ンス制御フィールドとして使用される。 奥形的には７つの異るシーケンス型式があり、かつ一つ
はこの発明の計算機システムのために、予約された型式
である。第１３ｂ図のブロック１３３５を参照すると、
マイクロ命令１３２５の分岐フィールドＡ，Ｂ，Ｃ，Ｄ
，Ｅは、Ｅフィールドが２進０、１、あるいは２に等し
いとき、次のアドレスを発生するために利用される。 ＫＳレジスタ１３３７の技初の６ビットは、Ｂフィール
ド、Ｃテスト結果、Ｄテスト結果、及びＬフィールドと
共に利用され、次のマイクロ命令の次のアドレスを発生
し、それからマイクロ命令はアドレスレジスタＫＳ１３
３７内に魔かれる。 ８フィールドが２進４に設定されるとき（ブロック１３
３５を参照）、次の選択されたアドレスは割込み復帰レ
ジスタＫＡ１３３９から取られる。 ＫＡレジスタ内に記憶されたアドレスは、ハードウェア
割込みが生じるとき次のアドレス発生論理装贋によって
発生したものである。Ｅフィールドが２進５に設定され
るとき、分岐はマイクロプログラムサブルーチンからの
副復帰を開始するために使用される。使用されるとき、
復帰レジスタＫＲ１３４６の内容は次の制御ストアアド
レスとして使用される。復帰レジスタ１３４６は制御ス
トア令令を発することによってロードされ、そしてそれ
はインクリメンタ１３３８からＫＲレジスタ１３４６に
、ＫＳレジスタ１３３７の現在の制御ストアアドレス十
１をロードする。１レベルネステイング・サブルーチン
能力はＫＴ復帰分岐レジスタ１３４７を通して発生する
。 ＫＲレジスタ１３４６がロードされる毎に、ＫＲレジス
タの古い内容は、マイクロプログラム復帰が呼ばれる毎
にＫＴレジスタ１３４７に伝達される。すなわち、ＫＴ
レジスタの内容はＫＲレジスタに伝達される。第３のレ
ベルのネステイング・サブルーチン能力はＫＵレジスタ
１３４０によって供給され、かつ第４のレベルのネステ
イング・サブルーチン能力はＫＶ復帰分岐レジスタ１３
４９によって供酪農される。制御ストア語のＥフィール
ドが２進６に設定されるとき、アドレス指定された次の
制御ストア語は、インクリメンタ１ ３３８において、
ＫＳレジスタ１３３７の現在のアドレス十１に等しくな
る。Ｅフィールドが２進７に設定されるとき、ＣＳＵ１
３０１は診断モードに入り、次のアドレスは現在のアド
レス十１になる。 前述され、かつブロック１３３５で示された次の制御ス
トアアドレスへの分岐のシーケンス制御に加えて、第１
３ｂ図のブロック１３３６にはハードウェア発生シーケ
ンス制御が示されている。 （註：ブロック１３３５と１３３６はマイクロ命令が取
られる異るフオームを描くように図示されたハードウェ
アレジスタである）。ハードウェア発生分岐は、Ｅフィ
ールドを削除し、固定アドレスを制御ストアアドレスレ
ジスタＫＳ１３３７に入れる重合状態である（エラーの
ように、制御ストアスキャン等を開始する）。この分岐
は、割込みラインを１刻時期間の間高くし、かつＥフィ
ールドの制御のもとでＫＡ割込み復帰レジスタ１３３９
内に発生したアドレスを記憶することにより創られる。
ハードウェア発生アドレスは制御ストアアドレスレジス
タ内に置かれる。あるハードウェアノフオームウェア発
生割込みは、割込みブロックフリップフロツプが、割込
み条件が満足されるまでそれらのクラスの別の遮断が実
行されるのを妨げるとき優先権を持つ。ファームウェア
マイクロオペレーションは、ファームウェア制御のもと
にあるシーケンスの割込みブロックフリップフロツプの
リセットを制御するために存在する。ハードウェア制御
のもとでこれらのシーケンスはこのシーケンスの終りに
フリップフロップをリセットする。優先権によって表に
した次の条件はこのカテゴリに存在する。すなわち｛ａ
席。御ストアロード、‘ｂ）集Ｕ御ストアスキヤン、【
ｃ’ハードウエアエラー、‘ｄ’ソフトウエアエラーで
ある。残りのハードウェア条件は割込みブロックフリッ
プを設定しないが、しかし発生するときただちに動作を
生じさせる。優先権によって表にされた次の条件はこの
カテゴリに存在する。【ａー 開始 他ソフトークリア 【ｃー 維持パネルに入る ｛ｄ｝ 維持パネルに入る ‘ｅ’ハードウエアを出る 開始信号はＣＳＵｉ３０１をアドレス２進０に分岐させ
、リードウェアリセット可能のエラーをクリアさせ、ハ
ードウェア制御のもとで制御ストアスキャンシーケンス
を伴う制御ストアロードオペレーションを実行させる。 それはまたシステムを開始させる。ソフトウェアクリア
信号はＣＳＵ１３０１をアドレス２進０に分岐させ、ハ
ードウェアリセット可能のエラーをクリアさせ、割込み
ブロツクフリツプをリセットさせる。維持パネル入信号
はＣＳＵを維持パネル（図示されず）上のＣＳＵアドレ
ススイッチで前もって設定されたアドレスに分岐させる
。維持チャンネル入信号はＣＳＵを維持チャンネル（図
示されず）を経て発生したアドレスに分岐させる。 ロードされたアドレスは、維持チャンネルの一部である
維持バスＱＭＢ１３４４からなされ、かつ正当化される
。ハードウェア出信号はＣＳＵを２進アドレス２に分岐
させる。このシーケンスは維持手段として使用される。
このシーケンスの終りに、Ｅフィールド分岐を発するこ
とにより復帰が開始され、かっこのＥフィールドは２進
４に設定される。制御ストアロード信号はＣＳＵをアド
レス２進０に分岐させる。 それはまたＣＳＵ譲みこみサイクルフロツプ（図示され
ず）、システムクロツク１３２０をオフにし、ＣＳＵを
ロード・ステートに置く。ロード・ステートにおいて、
ＣＳＵは、制御ストアローダーＣＳＬ１３０３、ＩＯＣ
１３０５、主メモリ１０２、あるいは維持パネル１３５
５からロードされることができる。 ＣＳＬからロードされるとき、自動スキャンがロードの
終りに発生する。他の媒体からロードされるとき、スキ
ャンはマイクロオペレーション信号を発生するか、ある
いは維持パネル上のスキャンスイッチを設定することに
よって発する。制御ストアスキャン信号はＣＳＵをアド
レス２進０に分岐させる。制御ストアスキャンはこのシ
ーケンスの持続期間中ハードウェア制御のもとにある。
このスキャンの間、システムクロツク１３２川まオフで
あり、それ故、命令もしくはテストは実行されない。ス
キャン順序の終りに、ハードウェアは割込み復帰レジス
タＫＡの内容をアドレスレジスタＫＳに伝達し、このシ
ステムクロツクはオンにされ、制御はファームウェアに
復帰する。ハードウェアエラー信号はＣＳＵをアドレス
２進４に分岐させる。 通常の処理モードにおいて、任意のＣＰＵ機能ユニット
で検出されるハードウエアエラーはハードウエアエラー
ラインを動作させる（図示されず）。発生した制御スト
アシーケンスは、システム条件をテストして、とられる
べき動作を決定する。 診断モードにおいて、検出可能なハードウェアであるエ
ラー条件はマイクロ診断には明白である。マイクロ診断
はとられるべき動作を制御する。他方、ソフトウェアエ
ラー信号は制御ストアをアドレス２進１に分岐させる。
このアドレスは、マイクロプログラム制御のもとにある
ソフトウェアエラー報告シーケンスの開始である。再び
第１３ｃ図を参照する。Ｅフィールド１３２６は前述し
たように、分汁皮コードのための３ビットフィールドで
ある。 分岐及び／又はマイクロオペレーションフィールド１３
２７はＡ、Ｂ、Ｃ、Ｄ及びＬフィールド（または第１３
ｂ図のブロック１３３５で示されている）から成り、こ
こでＡフィールドは次のアドレスの上６ビットであり、
Ｂフィールドは鼠分岐のマスクフィールドの次のアドレ
スの中間４ビットであり、Ｃフィールドは鼠テストの１
つのための６ビットテストフイールドであり、Ｄフィー
ルドは６４テストのうちの一つのための別の６ビットテ
ストフイールドであり、そしてＬフィールドは最も重要
でないビットである。Ｋフィールド１３２８は１４ビッ
トフイールドであり、その６ビットは一定フィールドの
ためのものであり、４ビットは一定もしくはステアリン
グフィールドのためのものであり、そして４ビットはス
テアリングフィールドである。バスへのデータフイール
ド１ ３２９はＱＭＢバス１ ３４４のＱＡ部分への情
報を制御するための４ビットを有するＱＡフィールドか
ら成り、かつＱＢフィールドはＱＭＢバス１３４４のＱ
Ｂ部分への情報を制御するための４ビットを有する。Ｆ
フィールド１３３０はマイクロオペレーション副命令を
発生するために符合化される３２ビットのフィールドで
ある。Ｐフィールド１３３１はチェックのために予約さ
れた４ビットから成る。オペレーションにおいて、マイ
クロ命令語は制御ストアアレイ１３３３内に記憶される
。 ーサイクルのオペレーションの間、制御ストアアレイは
ＫＳアドレスレジスタ１ ３３７の内容によってアドレ
ス指定される。これによって、その位置の内容は読みこ
みラツチの群内に読みこまれるアドレスによって指定さ
れる。読みこみラッチの語内容の一部はＣＰＵの機能ユ
ニットの各Ｒ内の記憶レジスタに分布され、あるいはそ
れに伝達される。 各機能ユニットはシステムクロック源の制御のもとで制
御ストア語によって指定される必要な副命令を発生する
解読論理回路を含む。一般に、解読は、解読時間を減少
させるため、かつもし解読が中央で実用されたならば命
令信号を伝達するために通常必要とされるケーブル数を
減らすために、中央で実行されるよりもむしろＣＰＵの
各機能ユニット内で実行される。 さらに、この解読はケーブル遅延の差から生じる時間問
題を避けるために各ユニット内でなされる。さらに、各
ユニットで副命令を解読することにより、この機能ユニ
ット内に存在するある条件を表わす信号が、ＣＭユニッ
ト１３０２に復帰させる必要のないある副命令信号を発
生させるために必要とされる。 典型的解読語ユニット１３５９は、マイクロ命令語から
種々のフィールドを受け取り、かつマイクロオペレーシ
ョン信号ａ，ｂ，ｃ，ｄ，・・・・・・，ｒを発生させ
るように第１３ｂ図に示されている。典形的マイクロオ
ペレーション解読器１３５９はマイクロ命令語からの命
令を受け取る。マイクロ命令語からのフィールドは解読
され、かつ複数のラインｓ，ｔ，ｕ，……ｙ，ｚの一つ
を高く設定する。マトリックスは、点Ｑ，８，ｙ…．・
・Ｊ，のでｓ−ｚラインに予定の制御ラインインピーダ
ンスを結合させることにより形成される。典形的にはマ
イクロ命令からのフィールドが解読されるとき、ライン
ｓ−ｚの一つは高くなる。ギリシャ文字Ｑ−のによって
、マトリックス内に示された黒鳥点は２組の線の間を結
合するインピーダンスを表わし、任意の水平線にそつて
伝ぱんする電気信号は、インピーダンス結合（黒Ｖ点）
が示される垂直線ａーッに沿って伝搬するように結合さ
れる。 そのとき各垂直線ａ−ｙはＡＮＤゲート１３６０一１３
６５の各Ｒへの入力として結合される。他の入力信号は
またタイミング信号広を含み、ＡＮＤゲートｉ３６０−
１３６５に結合される。従って、各タイミング信号ｔｓ
が高くなるとき、他の入力信号が全て高くなるこれらの
ゲートは可能にされ、ＣＰＵの予定の機能ユニットにマ
イクロ命令信号を発生する。たとえば、もし読みこみラ
ッチ１３５７からの命令１３４１が解読され、かつ水平
ラインが高くなるならば、ａ，ｂ，ｃ’ｑ垂直制御線は
高くなり、ＡＮＤゲート１３６０，１３６１，１３６２
，１３６４は、Ｇタイミング信号がこれらのゲートに順
次印加されるとき可能にされる。従って「垂直制御ライ
ンがギリシャ文字Ｑ−の‘こよって表わされる異る点の
水平制御ラインに縫合される組合せは、制御ストアアレ
イ１３３３から供ｖ給されるマイクロ命令によって中央
処理ユニット内の機能ユニットを制御するため中央制御
ユニットＣＰＵにマイクロオペレーション信号を供ｖ給
する永久スイッチマトリックスを表わす。変更特徴を有
する永久ファームウェアは、計算機システムの能力とし
て必要なマイクロオペレーションのシーケンスを単に指
定することによってこの発明の機械内に創ることができ
る。通常のコンディションのもとで、データ は、またロ−カルレジスタＹＯ１３４３として公知のＣ
ＰＵ書き出しデータレジスタを通して制御ストアアレイ
１３３３内に書きこまれる。 制御フロツプ（図示されず）は、記憶装置アレイの上半
分あるいは下半分が書きこまれているかどうかを限定す
る。制御及びロードユニットＣＬＵ１３０４からのデー
タは維持バスＱＭＢを通してＣＩＡ／ＣＳＵに到達し、
そして制御ストアアレイ１３３３に書きこまれる前に記
億ロ−カルレジスタＹＯ１３４３によってバッファされ
る。記憶ローカルレジスタ１３４３は、読み込み及び書
き出しローカルレジスタの両方と時分割である。マルチ
プレクサＫＱＭ１３４５は維持パネル１３５５あるいは
マイクロ診断のどちらかによって制御されかつそれに結
合されたレジスタからの読み出し通路を形成する。比較
レジスタＫＰ１３５０は非機能的使用のために備えられ
、かつ主として保守目的のために使用され、そして比較
論理装置１３５２及び解読論理装置１３５１と共に利用
される。Ｈ プロセス制御のためのデイスバツチヤフア
ームウエアデイスパツチヤはフアームウエア／ハードウ
ェアユニットであり、かつその主要目的は種々の待ち行
列プロセスを管理し、かつプロセス間の切り替えをする
ことである。 そしてこのディスパッチャは待ち行列プロセスを更新す
ること、プロセス制御ブロックＰＣＢシステムベースの
動作プロセス語、及び新たなプロセスのレジスタを含む
。それはまた、セマフオアで実際上待機中のプロセスに
メッセージを送る。（Ｖオペレーションの後、ＩＯＣま
たは例外処理装置のためのシミユレートＶオペレーショ
ン）。それはまた、プロセスがそのメッセージを送るた
めにフリー・リンクセマフオアで待機しているときメッ
セージリンクを自由にするＰオペレーションの後、セマ
フオアでメッセージを待ち行列化する。さらに、デイス
バツチヤュニツトは固有モードでプ。 セス実行の“ロールィン”後、あるいはもし現在のプロ
セスが動作中であり、固有モードで実行されるならば“
競争”後、固有モード命令ファームウェアを呼ぶ。それ
はまたヂコー拡張ファームウェアを次のために呼ぶ。す
なわち‘ａ’そのデコー拡張内で実行されるプロセスの
ロールアウト中の一時的コール【ｂ’そのデコー拡張内
で実行されるプロセスのロールイン中の一時的コール‘
ｃ’そのデコ−拡張内で実行されるプロセスのロールイ
ン中の終りの最終的コール‘ｄ’もし現在のプロセスが
動作中で、そのデコ‐拡張内で実行されているならば、
競争の後の最後的コール さらに、このデイスパツチヤはこのシステムを、動作プ
ロセスがないときアイドルループ内に置く。 次の様にディスパッチャに入り、あるいはそこから出る
いくつかの方法がある。 ｛１）開始手順が最後のステップとしてのェントリを形
成する（発明の名称が“システム開始手丸頂’’で、こ
の出願と同じ談受人に譲渡された米国出願番号第５２斑
１４号を参照のこと）。 ‘２１ 開始及び中止命令がそのェントリのためにデイ
スパツチヤに供艶給される。 開始命令はプロセスを起動させ、かつ中止命令はプロセ
スを終了させる（発明の名称が“起動及び中止命令’’
である出願番号第５２９０１７を参照のこと）‘３’Ｐ
及びＶオペレーションはデイスパツチャへのェントリを
形成する。 Ｐオペレーションはセマフオアからのメッセージを検出
し、かつもしメッセージがなかったなら ば、そのときプロセスは待機ステートになる。 （発明の名称が“セマフオア上のＰ及び Ｖオペレーション”である。 出願番号第５２斑５６号を参照のこと） 要するに、デイスパツチヤは、どのプロセスが動作して
いるかを決定し、それから現在動作しているプロセスを
ロールアウトさせ（すなわちハードウエアレジスタ、ス
クラツチバッドメモリ等に含まれる現在動作プロセスに
関する全ての情報をＰＣＢ内に書きこむ）、そして新し
いプロセスをロールインさせる（すなわち新しいプロセ
スを動作させるのに必要な全ての情報を、種々のハード
ウェアレジスタ、スクラツチパツドメモリ等にＰＣＢか
ら書きこむ）ような適切な動作をとることによって、プ
ロセスを、従ってプロセス制御ブロックＰＣＢを管理す
る主要機構である。 デイスパツチャによって実行されるファームウェア内（
すなわち制御ユニット内）のオペレーションの表示は第
１４ａ−１４ｉ図のフローチャートで示されている。 例えば、第１４ａ図のブロック１４０２はデイスパツチ
ヤによって実行されるオペレーションの表示であり、こ
こでマイクロプログラム語は制御ストアユニットによっ
て供輪蒼され、かつ解論器１３５９によって解読される
とき、適当な一連のマイクロオペレーション信号１３６
０，１３６１等を通してＣＰＵの応用可能な部分を制御
して、記憶サブシステム１０２のシステムベースからＩ
ＤＯＷを回収し、そしてそれをスクラツチパツドメモＩ
Ｊ１３１５に伝達する。 同時に、ディスパッチャは、システムベースのＧテーブ
ル語ＧＴＷによって指示されたセグメント記述子のＧテ
ーブルからＧＯセグメント記述子（第１２図参照）に命
令取り出しをする。 ＩＰＯＷ語のビット１６−３１は１６ビットの正の整数
を含み、そしてそれは準備プロセスの待ち行列Ｑ／ＰＲ
／ＲＯＹのヘッド（最初のバイト）に対しての、ＧＯセ
グメントとして参照されたようなＧセグメント番号０の
ベースからの変位である。もしＩＰＱＷ語のビット１６
一３１が０ならば、１４０３準備待ち行列は空であると
考えられる。 もし準備待ち行列が空であるならば、それはＱ／ＰＲ／
ＲＤＹに現在待中のプロセスがなく、準備待ち行列は空
であるということを示す。決定ブロック１４０５内で決
定されるべき次の疑問は空ィンジゲータが設定されてい
るかどうかを決めることによって機械内に現在動作中の
プロセスがあるかどうかである。 もし空ィンジケータが設定されているならば（すなわち
現在動作中のプロセスがない）、そしてプロセッサを使
用するため待機している準備待ち行列のプロセスがない
ということは前もって決定されるので、この機械はアイ
ドルステート１４０６になる。 しかしながら、もしこの機械内に現在動作しているプロ
セスがあるが、機械を使用するために待機しているもの
はないならば、現在のプロセスはその次の命令１４０７
を呼び出す。さて、第１４ａ図のフローチャートの決定
ブロック１４０３に戻る。 もしＩＰＱＷのポィンタ領域に正の整数があるならば（
すなわちビット１６一３１）、ＧＯセグメントのＩＰＱ
Ｗ語によって指示された準備待ち行列のヘッドはスクラ
ッチパッドメモリに取り出される。（注：繰り返しを避
け、明りようにするため、制御ユニット及びＣＰＵと共
にディスパッチャの中間機能は省略される。 しかしながら一例によって前述したようなこのような中
間機能は存在するということが理解できよう）。 この点までに、準備待ち行列の待機プロセスがあるとい
うことが決定された。別の動作が示される前に、もし中
央プロセッサに現在動作中のプロセスがあるかどうかを
決定することが必要である。これはフローチャート表示
の決定ブロック１４１０で決定され、かつもし中央プロ
セッサに現在動作中のプロセスがないならば（すなわち
ＣＪＰなし）、準備待ち行列のヘッドは動作する１４１
２。しかしながら、もし中央プロセッサに動作中のプロ
セスがあるならば、デイスパツチヤはどれが優先権を持
つか、現在動作中のプロセスかあるいは準備待ち行列の
ヘッドかを決定しなければならない。従って、それ故シ
ステムベースＰＣＢ４００の動作プロセス語内に位置す
る現在のプロセス（ＣＪＰ）の優先権バイトは取り出さ
れる１４１３。そのとき現在動作中のプロセスＣＪＰが
、準備待ち行列のヘッドで特期している新しいプロセス
ＮＪＰよりも低い優先権のものであるかどうかについて
の決定がなされる１４１４（決定ブロック１４１４参照
）。もしＣＪＰがＮＪＰよりも低い優先権のものでない
ならば、ＣＪＰは中央プロセッサの制御のもとに残り、
かつ競争ィンジケータはリセツトされる１４１５（イン
ジケータは、最後の命令の始めがＣＪＰに代って実行さ
れ、それによって衝突の可能性が生じて以来、一以上の
新しいプロセスが準備待ち行列に置かれるのを除いて、
競争ィンジケータは常にゼロに設定される。 これらの状態のもとでは、競争ィンジケータ２進１に設
定される。 ）現在のプロセスＣＪＰが続けられ、かつ別の命令を実
行する前に、ＣＪＰがデコー拡張モード１４１５である
かどうかの決定がなされる。もしＣＪＰがデコー拡張モ
ードで動作しているならば、そのとき次の命令がエミュ
レーションモードで（すなわちデコー拡張）で実行され
、かつもしそれがデコー拡張モードで動作していないな
らば、次の命令が固有モードで実行される。再び決定ブ
ロック１４１４に戻ると、もし準備待ち行列の先頭のＮ
ＪＰがＣＪＰよりも高い優先権を持つならば（すなわち
その優先権番号はＣＪＰの優先権番号よりも低い）、現
在動作中のプロセスＣＪＰはその機械から“ロールアウ
ト”され、かつ新しいプロセスＮＪＰはその機械に“ロ
ールイン”される。従ってファームウェア優先権サブル
−チンＰＲＩＱ１ ４１ ８は、フアームウエアサブル
ーチンＲＩＬＯ１４１９の命令のもとで、ＬＩＦＯ優先
権によってかつＣＪＰの最初の“ロールアウト”による
優先番号によって、現在のプロセスＣＪＰを準備待ち行
列に向ける。ＲＬＬＯサブルーチンは、汎用レジスタ、
ベースレジスタ、科学レジスタ、Ｔレジスタ、状態レジ
スタ、及び命令カウン外こ記憶されるＣＪＰの情報の書
き出しを、王〆モリのプロセス制御ブロックＰＣＢの適
切な記憶領域に戻す。そしてそれをＲＵＡの更新にする
。さらに、ＰＣＢ内のプロセス主要語０（ＰＭＷＯ）の
ＤＥＸＴ番号は更新される１４２０。新しいプロセスＮ
ＪＰはまさに今“ロール・ィン”されようとしている。 境界アドレスレジスタＢＡＲは取り出され１ ４２２、
そして動作プロセス語ＲＰＷはシステムベースのアドレ
スＢＡＲ＋５６から取り出される。ブロック１４２３を
参照のこと。新しいプロセスＮＪＰのネームは次に動作
プロセス語ＲＰＷに書き込まれる。そして新しいプロセ
スＮＪＰのネームがＱ／ＰＲ／ＲＤＹのプロセスリンク
ＰＬに書き込まれたので、プロセスリンクＰＬ内のネー
ムはそれゆえ今ＲＰＷ、ブロック１４２４に置かれる。
それゆえＮＪＰは準備待ち行列からすぐにＣＪＰになり
、それゆえＱ／ＰＲ／ＲＤＹでもはや待たない、そして
そのネームをＱ／ＰＲ／ＲＤＹのプロセスリンクＰＬか
ら取り出すことによって待ち行列解除されなければなら
ない。 これが実行されるとき、プロセス準備Ｑ／ＰＲ／ＲＤＹ
の待ち行列はフア−ムウエアサブルーチンＵＱＬＫ、１
４２５ａによって新しくされる。それゆえ、機械を取
り出されたばかりのプロセスのＪＰ番号はもはや機械の
制御を有さないで、それを待たなければならないので、
Ｑ／ＰＲ／ＲＤＹ内のプロセスリンク内に置かれる、１
４２６。この点で、中央プロセスのこの制御を新しいプ
ロセスに与え、古いプロセスを準備待ち行列内に置く変
換は完了される。中央プロセッサの制御中にプロセス（
新しいＣＪＰ）があるので、空ィンジケータはゼロ、に
設定される；１４２７一方中央プロセッサの制御中にＣ
ＪＰがないならば、空ィンジケー外ま１に設定されるこ
とになる。この点で、プロセッサの割り当ては完了され
、古いプロセスが準備待ち行列中に置かれたのに反して
、新しいプロセスは中央プロセッサを得る。しかしなが
ら、新しいプロセスは、汎用レジスタ１３０７、ベース
レジスタ１３０８、科学レジスタ１３０９・Ｔーレジス
タ１３１０、状態レジスタ１３１１と命令カゥンタ１３
１２のような第１３ａ図の中央処理ユニット１３０６の
ハードウェアのためにまだ動作する準備がなされてなく
、制御命令が新しいプロセスのプロセス制御ブロックか
ら供ｖ給されなければならない。
‐従ってファームウェアサブルーチン１
４３川まＣＰＵを制御し、最初ＰＣＢ（第４図）からス
クラツチパツドメモリ１３１５にＰＭＷを取り出し、そ
のときＰＭＷＯを取り出す。 ＰＭＷＯのＭＢ２フィールドはチェックされ１４３３、
もしそれが２進０でないならば非合法的ＰＣ繊例外が結
果として生じる。しかしながら、もしＰＭＷＯのＭＢ２
フィールドがゼロであるならばＰＭＷＩは取り出される
１４３４。またＰＭＷＩのＭＢ２フィールドはそれが２
進０かどうかを決めるためにテストされる。 もしそれが２進０でないならば、非合法的ＰＣ母例外が
存在する。それに反してもしそれが０と等しいならばデ
ィスパッチヤはＣまで進む。従ってアドレススペース語
ＯＡＳＷＯは ＰＣ母村の適当なスペースから取り出され、セグメント
テーブル語サイズＳＴＷＳ２はそれが７以下であるかど
うか決定するようにテストされる１４３７。 もしそれが７以上ならば、非合法的ＰＣＢが結果として
生じ、もしそれが７以下かあるいは７と等しいならば、
そのときＡＳＷＩはＰＣＢ、ブロック１４３８から取り
出され、そしてそのＳＴＷＳ２フィールドはそれが８以
下かあるいは８と等しいかどうか決定するようにテスト
される。もしそのフィールドが８以上であるならば、そ
のとき非合法的ＰＣＢが結果として生じる。しかしなが
ら、もしそのＳＴＷＳ２フィールドが８と等しいかある
いは８以下であれば例外語ＥＸＷは取り出され１４４０
、そのＭＢ２フィールドはそれが０と等しいかどうかを
決定するようにテストされる。もしＭＢ２フィールドが
０と等しくないならば非合法ＰＣＢが結果として生じる
。ところがもしそれが０と等しいならばスタック語ＳＫ
Ｗは取り出され１４２２、そのＭ旧２フィールドが０と
等しいかどうかを決定するようにテストされる１４４３
。もしＭ旧２フィールドが０と等しくないならば、その
とき非合法的ＰＣＢが結果として生じる。 これに反して、もしそれが０と等しいならば命令カウン
タ語ＩＣＷはＰＣＢから取り出され、命令カウンタＩＣ
に置かれる。そしてそのＴＡＧフィールドはそれが０と
等しいかどうかを決定するようにテストされる。もしＴ
ＡＧフィールドが０と等しくないならば、そのとき非合
法的ＰＣＢが結果として生じる。しかしながら、ＴＡＧ
フィールドが０と等しいならば、ＭＢ２語は取り出され
１４４６、そのＭ旧２フイールド（ビット０一３ １）
はそれが０と等しいかどうか決定するようにテストされ
る１４４７。もしそれが０と等しくないならば、そのと
き非合法的ＰＣＢが結果として生じる。ところが、もし
それが０と等しいならばスタックベース語０、そしてる
ＢＷ０，１と２は取り出される１４４８。ＰＣＢのベー
スレジスタ保持領域内の８つのベースレジスタの内容は
そのとき取り出され１４４９、機械のベースレジスタに
記憶される１３０８。 そのときＰＣＢの汎用レジスタ保持領域からの１６の汎
用レジスタの内容は取り出され１４５０、機械の汎用レ
ジスタに記憶される１３０７。しかしながら、科学レジ
スタの内容を取り出す前に、科学モードが使用されるか
どうかを決定するためにプロセス主要語０（ＰＭＷＯ）
のケーバビリテイ・バイトがチェックされる１４１５。
もし科学モードが使用されるならば、そのときＰＣＢの
科学レジスタ保持領域からの科学レジスタの内容は取り
出されそして記憶される１４５２。ファームウェアはそ
のときアカウントモードが使用されるかどうかを決定す
るためにＰＭＷＯのケーパビリテイ・バイトをチェック
させるように進む１４５３。もしアカウソト・モードが
使用されているならば（たとえば２進１に設定されたケ
ーパピリテイ・バイトのアカウント・ビット）、アカウ
ント語はＰＣＢ内に存在し、準備時間アカウント語ＲＴ
Ａは更新される。 そのときファームウェアは、ＤＥＸＴ番号が０に設定さ
れるかどうか決定するために進む１４５４。もしそれが
０に設定されないならば、機械はエミュレーションモー
ド内にあり（すなわちデコー拡張能力が使用される）、
それがプロセス主要議３のＤＥＴＳ２フィールド以上か
あるいはそれ以下かどうかを決定するためにＰＭＷＯの
ＤＥＸＴ番号がチェックされる１４５５ことを、それは
示している。 またＤＥＸＴ番号がＤＥＴＳ２フィールドより小さいが
０ではないので非合法的ＰＣＢ例外が結果として生じる
ＤＥＴＳ２フィールドよりそれが大きい場合、機械は合
法的エミュレーションモード内で実行し、Ｆに進む。決
定ブロック１４１５に戻って、もしＤＥＸＴフィールド
が２進０であるならば、そのとき固有モードは実行され
そして機械はＳＴＷを取り出す１４５７。ＰＣＢの余剰
時間終了語ＲＴＯは取り出され１４５８、ＣＪＰが動作
状態に費やす時間限界でプロセスタイマがロードされる
。 この点までに、【ａ’機械内に古いプロセスＣＪＰが存
在し、新しいプロセスＮＪＰが古いプロセスＣＪＰより
優先されたとき、新しいプロセスＮＪＰはＣＰＵを制御
するために“ロール・ィン”されたかまたは、‘ｂーＣ
ＰＵの制御中にＣＪＰが存在しないで準備待ち行列のヘ
ッドが動作されたかである。 条件｛ａーの下で簡単に、ＣＪＰはＲＰＷに取り出され
、Ｑ／ＰＲ／ＲＤＹのプロセスリンクＰＬ内に置かれる
。そしてＱ／ＰＲ／ＲＤＹのプロセスリンクＰＬ内のＮ
ＪＰは、ＣＪＰにすぐなるＮＪＰを制御し、かつ古いＣ
ＪＰの制御を停止させる２つのプロセスの位置を効果的
に切り換えるＲＰＷ内に置かれる。 そのときＮＪＰのＰＣＢは呼び出され、ＮＪＰを動作す
るよう要求される情報はスクラッチパツドメモ１′にあ
るいはＡＣＵのレジスタのアレイに置かれる。もしＣＰ
Ｕの制御中にＣＪＰが存在しないならば（条件ｂ）、そ
のとき準備待ち行列のヘッド‘ま動作される。 たとえばディスパッチャは準備待ち行列からのプロセス
リンクＰＬからＮＪＰを取り出し２それをＲＰＷ語に置
くために、ＮＪＰはＣＪＰになる。これを実行すること
によつてプロセスリンクＰＬはＱ／ＰＲ／ＲＤＹに何も
残されず、それを取り出すよう要求される。従って決定
ブロック１４６１で始まり、ファームウェアはＣＰＵの
制御中にＣＪＰがあったかどうかを決定する。 そしてもし自由プロセスリンク（ＦＰは）が存在するな
らばそれは呼び出され、待ち行列化され、ＣＪＰはここ
に書かれる。しかしながらもしＣＰＵの制御中にＣＪＰ
が存在しないならば、ＮＪＰのＰＭＷＯのステートバィ
トが更新され１４６０、機械内にＣＪＰが存在するかど
うか決定される１４６３。もしプロセッサの制御中にＣ
ＪＰがないならば、ＮＪＰのプロセスリンク（Ｑ／ＰＲ
／ＲＤＹの中にあって、現在機械の制御中にあるもの）
は、Ｑ／ＰＲ／ＲＯＹに取り出された１４６６（すなわ
ちＱ／ＰＲ／ＲＤＹから待ち行列を解除させる）、フリ
ー・リンク・セマフオアＦＬＳＰになり、フリー・プロ
セスリンク待ち行列（第９図の８０５）内に待ち行列化
され、フリー・プロセスリンク待ち行列の一部になる１
４６６ａ。境界アドレスレジスタＢＡＲの内容は取り出
され１ ４６４、システムベースのＢＡＲ＋５６に位直
したＮＪＰ（現在ＣＪＰ）の動作中プロセス語ＲＰＷは
ＲＰＷ、ブロック１４６５にＮＪＰ識別を贋くことによ
って更新される。空ィンジケータはＣＪＰが存在しない
場合０に設定される。次に競争ィンジケータは０に設定
され１４６７、災形的内容のアドレス指定可能なメモリ
であるセグメントアソシェィタ（第１図の１３２）はク
リアされ１４７１、そのときプロセスモードが入れられ
る１４７０。（例外がオペレーティングシステムよりむ
しろプロセッサ内に動作しているプロセスによって処理
されることを、プロセスモードは示す。）そのときファ
ームウェアはＣＡＢに続き１４８０、非同期トラップビ
ットＡＢはそれが２進１に設定されるかどうかを決定す
るためにチェックされる１４８１。もしＡＢビットが２
進１に設定されるならばそのときプロセスリング番号Ｐ
ＲＮが非同期トラップビツトＡＲＮより大きいかあるい
は等しいかどうかを決定しチェックされる１４８２。（
ＡＢ及びＡＲＮは各プロセスのＰＣＢの優先権バイトに
位直され、プロセスが動作ステートにあるとき意味があ
る。ＡＢ及びＡＢＮはシステムベースのＢＡＲ十５６に
位置したＲＰＷから取られる。）次のステップ１４８４
は非同期トラップルーチンに進み、そしてそれは、非同
期トラップピツトもしくは非同期リング番号を最初の場
所に設定させる状態に気をつけるので、ＲＰＷのＢＡＲ
十５６のＡＢ及びＡＲＮがリセットされ、そしてもしこ
れらがファームウェアによってその次にリセットされな
かったならば、それは実際上悪いものが何もなかったと
ころで何かが悪かったという指示を出し、従って常に非
同期トラッブルーチン１４８４に進み、決して実行され
ないだろう。全決定ブロック１４８１及び１４８２に帰
って、ＡＢビットが設定されず、あるいはＡＢビットが
設定され且つＰＲＮがＡＲＮより大きいならば、そのと
きファームウエアは、プロセッサがいかなるモードで、
即ち通常モードあるいはエミュレーションモード内で動
作することを決定するため進む。従ってＤＥＸＴ番号は
、それが０に設定されるかどうかを決定するようにチェ
ックされ、それが０に設定されるならば、機械の通常モ
ードで動作する１４８７。しかしながら、ＤＥＸＴ番号
が０に設定されないならば、エミュレーションモードで
動作する１４８６。 発明の内容の詳細な説明 ハードウェア／ファームウェア・システムは設定された
オペレーションに処理される記録の２つの基本的タイプ
を認識する。 記録のこれらの２つのタイプは第１５Ａ図に例証された
バーチュアルメモリ記録及び第１５Ｂ図に例証されたデ
ータベース記録である。バーチュアルメモリ記録は一般
的に、記録がセグメント・アドレスによってアドレス指
定されうるオペレーティングシステム手順内部に使用さ
れる。データベース記録は、領域−ページーラィン番号
とともにそれらのデータ記録をアドレス指定するユーザ
プログラムによってさらに一般的に使用される。領域は
ユーザファイルを参照し、ページは彼のデータファイル
範囲内の分割を参照し、ライン番号はそのファイルのペ
ージ範囲内の特別な記録を参照する。第１５Ａ図に示さ
れたように、バーチュアルメモリ記録は次のフィールド
から構成される。 タイプフィールド１５０１は記録タイプの説明であり、
この記録の記録記述子（下で説明される）から縛られる
。バーチュアルメモリ記録の○スイッチフィールド１５
０２は記録ステートを説明する。記録は次のようなステ
ートにあることができる。有効、そしてそれは記録を意
味し、現在有効なデータを含む。論理的に削除される、
それはもはや記録を意味せず、有効なデータを含むが、
なおメモリスペースを保持する。長さフィールド１５０
３は記録のバイトの実際の数を説明する。記録本体１５
０４は記録の実際のデータを含む。ポインタ・シーケン
ス・フイールド１５０５は、その記録がオーナーかメン
バーのいずれかであるセットの、次の、先の、最初の、
最後のオーナー記録のポィンタを含む記録本体の一部分
である。ハードウエア／フアームウエアシステムによつ
て認識される記録の第２の主要タイプは第１５Ｂ図に説
明される。タイプフィールド１５１０はまた記録のタイ
プを説明し、下で説明される記録の記録記述子かち得ら
れる。長さフィールド１５１１はバイト内の記録の長さ
を説明する。記録本体１５１２は記録の実際のデータを
含む。ボイン夕・シーケンス１５１３はセットの次の、
先の〜等の記録へのポィンタを含む。別々に記録され、
後で説明される各記録のためにＤスイッチフィールド１
６０４がある。第１５Ｃ図と１６Ｄ図は記録のポインタ
‘シーケンスのフオーマットを説競する（第１５Ａ図の
フィールド１５０５と第１５Ｂ図のフィールド１５１３
）。 ハードウエア／フアームウエアシステムは２つの異なる
ポィンタ・シーケンス・フオーマットを認識する。１つ
はメンバー記録に対するシーケンスを認識する第１５Ｃ
図であり、もう１っはその記録がオーナー記録に対する
第１５０図である。 メンバー記録（第１５Ｃ図）にとって、次のポィンタ・
フィールドはセット内の次のメンバーのアドレス指定を
含む。先のポィンタ１５２１は現在のセットの以前のメ
ンバーのアドレス指定を含む。オーナー・ポインタ−フ
ィールド１５２４はセットのオーナーのアドレスを含む
。オーナー記録に対し、ハードウェアノフアームウェア
によって認識されたポィンタ・シーケンス・フオーマッ
トは第１５０図に示されている。最初のポインタ・フィ
ールド１５３２はセットの最初のメンバー記録のアドレ
ス指定を含む。最後のポィンタ・フィールド１５３３は
セットの最後のメンバーのアドレス指定を含む。説明さ
れたポイン夕の各々（次の、先の、オーナー、最初と最
後）選択的である。 しかしながら、任意のセットにとって次のような組合わ
せだけが合法的である。ケース１、オーナーあるいはメ
ンバー記録にとって最初でなく、最後、次のもしくは先
のポィンタ（メンバー記録はオーナー・ポィンタを有す
る）。 ケース２、オ−ナー記録は最初のポィンタを有し〜 メ
ンバー記録は次のポインタを有する（メンバー記録はオ
ーナー・ポィンタを有してもよいし、有さなくてもよい
）。 ケース３、オーナー記録は最初と最後のポィンタを有し
、メンバー記録は次のポィン夕を有する（メンバー記録
はオーナー・ポィンタを有しても良いし、有さなくても
良い）。 ケース４、オーナー記録は最初と最後のポインタを有し
、メンバー記録は次と先のポィン夕を有する（メンバー
記録はオーナー・ポィンタを有してもよいし、有さなく
てもよい）。 ハードウエア／フアームウエアシステムの別の特徴は、
４つの異るクラスあるいはフオーマツトのポインタを認
識することである。 記録内のこれらのクラスはバーチュアルメモリ記録のた
めにのみ使用されるクラスゼロ、バーチュアルメモリ記
録のためにのみ使用されるクラス１、データ記録のため
にのみ使用されるクラス２ト及びデータ，ベース記録の
ためにのみ使用されるクラス３として参照される。４つ
の全てのポィンタクラスはそれらの最初の２つのビット
に共通な意味を有する。 第１ビット、即ちＥＯＳビットは“セット終了”ポィン
タである。このビットが１に設定されるとき、限定によ
るポィン外まオーナー記録を指示する。第２のビット、
即ちＮＩＮＳビットは“挿入されない記録”ポィンタで
ある。このビットが１に設定されるとき「記録は照会さ
れるセット数として現在は挿入されない。クラスゼロポ
ィンタ・フオーマツトは第１５Ｅ図に示されている。 ＥＯＳビット１５４０と挿入されないビット１５４１は
最初の２つのビット位置を占める。ＳＲＡフィールド１
５４２は１４ビットのオフセットであり、かつそれは所
定のセグメント内の変位であり、そしてそれはそのセグ
メント内に位置した記録を指示する。クラスゼロポィン
タから得られたＳＲＡフィールドは、クラスゼロポィン
タを通して記録をアドレス指定するときに使用されるベ
ース・レジスタから一般的に得られるセグメント番号と
常に合併される。クラス１ポィンタは第１５Ｆ図に示さ
れている。 ＥＯＳビット１５５０及び挿入されないビット１５５１
は標準限定のものである。フィールドＳＥＧ、ＳＲＡ１
５５２は標準セグメントアドレスから成り、そしてそれ
らは以前に定義した。これらのポィンタは記録を直接ア
ドレス指定するために使用され、かつセグメント番号は
直接そのポィンタを通して供給される。データ・ベース
記録と共に使用されるクラス２とクラス３のポインタの
ために、フアームウエア／ハードウェアシステムは、前
述したようにシステムの各ベースレジスタ（第２図の２
０２を参照）と共に、関連したインデックスレジスタが
あるということを認識する。 汎用レジスタ８−１５，２０１はインデックスレジスタ
０〜７にそれぞれ相当する。このインデックスレジスタ
番号ＩＸＲｉはベースレジスタＢＲｉに匹敵する。例え
ば、ベースレジスタＢＲ３のために、インデックスレジ
スタＩＸＲ３（ＧＲＩ Ｉ）は、領域−ページーラィン
番号ポィンタを含み、その現在のＳＥＧ、ＳＲＡアドレ
スはベースレジスタＢＲ３内に含まれる。このように、
ユーザーはＳＥＧ、ＳＲＡアドレスを有するベースレジ
スタあるいは領域一ページーラインフオーマツトのイン
デックスレジスタ内に含まれるようなデータ・ベースポ
インタのどちらかを通してユーザーの記録のアドレスを
指示することができる。データ・ベース記録で動作する
ハードウェア／ファームウェア命令は、領域一ページー
ラインポィンタをＳＥＧ、ＳＲＡアドレスに自動的に変
換する能力を実施する。 従って、データベース命令によってなされる全ての実際
上のメモリ照会は、セグメント及びＳＲＡ番号によって
メモリを指定する標準ハードウェア機構を使用し、そし
てインデックス・レジス外こ含まれるような領域−ペー
ジーラィンからの変換は、もし必要ならばハードウェア
によって自動的になされる。ユーザーファイル（領域）
内のページとハードウェアノフアームウェアによって認
識されるようなセグメントの間に１対１の一時的対応が
ある。 このように、後述されるページ記述子を通して、ハード
ウェア／ファームウェアは任意のページ番号をセグメン
ト番号に変換する。クラス２ポインタ・フオーマツトは
第１５Ｇ図に示されている。 ＥＯＳ及び“挿入されない”ビットはフィールド１５６
０と１５６１内に示されている。ページ番号はフィール
ド１５６２内に含まれる。ライン番号はフィールド１５
６３内に示され、かつページと領域の記録番号を表わす
。完全な領域−ページーラィン番号ポィン外ま、データ
ベース命令により照会されるインデックスレジスタから
得られた領域番号を得ることによりクラス２記録を使用
するときに得られる。クラス３ポィンタ・フオーマツト
は第１５日図に示されている。 ＥＯＳ及び“挿入されない”ビットはフィールド１５７
０と１５７１内に示されている。領域番号はフィールド
１５７２内に示されている。これはユーザーファイル番
号に関連する。べ−ジ番号１５７３及びライン番号１５
７４はユーザーファイル内の特別の記録のアドレスを指
定する。第１６Ａ図は、ハードウェア／ファームウェア
システムによって認識されるようなユーザーファイル（
領域）の一部であるデータベースページを図示する。 データベースページは第１５Ｂ図において前述したよう
にデータベース記録を含む。前述したように、データベ
ースページが主メモリ内にあるとき、データベースペー
ジとセグメントの間に１対１の対応がある。ページヘツ
ダー１６０１は、それが含まれるページに関係したある
情報を含む。 例えば、それはバイトでページの長さを、またページに
含まれる多数の記録（ライン）を説明する。それはまた
、それが主メモリ内に含まれるときページへの書き込み
で設定される書き込みビットのような情報を含む。ペー
ジヘツダーに続いて、データベースべージの次の主要部
はラインオフセットアレイ１６０２である。これは、ペ
ージの有効なライン番号に１対１で対応する１６ビット
素子のアレイである。ラインオフセットアレイの各素子
のために、２ビットＤ−スイッチ１６０４と１４ビツト
オフセット１６０３がある。Ｄ−スイッチは、無為の、
論理的に削除され、物理的に削除され〜あるいは有効な
、記録ステートを説明する。オフセットはべ−ジの初め
からの相対変位である記録への１４ビットポインタであ
る。ハードウエアはこのページに相当するセグメント番
号と連結したオフセットを使用することによってこのペ
ージのデ−タベース記録をアドレス指定することができ
る。対応するセグメント番号を得る方法は下に記述され
る。データ・ベース・ページの残っている部分は記録１
６１０及び記録１６１２で表わされたような実際のデー
タベース記録からなる。これらの記録はページのどんな
部分（セグメント）にも位置するが必ずしもラインオフ
セット・アレイにおいてそれらの位置と同じ順番に位置
するとは限らない。Ｄスイッチが無為の、物理的に削除
されるような記録ステートを記述するならば、オフセッ
トはそのときゼロに設定され、記録を存在しないだろつ
ｏ実際のデータベース・ページは第１６Ｂ図に示された
ようなページ記述子によってアドレス指定される。 ページ記述このセグメント番号１６２５は主メモリにロ
ードされてからこのページ番号と相当するセグメント番
号を含む。領域番号１６２２はこのページの領域番号（
ファイル）を含む。ページ番号１６２４は実際のページ
番号である。最終ページィンジケータ１６２６は任意の
領域の最も高いページ番号のものに等しい。シフト・カ
ウント１６２３はページ番号のビット数を含む。ハード
ウェア／ファームウェアシステムは、領域、ーベージー
ラインポインタ・フオーマツトを利用するとき、可変長
さページ番号を認識する。次の記述子１６２０は一連の
ページ記述子の次のべ−ジ記述子を指示するのに使用さ
れる。先の記述子１６２１は一連のページ記述子の先の
記述子を指示する。これらの一連のページ記述子の使用
については下に記述される。一連のページ記述子は、フ
ァイルのどのページが計算機システムの主メモリに現在
位贋しているかを示すのに使用されたハードウェア／フ
ァームウェア機構である。 メモ川こある各ページにとって、ページ記述子は一連の
ものであると認識された単一システム内位置される。そ
してそれは第１６Ｃ図に示された集積アクセス制御ポィ
ンタによって指示される。集積アタセス制御ポィンタは
先に記述されたシステムベースの一語の拡張を表わす。
ＩＡＣポインタはアドレスＢＡＲ十９２に位置し、そし
てそれはシステムベースの端を一語過ぎている。ＩＡＣ
ボインタ・フオ−マットは“ゼロでなければならない”
フィールド１６３０、Ｇ−番号１６３１、及び変位１６
３２を含む。Ｇ−番号は、以前に記述されたようなＧ−
セグメントの番号である。変位は、ページ記述子リング
の初めが開始するところのＧーセグメント範囲内の変位
である。主メモ川こ含まれた全ページのページ記述子は
そのとき伝統的チェィン・フオーマット内にいつしよに
リンクされる。次の記述子及び先の記述子のフィールド
はリンクを形成する。第１７図は主メモリ内にデータベ
ースページの位置を実施するためのハードウェア／ファ
ームウエア−フロウ’チャートを示す。 このファームウェアは、領域一ページーラィン番号ポィ
ンタを取り出し、ページが主メモリにあるかを初めに決
定し、そして次にそれが主メモリ内に存在するならばペ
ージのページ記述子を伝達する。ファームウェアは１７
０１に示されるように始まる。第一のファームウェア動
作は１７０２に示されたように起こる。 そしてそこでＩＡＣポィンタの主メモリ。フヱツチはＢ
ＡＲ＋９２の位置でなされる。（ＩＡＣポィンタは第６
図に示されているようにシステム・ベースに組み合わさ
れる。）このメモリ。フェッチの結果として、メモリ・
アクセス例外１７０３が起こる。メモリ・アクセス例外
は物理的メモリあるいはメモリ読み込みエラーからなさ
れる。ファームウェアによって取り出された次のステッ
プは１７０４に示されている。そしてそこでＭ旧２フィ
ールドはゼロであることをチェックされる。（第１６Ｃ
図参照）そのフィールドがゼロでないと発見されるなら
ば、そのときシステム・チェック１７０６が発生する。
システム・チェックの発生で、システムは診断ステート
に入る。ＭＢ２フィールドがゼロであるならば、ブロツ
ク１７０６は次に実行される。 ＩＡＣフィールドのＧ−番号は一時レジスタＧに伝達さ
れる。変位フィールドは一時レジスタＧに伝達される。
変位はまた‘‘最初のポィンタ”と呼ばれる位贋のスク
ラツチパツド・メモリに伝達される。ブロック１７０７
は次に実行される。主メモリのフエツチはページ記述子
を命令取り出しのためにアドレスＧ，Ｄでなされる（第
１６Ｂ図参照）。このフェッチは以前に記述されたよう
にＧ、Ｄアドレツシングの慣習に従ってなされる。Ｇ、
Ｄアクセス例外１７０８はこのメモリフェツチの結果と
して発生する（たとえばセグメント、非合法的Ｇ‐Ｄセ
グメント記述子からである）。ファームウェア・サブル
ーチンによってチェックされる領域・ページ・ラインの
領域番号及びページ番号は一致させるためページ記述子
の領域番号フィールド１６２２及びページ番号フィール
ド１６２４と対照して比較される。もし領域及びページ
番号が一致するならば、ブロック１７１０が実行され、
ファームウェア・ルーチンがスクラツチバツドメモリに
ロードされる主メモリから取り出されたばかりのページ
記述子とともに完了する。現在のページ記述子の領域あ
るいはページ番号がチェックされる領域−ページーラィ
ンの領域及びページ番号に等しくないならば、ブロック
１７１１が実行される。 現在のページ記述子の次の記述子フィールド１６２０は
一時的スクラツチパツドの位置の内容、“最初のポィン
夕”と対照してチェックされる。もしもこれらの２つの
値が等しくないならば一時レジスタＤが現在のページ記
述子の次の記述子フィールドと共にロードされるブロッ
ク１７１３が実行される。ステップ１７１３に続いてフ
ァームウェアによる分岐は、新しいページ記述子（それ
は次の記述子によりアドレス指定される）が今取り出さ
れ、続いてチェックされるステップ１７０７に対してな
される。ステップ１７１１に戻って、もし次の記述子が
一時的スクラッチ・パッド位置の内容と、“最初のポイ
ンタ”と等しいならば、これはメモリ内にある全ページ
を記述するページ記述子の全リングがファームウェアに
よって捜し出される領域一ページを発見しないで今使い
尽くされたばかりであることを示す。 この場合、必要なべ−ジが主メモリ‘こ位置されていな
いことを示すページ例外１７１２が生じる。その例外に
続いて、適当なソフトウェア動作が生じ、この必要なべ
−ジを主メモリに移す。次に第１８図において、王〆モ
リにおいてデータベースページを位置指定する為の機構
を実施する為に必要なハードウェアに対するブロックダ
イヤグラムが表示される。 この機構は位置指定ページ作動用フリップフロップ１８
５１のセットにより作動され、前記フリップフロップは
中央処理ユニット１０４の算術論理ユニット１３１７の
補助メモリ１３１７Ａに位置される。位置指定ページ作
動用フリッブフロップ１８６１をセットする以前に、そ
のページ記述子が位置指定されるべき領域ページ数が、
領域一ページレジスタ１８５２にロードされる。領域−
べ−ジレジスタの内容は、次に適正な領域−ページ記述
子が位置指定された時を検出する為に使用される。位置
指定ページ作動用フリップフロップ１８５１の論理１に
対するセット動作がＡＮＤゲ−ト１８５４を駆動し、こ
の為境界アドレスレジスタ１８５３の内容が加算器１８
５６に入力される。 加算器に対する他の入力は一定値９２で、これはハード
ウェアレジスタ１８５５に記憶される。加算器１８５６
は、中央処理ユニット１０４の算術論理ユニット１３１
７に位置される。加算器１８５６の出力は、ＡＮＤゲー
ト１８５７に接続されている。ＡＮＤゲ−ト１８５７の
駆動は、加算器１８５６の内容をメモリシステム１８５
９のメモリアドレスレジスタ１８５８に転送させる。こ
の様に、ＢＡＲ＋９２のアドレスは、メモリアドレスレ
ジスタ１８５８に転送される。前述に如く、このアドレ
スは、システムベースに位置される集積アクセス制御ポ
ィンタのアドレスである。山Ｃポインタは、メモリシス
テム１８５９から謙出される。位置指定ページ作動用フ
リップフロップ１８５１からの出力信号は反転増中装置
１８８６により論理零に反転されて、この論理零は更に
、メモリシステムの議出し／書込みフリップフロップ１
８８７を論理零にセットする（メモリ議出し動作）為に
使用される。この様に、メモリシステムがメモリアドレ
スレジスタ１８５８のロード動作を検出した後、メモリ
議出し動作が開始される。メモリ議出し動作の結果、メ
モリアクセス例外動作が生じ得る。前述の如く、メモリ
アクセス例外動作は、例外取扱機構の作動を惹起する。
この例外取扱機構は、この様な例外動作がメモリシステ
ムにより検出されると、メモリアクセス例外フリップフ
ロップ１８６０のセット動作により作動される。メモリ
動作が通常の如く完了すれば、メモリ動作完了フリップ
フロップ１８６１が論理１にセットされて、メモリから
読出されたＩＡＣポインタの内容は、メモリデータレジ
スタ１８６２に転送される。このメモリ動作完了フリッ
プフロップ１８６１は、次にＡＮＤゲート１ ８６３を
介してメモリデータレジスタの内容の転送を駆動する。
ＩＡＣポィンタを表すこれ等の内容は、第１６Ｃ図に示
す如きフオーマットとなる。ＩＡＣポィンタのＭ欧フィ
ールド１６３０は、算術論理ユニット１３１７に位置さ
れるコンパレータ１８６５に接続される。 このコンパレータ１８６５は、Ｍ斑フィールドを２進数
０の数値を含むレジスタ１８６４と比較する。もし等し
くない条件が検出されると、システムチェックフリップ
フロップ１８６６は数値１にセットされる。コンパレー
タ１８６６が等しい条件を検出する場合は、等しい信号
は、Ｇ番号１６３１の転送を駆動し、ＡＮＤゲート１８
６７を介してＩＡＣポィンタの変位フィールド１６３２
をＧレジスタ１８７３とＤレジスタ１８７４に対して駆
動する。Ｄレジスタ１８７４への転送の為の論理回路に
ついては以下に記述する。位置指定ページ作動用フリッ
プフロップ１８５１のセット動作は、最初のフリップフ
ロップ１８６９のセッティングを惹起する。 このフリップフロツプは、数値１にセットされて、Ｄレ
ジスタ１８７４が最初にロードされる事を表示する。こ
の様に、最初のフリップフロツプ１８６９の出力は、Ａ
ＮＤゲート１８６７の世力に沿ってＡＮＤゲート１８７
１に接続され、前記ＡＮＤゲートはＩＡＣポインタのＤ
変位フィールドを含んでいる。ＡＮＤゲート１８７ １
を介して、ＩＡＣポインタの変位フィールドは、ＯＲゲ
ート１８７２を介してＤレジスター８７４に転送される
。最初のフリツプフロツブ１８６９の出力も又、ＡＮＤ
ゲート１８６７（ＩＡＣポィンタの変位フィールドを含
む）に沿ってＡＮＤゲート１８６８に接続される。この
様に、最切のポインターレジスタ１８７０は、ＡＮＤゲ
ート１８６８を介して、このボインタから得る最初の変
位数値でロードされる。最初のポインターレジスタ１８
７０の使用については以下に記述する。又、最初のフリ
ップフロップ１８６９の出力は、自体のリセット入力に
接続される。この様に、最初のフリップフロップが論理
１にセットされ、かつ最初のポインターレジスタ１８７
０と○レジスタ１８７８をロードさせた後、最初のフリ
ツプフロツプは次いで論理零にリセットされる。Ｇレジ
スタ１８７３とＤレジスタ１８７４が一たんロードされ
ると、Ｇ、Ｄアクセス機機１８７５が作動する。 この機構は、ＧおよびＤレジスタにより与えられたアド
レスにおける主メモリのフェツチをしてページ記述子（
第１６Ｂ図参照）をフェッチさせる。この機構は、主メ
モリをして、前述の如くアドレス指定するＧ、Ｄの規則
に従ってフェッチさせる。Ｇ、Ｄアクセス例外動作は、
このメモリのフェッチの結果として生じ得る（例えば、
セグメントから違法Ｇ−Ｄセグメント記述子）。この様
な例外動作が検出されると、Ｇ「Ｄアクセス例外フリッ
プフロツプ１８７６は論理１にセットされ、これは更に
例外取扱装置機構を作動させる。さもなければ、Ｇ、Ｄ
アクセスの完了と同時に、機構１８７５はフェッチされ
たデータをページ記述子レジスタ１８７７に転送する。
ページ記述子１８７７に転送されたデー外ま、第１６８
図に示す如きフオーマットである。ページ記述子レジス
タ１８７７のロード後、領域番号１６２２とページ番号
１６２４は、算術論理ユニット１３１７に位置されたコ
ンパレータ１８７８に入力される。 この時、ページ位置指定機機の開始時にロードされる領
域一ページレジスタ１８５２に位層された領域ページ番
号も又コンパレータ１８７８１こ入力される。もしコン
パレータが一致する比較内容を見出すならば、所望のペ
ージ記述子がロードされ、機構はその機能を完了する。
この様に、コンパレータ１８７８の一致比較ラインは、
位置指定ページ完了フリップフロップ１８７９に接続さ
れる。この信号は、このフリッブフロップを論理１の状
態にセットして、ページ位置指定機構の完了を信号する
。もしコンパレータ１８７８が非一致条件を信号すると
、ＡＮＤゲート１８８０‘こ接続された非−敦信号は、
次の記述子１６２０のページ記述子しジスタ１８７７か
らコンパレータ１８８３へ、又ＡＮＤゲート１８８５へ
の転送を可能にする。 コンパレータ１８３３は、次の記述子１６２０を最初の
ポィンタ１８７０と比較する。一致比較条件が検出され
る場合、ページ記述子の全ポインターチェーンが探索さ
れ、所望のページ記述子は位置指定されない。この様な
条件下では、所望の領域ページは主メモリ内になく、こ
の為コンパレータ１８３３の一致は、ページング例外フ
リップフロップ１８８４をセットする為に使用される。
この例外取扱機構は次のフリップフロツプ１８８４のセ
ツティングにより作動される。ページ記述子レジスター
８７７からの次の記述子１６２０を含むＡＮＤゲート１
８８０の出力も又ＡＮＤゲート１８８５に接続される。 このＡＮＤゲ−トは、コンパレータ１８８３の非一致信
号により駆動される。この非一致条件は、各ポィンタ．
のページ記述子チェーンに端末に到達しない時生じる。
この様に、非一致信号が論理１でない時、次の記述子フ
ィールドは、ＡＮＤゲート１８８３からＡＮＤゲート１
８８２に転送される。ＡＮＤゲート１８８２への他の入
力は、反転増中装置１８８１からの信号である。ＡＮＤ
ゲート１８８１からのこの信号は、最初のフリッブフロ
ップ１８６９の反転出力を表わす。この様に、反転ＡＮ
Ｄゲート１８８１による信号出力は、最初のフリツプフ
ロップ１８６９が論理零にあるときに論理１にあり、従
ってＡＮＤゲート１８８２は、次の記述子フィールド１
６２０をＯＲゲート１８７２に転送し、これが更にＤレ
ジスタ１８７４に接続される様に駆動される。これ等の
一連の論理ゲートを介し、次の記述子フィールド，がペ
ージ記述子１８７７から○レジスタ１８７４に転送され
、Ｇ、Ｄアクセス機構はこの時再び作動可能なる。Ｇ、
Ｄアクセス動作のサイクルは、この時再び作動され、新
しいページ記述子がフェツチされてページ記述子レジス
タ１８７７にロードされる。この新らしいページ記述子
のフヱッチ動作は、１８７８のコンパレータが所望のペ
ージ記述子を検出するか、コンパレータ１８８３がペー
ジ記述子チェ−ンの端部を検出する迄繰返される。本文
で述べたハードウェアノフアームウヱアシステムの更に
重要な２つの要素は、第１９Ａおよび１９Ｂ図に示され
る。 第１９Ａ図のセット記述子は、与えられたセットの性状
を記述する為に使用される。第１９Ａ図に示される如く
、Ｐフィールド１８０２は、このセットの記録ポィンタ
のポインタークラス（モード）を記述する２ビットのフ
ィールドである。オーナーおよびメンバーの全ての記録
は、与えられたセットに対して同じポインタークラスの
ポィンタを有する。セット記述子１８０３のオーナーポ
インタフイールドは、メンバー記録がオーナー記録（第
１５Ｃ図参照）に対する「オーナーポインタ」を含む場
合に１セットされる。「他のポイン夕」フィールド１８
０４は、オーナーおよびメンバー記録が最初の、最後の
、次の、および先のポインタを持っているかどうかを記
述する「セット編成モード」フィールドＫ１８０５は、
現行のセットに使用されているセット編成のモードを記
述する。「リンク」セットのモードについてのみ本文に
より詳細に開示する、然しながら、表配列又はリスト配
列の如きセット編成の為の他のモードへの拡張能力は存
在する。「変位」フィールドｉ８０６は、メモリにおけ
る記録の初めからそのレコードにおけるポインターシー
ケンスの初め迄のオフセットを表わすのに使用される（
第１５Ａおよび１５Ｂ図参照）。第１９Ａ図に技術され
る如きセット記述子は、ハードウェアノフアームウェア
に照合されたセットの記述を与えるセットで動作する時
、データベース命令により常にアクセスされる。第１９
８図に示す如き記録記述子は、レコードのある特性を記
述する為に使用される。 Ｆフィールド１８２０は、記録フオーマットの記述の為
に使用される。記録のフオーマットは、第１５Ａおよび
１５Ｂ図に記述した如く、バーチュァルメモリ記録がデ
ータベース記録のいずれかである。「記録タイプ」フィ
ールド１８２１は、記録のタイプを表示し、第１５Ａお
よび１５Ｂ図に示される如きメモリにおける実記録のタ
イプフィールドにロードされる。「記録長さ」フィール
ド１８２２は、どんな実長さで記録が主メモリにあって
第１５Ａおよび１５Ｂ図に示す如きメモリ記録にロード
されるかを表示する。実際のデータベース命令は、第２
０Ａ乃至２０Ｆ図に示す如き６つのフオーマットの１つ
のである。 第２０Ａ図に示されるＧＲＯＰフオーマットは、「演算
コード１９１０」と、「奏でなければならない」フイー
ルド１９１１と、「ベースレジスタ一番号１９２１と、
ｒ補数コード」１９１２とを含んでいる。 「ベースレジスタ」は記録のセグメント化されたアドレ
スを含んでいる。「補数コード」は「演算コード」によ
り記述される特定の命令のこれ以上の区別の為に使用さ
れる。第２０Ｂ図に示されたＸＩフオーマットは、演算
コード１９２０と、演算コードのこれ以上の区別に使用
される補数コード１９２１と、アドレスシラブル１９２
２と、零でなければならないフィールド１９２３と、論
理的削除フィールド１９２４と、ポインターモードフイ
ールド１９２５と、ＢＲフィールド１９２６とを含んで
いる。 ベースレジスタは、レコードのセグメント化されたアド
レスを含んでいる。アドレスシラブル１９２２は、その
いくつかの用途の為、動作されるべきセットのセット記
述子を指示する。アドレスシラブルは、前述の如きアド
レス生成の為の規則に従って、セグメント化されたアド
レスに生成される。第２０Ｃ図に示されたＰＸＤＸフオ
ーマットは、演算コード１９３０と、これ以上の区別に
使用される補数コード１９３１と、１つのアドレスシラ
ブルＡＳＩ Ｉ ９３２と、零でなければならないＭＢ
ＺＩフイールド１９３３とベースレジスタ１９３４と、
２番目の零でなければならないＭＢＺ２フィールド１９
３５と、２番目のアドレスシラブルＡＳ２ １９３６と
からなる。再びベースレジスタは記録のセグメント化さ
れたアドレスを含んでいる。第１のアドレスシラプルＡ
ＳＩ Ｉ９３２はセット記述子を指示する。第２のアド
レスシラブルＡＳ２ １９３６は２進整数のアドレス指
定に使用される。第２０Ｄ図に示されたＢＲＸフオーマ
ットは、演算コード１９４０と、命令を更に区別する為
に使用されるタイプフィールド１９４１と、ベースレジ
スタフイールド１９４２と、アドレスシラブル１９４３
とを含んでいる。 このベースレジスタは、記録のセグメント化されたアド
レスを含んでいる。このアドレスシラブルは、セット記
述子をアドレス指定する為に使用される。第２０Ｅ図に
示されたＤＸＧＲフオーマツトは、演算コード１９５０
と、命令を更に区別する為に使用されるタイプフィール
ド１９５１と、第１のベースレジスタ番号ＢＲＩ １９
５２と、アドレスシラブル１９６３と、零でなければな
らないＭＢＺＩフィールド１９５４と、第２のベースレ
ジスタ番号ＢＲ２ １９５５と、「前後一般初最後」フ
ィールド１９５６と、第２の零でなければならないＭＢ
Ｒ２フィールド１９５７とを含んでいる。 ２つのベースレジスタは、メモリに位置する２つの異な
る記録をアドレス指定する為に使用されるアドレスシラ
ブルは「 セット記述子のアドレス指定に使用される。
「前後−最初最後」フィールドは「セット内の記録の所
望の位置設定を記述する。第２０Ｆ図に示すＣＰＤＤフ
オーマツトは、演算コ−ド１９６０と、特定データベー
ス動作の記述に使用されるプリミティブフィールド１９
６１と、命令を更に区別する為に使用されるタイプフィ
ールド１９６２と、ポインターフィールドの記述に使用
されるＰフィールド１９６３と、オーナーおよびメンバ
ー記録の他のポィンタを記述する「最初最後一次「先」
ポインターフィールド１９６５と「ポインターシーケン
スの初めに対するオフセットを記述する変位フィールド
１９６６と、ベースレジスタ数を含むＢＲフィールド１
９６７とを含んでいる。 このベースレジスタは、主メモ川こおける記録のセグメ
ント化されたアドレスを含んでいる。アンロード・デー
タベース命令は、主メモリ内の記録に対するポィンタを
書き込むファームウェア／ハードウェア’命令である。 ポインタは、バーチュアル・メモリ記録（第１６Ａ図参
照）のためにはベース・レジスタから、又データベース
記録（第１６８図参照）のためには、インデックス・レ
ジスタから転送される。命令フオーマツト内のポィンタ
・モードは、当該ポィン夕がバーチュアル・メモリまた
はデータベース記録フオーマツトの何れであるかを表示
するものである。アンロード命令は、第２０ｂ図に示さ
れるようなＸＩフオーマツトのものである。即ち、この
命令はＸＩ命令（第２０ｂ図）の内の１つの実行によっ
て実現される。 実行において、Ｐフイールド（ポインタフイールド）１
９２５、ベースレジスタフィールド（ＢＲ番号）１９２
６及びアドレスシラブルフイールド（ＡＳ）１９２２が
用いられる。この命令の目的はインデツクスレジスタ内
に保持されたポインタをＡＳで特定された記録のポィン
タシーケンス（第１５ｂ図、第１５ｃ図、第１５ｄ図）
内へストアすることである。ポインタはクラス２又はク
ラス３（第１５ｇ図、第１５ｈ図）のどちらかである。
オペレーションは、第２１図に関し以下に説擬する。Ｘ
Ｉ命令のＰフィールドは、バーチュアルメモリ記録（０
、１）とデータベース記録（２、３）のどちらが関係し
ているのが決定するためにテストされる。データベース
記録が関係しているのなら、ＸＩ命令のＢＲフィールド
‘こよって指定されたＢＲ番号に対応するインデックス
レジスタ（第１５ｇ図、第１５ｈ図）内に保持されたポ
ィンタが、ＸＩ命令のＡＳによってアドレスされたメモ
リ内のデータベース記録部分（ポィンタシーケンス）内
にストアされる。ＡＳはセグメント番号とオフセットか
ら成る。各インデックスレジスタはＢＲ番号と対応して
いる。第２１図には、アンロード命令のファームウェア
・フローチャートが示されている。 ファームウェア・フローチャートの操作２００１におい
て、命令のフオーマツトのチェックがなされる。そして
、操作２００２において、記録がバーチュアル・メモリ
記録か、又はデータベース記録の何れであるかが決定さ
れ、次いで操作２００３または２００５に分岐されてベ
ース・レジスタまたはインデックス・レジスタの何れか
から、適切なポィンタ・タイプがメモリに書込まれる。
メモリへの書込みのあとで、命令は完了する。第２１図
をより詳細に検討すると、先づ、操作２００１において
は命令のＭ欧フィールド１９２３（第１９８図参照）が
、ゼロであるかどうかのチェックがなされる。 このゼロチェツクは、命令を、命令フェッチ・ユニット
（第１３Ａ図参照、ＩＦＵ１３１８）から演算論理ユニ
ット１３１７内のレジスタに転送することによって行わ
れる。このレジスタにおいて行われるハードウェア・チ
ェックでＭＢＺがゼロでないことが検知されると、ファ
ームウェアは第２１図の２００９に示されるような例外
（操作）処理に分岐される。この例外（操作）は、不法
フオーマット・フィールド例外（操作）と呼ばれる。Ｍ
故がゼロであれば、ファームウェアは操作２００２に進
み、ここで、命令のＰフィールドＩ９２５（第２０Ｂ図
参照）が、演算論理ユニットにおいて検査される。 このＰフィールドには、前述されたポインタ・モードが
含まれている。指摘されたように、バーチュアル・メモ
リ記録のポィンタ・クラスは０または１である。データ
ベース記録のポインタ・クラスは２または３である。か
くして、演算論理ユニットにおいて、２ビットのＰフィ
ールド１９２５の値が０か１かの検査がなされ、この状
態が真であれば、記録はバーチュアル・メモリタイプの
ものであるとして、２００５に分岐される。演算論理ユ
ニットにおいて、２ビットのＰフィールド１９２５が２
または３に等しいものと検知されれば、記録はデータベ
ース記録であるとして、２００３に分岐される。操作２
００５においては、ファームウェアは、バーチュアル・
メモリ記録に分岐されて、アドレス・シラプル１９２２
（第２０Ｂ図参照）によって与えられたアドレスに基し
、て主メモリへの書込みがなされる。 主メモリーこ書込まれるべきベース・レジスタの内容は
、アドレス制御装置１３１９からデータ管理ユニット１
３２１へ転送される。そして、ハードウェアの主メモリ
書込み機構において、データ管理ユニット１３１９から
主メモリ（第１図参照）への転送が行なわれる。主メモ
リへの書込みの結果によって、メモリ・アクセス例外（
操作）２００８の生じることがある。アドレス・シラブ
ルＡＳＩ９２２のセグメント化アドレスへの展開はセグ
メントアドレス展開方式（米国特許出願第４２５３５６
号）及び連想メモリを用いたアドレス展開方式（米国特
許第粉００２８６号）に記述されている。このアドレス
展開は、アドレス制御装置１３１９において行われる。
操作２００５における主メモリへの書込みに続いて、フ
ァームウェアは操作２００６に分岐され、ここで命令へ
と移行される。ポインタ・クラスが２または３であれば
、ファームウェアは操作２００３へ分岐される。 この操作において、命令のＢＲフィールド１ ９２６に
よって与えられた番号のインデックス・レジスタの内容
はアドレス・シラブルＡＳＩ９２２から出されたアドレ
スにおいて主メモリ１０２に書込まれる。インデックス
・レジスタの内容は、スクラツチパッド・メモリ１３１
５からデータ管理ユニット１３１９に転送される。そし
て、ハードウェア主メモリ書込み機構によって、データ
管理ユニットから主メモリへとデータが転送される。こ
のメイン・メモリへの書込みの結果として、メモリ・ア
クセス例外（操作）２００７が生じることがある。アド
レス展開は、アドレス。シラブルＡＳについてアドレス
制御装置１３１９において行われる。操作２００３にお
ける主メモリへの書込みに続いて、ファームウェアは操
作２００４に分岐され、ここで命令は完了され、次の命
令へとコントロールが移行される。第２２図を参照する
と、ここには、この発明のアンロード１デ−夕べ−ス命
令を実行するために必要なハードウェアがブロック図と
して表示されている。 アンロード命令検出レジスタ２２Ｑｊによって表示され
るようにアンロード命令が受取られると「当該命令は命
令バッファ２２０２に一時的にストアされる。命令バッ
ファは、中央処理ユニット１０４の命令フェツチ・ユニ
ット１３１８に設けられている。前述されたように、命
令バッファ２２０２に転送されたアンロード命令は、第
２ＤＢ図に示されるようなＸＩフオーマツトのものであ
る。ＭＢＺフィールド１９２３は、直ちに比較器２２０
３によって、ゼロ・ビット２２０４と比較される。比較
器２２０３によって相異なるという信号が出されれば、
不法フオーマット・フィールド例外（操作）が検知され
て、不法フオーマツト・フイールド・フリツプ・フロツ
プ２２０５がセットされる。このようにして、アンロー
ド命令の例外（操作）は完了する。比較器２２０３によ
って相等しいということが表示されると、アンロード命
令の実行は、下記のように実行される。．また、アンロ
ード命令検出器２２０１１こよるアンロード・ィンスト
ラクションの検出によって、ＡＮＤゲート２２０６が可
能化され、これにより、ＢＲＩ ９２６をスクラツチパ
ツド・メモリＱアドレス。 レジスタ２２０７への転送が許容される。上位１ビット
２２０８はスクラツチパツド・メモリ・アドレス・レジ
スタ２２０７へ転送される。このようにして、スクラツ
チパツド・メモリ・レジスタには、前述されたようなデ
ー夕べ−ス・ポインタを含んでいるインデックス・レジ
スタの内容が含まれることとなる。スクラッチパッド・
メモリ・アドレス・レジスタ２２０７は、スクラッチパ
ッド・メモリ２２０９からアドレスを謎出すために用い
られる。これは第１３Ａ図において、スクラツチパツド
・メモリ１３１５として示されたものと同様である。ス
クラツチパツド・メモリ２２０９から謙出されたデータ
は、スクラツチパツド・メモリ・データ・レジスト２２
１０へ転送される。ＡＮＤゲ−ト２２１ １において、
スクラツチパツド・メモリＱデータ・レジス夕２２１０
‘こ読出されたこのデータが、更に処理されるものかど
うかについての決定がなされる。このＡＮＤゲ−トは〜
ビット０またはＰフィールド１９２５が命令バッファ
において１として検出されたときに可能化されるもので
ある。Ｐフィールドが２進値の２または３、即ちデータ
ベース記録タイプの記録であるとき、値１が検出される
。ＡＮＤゲート２２１１がＰビット川こよって可能化さ
れると、スクラツチパツド・データ・レジスタ２２１０
の内容はＯＲゲート２２１７に転送され次いでメモリ・
データ・レジスタ２２１８に転送される。ベース・レジ
スタＢＲＩ ９２６の内容は、また命令バッファ２２０
２から、アドレス制御装置２２亀２へと転送される。 これは、中央処理ユニットについて記述されている第１
３Ａ図で示されるアドレス制御装置１３１９にあたるも
のである。，ベース。レジスタの番号を供給されると、
アドレス制御装置２２１２によって、当該ベース・レジ
スタの内容がレジスタ２２１４に謙出される。レジス夕
２２１４はＡＮＤゲート２２１５に結合されている。命
令バッファ２２０２のＰフィールド１９２５のビット０
は、ＡＮＤゲートに結合される反転ＡＮＤゲート２２１
６に結合されていることが認められる。このようにし
て、Ｐフィールド１９２５のビット番号０、即ち、Ｐが
バーチュアル。メモリ記録に対応する０または１に相等
しい状態の下にＡＮＤゲート２２１５は可能化される。
ゲート２１１６によって可能化されると、べ・‐ス・レ
ジスタ２２１ ４の内容は、ＡＮＤゲートよりＯＲゲー
ト２２１７へ、次いでメモリ・データ・レジスタ２２１
８へと転送される。アンロード命令検出器２２０１によ
って「アンロード命令検出され、該命令が命令バッファ
２２０２へ転送されたあとで、アドレス・シラブル１９
２２（の内容）はＡＮＤゲート２２３０を介して、アド
レス制御装置ユニット２２１２へ転送される。 ＡＮＤゲード２２３０は比較器２２０３からの相等しい
という比較信号によって可能化されるがこれは、前述さ
れたように、ＭＢＺフィールド１９２３が値０に相等し
いものと検出された状態にあたるものである。アドレス
制御装置２２１２に転送されたアドレス・シラブル１９
２２は、セグメントアドレス展開方式なる特許出願中で
記述されているように変換される。アドレス制御袋贋２
２１２によって展開されたメモリ・アドレスはメモリ・
アドレス・レジスタであるレジスタ２２１３に転送され
る。そしてメモリ・アドレス・レジスタ２２１３の内容
は、メモリ・システムのメモリ・アドレス・レジスタ２
２１９に転送される。このときメモリ・システム２２２
０のメモリ・データ・レジスタ２２１８は、アンロード
命令によって、データベース記録が操作されていると表
示されていれば、インデックス・レジス夕（の内容）ま
たは、アンロード命令によって、バーチュアルメモリ記
録が操作されているとすればベース・レジスタ（の内容
）の何れかをもっていることとなる。メモリシステムの
メモリ・アドレス・レジス夕２２１９には、メモリ・デ
ータ・レジスタ２２１８の内容が書込まれるべきアドレ
スが含まれている。メモリ・システム２２２０‘こおい
て、メモリデータレジスタ２２１８及びメモリアドレス
レジスタ２２１９がロ−ドされたものと検出されると、
メモリの書込み操作が開始される。ァンロード命令検出
器２２０１によって読出し、書込みフリップ・フロップ
２２２４が“１”状態にセットされていることから、メ
モリ・システムは書込み操作を行うことを指令される。
メモリ・システムの操作については、セグメントアドレ
ス展開方式なる特許出願中に記述されている。メモリ書
込み操作の結果として、セグメントアドレス展開方式な
る特許出願中に記述されているメモリ・アクセス例外操
作２２２１の生じることがある。このような例外操作が
出じると、例外操作処理方式なる特許出願中に記述され
ている。メモリアクセス例外操作処理手段が起動される
。そうでなければ、メモリ操作は正常に完了し、メモリ
操作完了フリッブ・フロップ２２２２が論理“１”にセ
ットされる。メモリ操作完了フリツプ・フロップ２２２
２が論理‘‘１”状態に移行すると、命令完了７リップ
・フロツプ２２２３が論理“１”にセットされて、アン
ロード命令の完了が表示される。この発明の一実施例に
ついて、開示、記述してきたが、当業者であれば、この
記述された発明の実施にあたり、多くの変更、修正を為
しうるもので、これもまたこの発明の権利範囲に含まれ
るものである。 かくして、多くのステップが同一の結果を生じる他のス
テップによって交替、置換されうるものであるが、これ
も、この発明の権利範囲に属することになる。従って、
この発明は、特許請求の範囲の記載によってのみ限定さ
れるものである。図面の簡単な説明第１図はこの発明を
利用するマルチプ。 グラミングシステムのブロック図、第２図はこの発明に
よって利用される種々のハードウェア構成を表わす概略
図、第３図は第２図のレジスタの予約された記憶領域の
ために使用された用語例、第４図はこの発明に利用され
た機械のプロセス制御ブロックの千既略図、第５図はプ
ロセス制御ブロックのアドレスシステムの概略図、第６
図はこの発明を利用する計算機システムのシステムベー
スの概略図、第７Ａ図、第７Ｂ図はこの発明を利用する
計算機システムのスタツクセグメント及びスタックフレ
ームの概略図、第８図はこの発明を利用する計算機シス
テムのＧセグメント、特にＧ−０セグメントの待ち行列
プロセスのアドレスシステムの概略図、第９図はこの発
明を利用する計算機システムの待ち行列プロセス及びプ
ロセスリンクを例示するＧ−○セグメントの展開概略図
、第１０Ａ図〜第１０Ｌ図はＰＣＢ内の構成ブロック図
、第１１Ａ図〜第１１Ｒ図はシステムベース内の構成の
ブロック図、第１２図はシステムベース及びＰＣＢ構成
を利用するユーザー及びシステムセグメントのアドレス
手段の概略図、第１３Ａ図〜第１３Ｃ図はこの発明の制
御ユニットの干既略図、第１４Ａ図〜第１４１図はこの
発明を利用する計算機システムのフアームウエアのデイ
ス／ｆツチヤーユニツトの流れ図、第１５Ａ図〜第１５
日図はセット命令で使用される記録及びそれらのポイン
タの図、第１６Ａ図〜第１６Ｃ図はデータベース・７オ
ーマット及びそれらのページを記述する記述子の図、第
１７図は主メモリ内にデータベースページを位置させる
ために使用されるファームウェアのフローチャート、第
１８図はメモリ内にデータベースページを位置させるハ
ードウェア機構の論理ブロック図、第１９Ａ図及び第１
９Ｂ図はデータベース命令によって使用されるセット及
び記録を記述する記述子の図、第２０Ａ図〜第２０Ｆ図
はデータベース命令によって使用される命令フオーマッ
トの図、第２１図はファームウェア／ハードウェアにお
けるアンロードデー夕べース命令の流れ図、第２２図は
ハードウェア・アンロードのデータベース命令の論理ブ
ロック図である。１０１……プロセッササブシステム、
１０２…・・・記憶サブシステム、１０３・・・・・・
周辺サブシステム、１０４…・・・中央処理機、１０５
・・・・・・入出力制御装置、１０６…・・・周辺制御
装置。 第２図 第三図 図 球 第４図 うち５ 図 妻ら７Ａ 図 蓑ら７８図 妻らら 図 第６図 肇？図 翼Ｌ′ｏｏ図 多′ｏｂ図 旨ら′○ｃ図 繁′ｏｄ図 弟′ｏｅ図 発′ｏｆ図 繁′０２図 旨ら′ｏｈ図 旨も′ＯＺ 図 第′ｏＪ図 葵′０た図 繁′ｏゼ図 妻ら７丁４図 尊ら７７ｂ図 質ら７丁ｃ図 穿ち〃ｄ 図 まちｎｅ図 鷲Ｌ’ｌｆ 図 多’’８図 多ゴナｈ図 貿Ｌ〃し 図】 繁〃」図 筆〃ｋ図 弟〃〆図 宴ら〃川図 妻Ｌ７７ｎ 図 巻丁？ｏ図 拳’７ｐ図 努〃ｑ図 蔓ら’’「 図 図 〜 渉 器′３Ｑ図 うちＪ３ｂ図 弟′４Ｇ図 弟／４ｂ図 繁′４ｃ図 弟′４ｄ図 賞し仏ｅ図 多′４ナ図 繁′４９図 身ら／４ｈ図 鍵′４（図 繁，／３〔図 器′ぅ４図 努ノぅｂ図 繁′５ｃ図 多′ぅｄ図 うと′６ｅ図 繁′ぅナ図 器）５タ図 鼻Ｌ′５ｈ図 賀に／らｏ図 繁／６ｂ図 筆ら′Ｃｃ図 拳′７図 図 ミ 様 弟汐の図 途′ｏｂ図 導ら２０ｏ図 途２０ｂ図 登Ｌ２０ｃ図 第２０ｄ図 穿ち２０ｅ図 第２の図 第２′図 図 や 球

Claims (1)

【特許請求の範囲】
1. １ プログラム内蔵式データ処理装置において、アドレ
   ス可能なスペースの複数個のセグメントからなるメモリ
   を有し、各々のセグメントにはセグメント番号がつけら
   れ、前記セグメントの各々は、上方および下方の可変境
   界によって区分され、更に識別ページの番号をもつ少く
   とも１個のページに分けられ、前記ページの各々は、デ
   ータベース記録のセツトにおいてグループ化された複数
   個のデータベース記録のフアイルをストアするようにさ
   れ、各々のセツトは少くとも１個のオーナー記録と少く
   とも１個のメンバー記録を有し、前記ページの各々はま
   た前記ページの選択されたものの中で所定の位置から前
   記セツトの選択されたものの前記データベース記録のど
   れでも位置づけさせるためのオフセツトアドレス情報を
   含んでおり、前記データ処理装置には更に前記データベ
   ース記録の所定のもののネクスト・アドレスを形成する
   ために、データベースポインタアドレスより成る選択さ
   れたデータベースインデツクスアドレスをストアするた
   めのインデツクスレジスタを有し、更に前記インデツク
   スレジスタから前記データベースポインタをアンロード
   して、これを前記データベース記録の前記所定のものに
   位置づけさせるためのアドレスシラブルをもつアンロー
   ド命令に応答する命令ハードウエアを有するものであっ
   て、該ハードウエアが、（ａ）前記セツトの前記データ
   ベース記録の各々において、エリア、ページ及びライン
   アドレスよりなる少くとも１個のデータ・ベース・ポイ
   ンタをストアするものであって、前記エリア・アドレス
   により、前記データベース記録の所定のフアイルの位置
   づけがされ、前記ページ・アドレスによって、前記フア
   イル内の前記データベース記録の所定のグループの位置
   づけがされ、そして、前記ライン・アドレスによって所
   定のデータベース記録の位置づけがなされるようにした
   第１の手段と；（ｂ）前記セグメントの選択されたもの
   の中に位置づけられた前記ページの選択されたものにつ
   いて、セグメントおよびページ番号を供給させるための
   第２の手段と；（ｃ）前記ページの前記選択されたもの
   の中で、前記セツトの前記選択されたものにおける前記
   データベース記録の所定のものを位置づけさせるために
   オフセツトアドレスを供給するための第３の手段と；（
   ｄ）前記セツトの前記選択されたものにおける前記記録
   の前記選択されたものの絶対アドレスを生成させるため
   に前記第２および第３の手段に応答する第４の手段；お
   よび（ｅ）前記インデツクスレジスタにストアされてい
   るデータベースポインタを前記第１の手段に位置づけさ
   せるために、前記第１および第４の手段に応答する第５
   の手段；を含んでなるデータ処理装置。