JPS60262192A

JPS60262192A - タツチレスポンス機能付電子楽器

Info

Publication number: JPS60262192A
Application number: JP59118843A
Authority: JP
Inventors: 直樹高橋
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1984-06-09
Filing date: 1984-06-09
Publication date: 1985-12-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は充放電回路を用いて発生楽音にタッチレスポ
ンスを付与する電子楽器に関する。

〔従来技術〕

従来、発生する楽音にタッチレスポンスを付与する電子
楽器として、鍵盤上の鍵の押下速度を前記鍵の鍵スィッ
チのオン、オフ状態に応じて対応する充放電回路を充放
電させて検出し、その結果に応じて行うものがある。

また一般に電子楽器には、鍵のチャタリングの影響を除
去する回路も設けられている。

更に従来の電子楽器には、鍵盤上の鍵を２つの鍵域に分
割して、例えば双方にて夫々異なる音色の楽音を発生さ
せるようにしたキースプリット機能を有するもの１ある
。

〔従来技術の問題点〕

上述した従来の電子楽器の場合、タッチレスポンスを付
与する充放電回路（例えば、ＣＲ充放電、１１　器を用いたもの）とチャタリング防止回路が夫々、
独立して設けられているため、回路が複雑になる問題が
あった。

またポリフォニックの電子楽器でキースプリットした場
合、各鍵域で各々同時発音できる楽音は夫々、例えば８
音ポリフオニツクの場合、各４個づつと一定数に規定さ
れている。そのため同時発音数が少くて満足な演奏がで
きないこともあった。

〔発明の目的〕

この発明の第１の目的は、簡単な構成でタッチレスポン
ス付与とチャタリング防止が同時に行える電子楽器を提
供することである。

この発明の第２の目的は、キースプリットした場合に、
その発音数が充分とれて常に満足できる演奏が行えるよ
うにした電子楽器を提供することである。

〔発明の要点〕

第１および第２の接点を有するスイッチにより鍵の押下
速度を検出し、またその結果に応じて充放電回路を動作
させてその出力をＡ／Ｄ変換し、タッチレスポンスを付
与した楽音を発音させると共に、前記鍵の押下速度がＡ
／Ｄ変換されたのちは該鍵のオン、オフ状態と前記充放
電回路の動作け、且つ発生楽音に対しタッチレスポンス
を付与した充放電回路の番号を各錘ごとに記憶するよう
にしたものである。

更に、キースプリットした際にタッチレスポンス機能全
もつ鍵域の同時発音数が、キースプリットしないときと
同数となるようにしたものである。

〔実施例〕

以下、図面を参照して一実施例を説明する。第１図は電
子楽器全体のブロック回路を示す。図中、１ばＣＰＵ（
中央処理装置）で、このＣＰＵ１にばＢ　Ｕ　Ｓライン
を介しＲＯＭ（リードオンリメモリ）２、ＲＡＭ（ラン
ダムアクセスメモリ）３、キー入力回路４及びＲＩＡ（
ペリフェラルインターフェイスアダプタ）５が夫々接続
されている。

また前記ＰＩＡ５の出力側には、チャンネルプロセッサ
６、トーンジェネレータ７、サウンドシステム８が直列
に接続されている。

前記ＣＰＵＩはＲＯＭ２に接続されている制御プログラ
ムにしたがって演算動作等、各種動作を実行する装置で
ある。まだＲＡＭ３は現在処理中のキーデータ、即ち、
キーのオンオフデータ、キーＮＯ（ｆンハ）データ、及
びタッチレスポンスを表わすイニシャルデータを一時的
に記憶するメモリである。

キー入力回路４は、第２図により後で詳細に説明するが
、大別して鍵盤キースイッチ群９、鍵盤インターフェイ
ス１０、ＣＲ回路１１により構成される。そして鍵盤イ
ンターフェイス１０は鍵盤キースイッチ群９に対しキー
スキャンを行うだめのキーコモン信号を発生し、また押
鍵時にＣＲ回路１１を制御してタッチレスポンスを得る
に必要な前記キーデータを作成し、インタラブド動作に
よって作成したそのキーデータ’ｅＰＩＡ５に送出する
。

ＲＩＡ５は前記各回路１〜４とチャンネルプロセッサ６
間におけるデータの授受を行うインターフェイスであり
、８ビツトの双方向性データバスとアドレスバス（制御
バス）とを備えている。

チャンネルプロセッサ６は、例えば時分割処理方式によ
ってトーンジェネレータ７が有する８チヤンネルの楽音
生成系に対し、ＰＩＡ５’ｅ介し送られてくる前記キー
データを順次割当てる動作全実行する。そしてトーンジ
ェネレータ７では、キーデータを割当てられた楽音生成
系にてその楽音信号を作成し、サウンドシステム８に送
ってタッチレスポンスが付加された楽音を放音する。

次に第２図によυキー入力回路４の詳細を説明する。こ
のキー入力回路４は上述したように、鍵盤キースイッチ
群９、鍵盤インターフェイス１０、ＣＲ回路１１から成
るが、第２図中の回路９，１１を除くその他の回路は鍵
盤インターンエイズ１０を構成している。

キーコモン信号発生器１４は互いに逆位相のキーコモン
信号ＫＣ１，ＫＣ２を発生し、レベル変換器１５に供給
する。このレベル変換器１５は、逗　ゲート同志、ンー
ス同志が共通接続されていると共にＰチャンネルのＭＯ
８型ＦＥＴのドレインに電圧ＶＤＤが印加され、Ｎチャ
ンネルのＭＯ８型ＦＥＴのドレインに電圧７日ｅ　ｒ　
（３Ｖ　）または電圧Ｖｓｓ２　（−５Ｖ）が夫々印加
されているゲート回路１５−１．　１５−２．　１５−
３．　１５−４から成る。そしてゲート回路１５−１．
１５−２．　１５−３．　１５−４には夫々、キーコモ
ン信号ＫＣＩ、ＫＣＩ、ＫＣ２，ＫＣ２が印加されてい
る。その結果、各ゲート回路１５−１，１ｓ−２，１５
−１，１５−４からは、第５図に示すような波形の電圧
レベルの異なる信号ＫＣＩＡ。

ＫＣＩＢ及び信号ＫＣ２Ａ、ＫＣ２Ｂが出力して第２図
に図示するような対応関係を持って接続されるダイオー
ド１６１Ａ−１〜１１３２Ｂ−４８を介し、鍵盤キース
イッチ群９に与えられる。

鍵盤キースイッチ群９は全部で７６個の鍵、また各錘に
は夫々２個のキースイッチＫＩＡ−１及びＫＩＢ−１，
に２Ａ−１及びに２Ｂ−２，ＫＩＡ、−２及びＫＩＢ−
２，・・・、に、２Ａ−３８及びに２Ｂ−３８が設けら
れている。絃で、上述のように各キースイッチに付した
記号中に文字Ｋ　Ｉ　Ａ。

ＫＩＢ、に２Ａ、に２Ｂの含まれるキースイッチは夫々
、対応するダイオードを介し前記信号ＫＣＩＡ、ＫＣＩ
Ｂ、ＫＣ２Ａ、ＫＣ２Ｂ’に与ｔられている。そして１
番目と２番目の鍵、３番目と４番目の鍵、・・・、７５
番目と７６番目の各キースイッチの出力端子は共通接続
されて夫々、共通接点ＣＩ、Ｃ２，・・・、Ｃ３８を有
する。そして共通接点ＣＩ、Ｃ２，・・・、Ｃ３８は夫
々、対応する抵抗Ｒ１，Ｒ２，−、Ｒ３８’ｉ介し電圧
ＶＤＤ’ｅ供給されているほか、スレッシュホールドレ
ベルが相互に異なる２つのバッファ１７−１　及ヒ１８
−１゜１７−２及び１８−２．・・・、１７−５８及び
１８−３８を介しｌポンスデータ作成回路１９に接続さ
れている。なお、対で（Ｒ１，１７−１，１８−１）、
（Ｒ２，１７−２，１８−２）、＋・・・、（Ｒ３８，
１７−３８，１８−３８）の各組合せの回路全多値入力
論理素子回路と呼ぶことにする。

レスポンスデータ作成回路１９はタッチレスポンス付与
に必要な前記キーデータを、前記多値入力論理素子から
のデータを受け、またＣＲ回路１１内の各ＣＲ充放電器
を制御しながら作成し、収納する回路と、この回路への
データ収納後にＣＰＵ１に対し発せられるインタラブド
信号によって前記作成データ１１３Ｕｓラインに出力し
ＰＩＡ５に転送するＩ１０回路とを有するが、詳細な説
明ハ後述する。なお、レスポンスデータ作成回路１９に
接続される発振回路２０は各種タイミング信号を回路１
９に与えるためのもので、また回路１９の端子ＣＫから
出力するタイミング信号はキーコモン信号発生器１４に
送られて利用される。

Ｃ’Ｒ回路１１は８チヤンネルの楽音生成系に対応して
８組ＯＣＲ充放電器を有し、前記キーデータを構成する
イニシャルデータの作成に用いられる。

次に、第４図ないし第７図を参照して前記レスポンスデ
ータ作成回路１９の具体的回路を説明する。

先ず、第４図において、この第４図中の５８個のにブロ
ック、即ち、Ｋ１−に３８は夫々、レスポンスデータ作
成回路１９のなかの一部を構成し、共に、ごく一部のゲ
ート構成を除いて同一回路である。またその詳細回路に
ついては第６図を参照して後述する。セしてにブロック
に付した番号１へ・３８は夫々、前記キースイッチ群９
（第２図）に示す２個１組づつの各錘のキースイッチに
付シた番号１〜３８と対応する。

またこの電子楽器は上述したように、７６個の鍵をもっ
ているが、Ｋブロックに３１〜に３８に対応する１６個
の鍵を含む下位の鍵域と、ＫブロックＫｌ−に３０に対
応する６０個の鍵を含む上位の鍵域とに鍵盤を分割する
キースプリット機能を有しておシ、そのためのキースプ
リットスイッチが鍵盤キースイッチ群９に設けられてい
る。この場合、キースプリットすると、例えば下位と上
位の各鍵域で、夫々異なる音色を発生させたシすること
ができるが、特にこの発明の特徴的なことは、上位側の
メロディ鍵域の同時発音数は、キースプリットする以前
と、以後とで同一とすることができ、このため、この実
施例の楽器は時分割処理方式による８音ボリフオエック
スの楽器であるから、夫々、最大８音までの楽音を前記
メロディ鍵域においてキースプリット以前、以後共に発
音させうる。

一方、このようにキースプリットした場合には、下位側
の１６個のＰＫよる鍵域は、リズムなどの自動伴奏音を
発音させるだめの演奏鍵域とされる。

そのため、Ｋ３１〜に３８のにブロックには共に、キー
スプリット時に″１″レベル、非キースプリット時に″
０ルベルで出力するスプリット信号ＳＰが与えられてい
る。勿論、この下位側の鍵域は、非キースプリット時に
は通常のメロディ演奏用として用いられる。

このようにして、第４図に示すように、Ｋ１−に３０の
にブロックには夫々、第２図のバッファ１８−１及びバ
ッファ１７−１．・・・、バッファ１８−３０及びバッ
ファ１７−３０の各出力が入力し、また後述するように
して検出される各キーデータが７ビツトデータとして出
力し、第５図のラッチ（後述）に送られる。更にに１〜
に３０からは、そのにブロックに割当てられている前記
ＣＲ回路１１内のＣＲ充放電器を使用中のタイミングで
出力する信号ＣＲＩ〜ＣＲ３０として出力し、オアゲー
ト２１を介し容量８ビツトのシフトレジスタ２２に与え
られる。

なお、前記キーデータを与える後述のキーナンバは、各
にブロックに夫々２個づつ含まれる鍵のキースイッチに
対しては共通であるが、前記電圧レベルの異なる信号Ｋ
ＣＩＡ、ＫＣＩＢ及び信号ＫＣ２Ａ、ＫＣ２Ｂによって
両キースイッチに対するキーデータの区別がなされる。

他方、Ｋ３１〜に３８の各にブロックには、第２図のバ
ッファ１　Ｂ　−１ｉ及びバッファ１７−３１、・・・
、バッファ１８−３８及びバッファ１７−３８の各出力
が入力し、そ・して各にブロックからはそのキーナンバ
が出力して前記第５図のラッチへ送られまた前記ＣＲ充
放電器の割当てタイミングを示す信号ＣＲ３１〜ＣＲ，
３８が出力し、オアゲート２１を介１７シフトレジスタ
２２へ送られる。

更に、Ｋ３１〜に３８からは特に、キースプリットモー
ドにおいて、伴奏鍵のキーナンバを示す信号Ｎ（Ｎ、〜
Ｎ８　）が発生し、第５図の他のラッチ（後述）に送ら
れる。

第５図はレスポンスデータ作成回路１９中の、前記第４
図の回路を除く残りの回路を示す。図中、２３けデコー
ダで、このデコーダ２３にｌｄ　ＣＰ　Ｕｌからの各種
制御データが与えられ、それをデコードして信号Ｃ，，
Ｃ，，Ｃ，，ＫＧ３．ＫＣ４゜ＬＴ　１　ｒ　Ｌ　Ｔ　
２　’ｃ夫々発生する。そして信号Ｃ１゜Ｃ２，Ｃ３は
夫々、ゲー）Ｇ、　、　Ｇ２．　Ｇ３に対するゲート制
御信号として供給でれる。また信号ＫＣ３，ＫＣ４は夫
々、４個のトランスファーゲートから成るゲート群２４
ｘ、ｔたはゲート群２４゜にゲート制御信号として供給
される。而して信号ＫＣ３は前記信号ＫＣ１ｔたはＫ　
Ｃ２の１周期の２倍の周期をもつ信号であり、才た信号
ＫＣ４は前記信号ＫＣ３と逆相の信号である。

更に信号ＬＴＩ、ＬＴ２は夫々、前記信号ＫＣ１、ＫＣ
２に対応する。

このようにして、ラッチ２５にラッチされたデータＮ、
〜Ｎ４、またはデータＮ、〜Ｎ８け夫々、ラッチ２５に
ラッチされたのちゲートＧ、を介しＣＰＵＩへ送られる
。

またゲートＧ２にＩｄ、ラッチ２６ヘラツチされ７１に
ブロック（Ｋ　１〜に３８）からの前記キーゲ％、夕が
入力し、ＣｐＵｌへ送出する。更に、ゲートＧ３には、
Ａ／Ｄ変換器２８が出力するタッチレスポンスデータ（
鍵押下速度）を表わすイニシャルデータが入力し、そし
てとのイニシャルデータはゲートＧ１１を介しＣＰ　Ｕ
　１へ送られる。

ＣＲＲ御部２９ばＣＲ何絡路１１各ＣＲ充放電器の充、
放電動作を制御する回路であシ、パワーオン時ＫＣＰＵ
Ｉが・発生するリセット信号１３によって初期設定され
る。そして制御部３０から８個のＣＲ充放電器を順次ス
キャンするためのナンバ指定データＣＮ、及び信号ＭΣ
■（を与えられ、また信号ＬＯ２及び信号ＩＤ′（ｉ：
各にブロックから与えられる。またこれに応じてＣＲＲ
御部２９は、信号ＡＤＯをＡ／Ｄ変換器２８へ送り、更
゛１”’　Ａ　Ｄ　Ｅ及び信号ＬＯ：１制御部３０へ転
送する。

制御部３０は上述のようにして、ＣＲ・回路１１の動作
を制御するほか、前記Ａ／Ｄ変換器２８のＡ／Ｄ変換出
力データを送られてくる比較部３１の動作も制御する。

この比較部３１は、前記Ａ／Ｄ変換出力データの内容を
判断してその結果を制御部３０へ与える。その結果、制
御部３０け信号Ｘまたは信号Ｙｔ光発生て各にブロック
（Ｋｌ〜に３８）へ送出する。

次に第６図によりにブロック、Ｋ１−に３８の具体的回
路を説明する。なお、既に述べたように、この第６図の
回路は、Ｋブロック、Ｋ１−に３８の各々につき、キー
ナンバに関連する一部のゲート構成を除き同一構成であ
る。

図中、バッファ１７，１８は夫々、第２図における各に
ブロックのバッファ１７−１〜１７−３８、バッファ１
８−１〜１８−３８を指している。

また抵抗Ｒは同様に、抵抗Ｒ１−Ｒ５５ｋ指している。

そしてバッファ１７．１８の各出力は夫々、基本クロッ
フグ、により動作するラッチ３３またはラッチ３４にラ
ッチされる。またラッチ３３゜３４０各出力は夫々、ナ
ントゲート３５またはナントゲート３６へ与えられる。

このナントゲート３５．３６にＦｉｔだ共に、前記前半
と後半のタイミングの区別を示すクロックＤＳ（第８図
参照）が入力し、そしてナントゲート３５の出力はナン
トゲート３７へ与えられ、またナントゲート３６の出力
はナントゲート３８へ直接、及びノアゲート４０ヘイン
バータ３９を介し夫々与えられる。

一方、前記クロックＤＳＦｉまたナントゲート４１及び
４２に入力する。このアンドゲート４１゜４２の他端に
はまた、後述するナントゲート４３の出力が入力してい
る。そしてアンドゲート４１の出力はノアゲート４４に
入力し、アンドゲート４２の出力はノアゲート４５に入
力する。

更に、アントゲ−）４６．４７には共に、そのにブロッ
クが割当てられているチャンネルタイミングで″１″レ
ベルの信号を出力するノアゲート４８の出力が入力して
いる。そしてアンドゲート４６の他端には、容量８ビツ
トのシフトレジスタ４９の出力、及び前記信号Ｘｋ大入
力るオアゲート５０の出力信号が与えられている。また
アンドゲート４７の他端には、前記信号Ｙが入力してい
る。そしてアンドゲート４６の出力は前記ノアゲート４
４へ入力し、またアンドゲート４７の出力は前記ノアゲ
ート４７に入力するほか、前記リセット信号Ｒ，Ｓと共
にノアゲート５１に入力する。

なお、このノアゲート５１の出力は前記ナントゲート４
３へ与えられる。

前記ノアゲート４４の出力はナントゲート５２に入力し
、そしてその出力は前記ナントゲート３８へ与えられる
。仁のナントゲート３８の出力は２ビツトのシフトレジ
スタから成るラッチＬ１へ与えられ、その結果、鍵のオ
ン操作に伴うキースイッチＫＩＡ、に２Ａのオン信号が
ラッチ２６ヘラツチされる構成となっている。そしてラ
ッチＬ１の２ビツト目の出力はナントゲート５２の他端
、ノアゲート４０の他端へ夫々与えられるほか、トラン
スファーゲート５３を介し信号ＬＯＩとして前記制御部
３０へ送られるほか、排他的オアゲート５４へも与えら
れる。なお、前記ラッチＬ１は基本クロッフグ、によ多
動作し、またその２ビツト目、１ビツト目の各出力は夫
々、前記前半または後半のタイミングを示す。そしてラ
ッチＬ１の前記１ビツト目の出力は、トランスファーゲ
ート５５を介し前記信号ＬＯＩとして送り出されるほか
、排他的オアゲート５４に与えられる。

前記ノアゲート４５の出力はナントゲート５６へ入力し
、またナントゲート５６の出力は前記ナントゲート３７
へ入力する。そしてナントゲート３７の出力は、クロッ
フグ、により動作する２ピツトのシフトレジスタから成
るラッチＬ２に与えられる。その結果、ラッチＬ２には
、前記鍵のオン操作に伴うキースイッチＬ１］３．Ｌ２
Ｂのオン信号がラッチされることになる。そしてラッチ
Ｌ２の１ビツト目の出力はトランスファーゲート５７を
介し排他的オアゲート５４の他端に与えられるほか、信
号ＬＯ２として前記ＣＲ制御部２９及び制御部３０へ与
えられ、また前記シフトレジスタ４９へ与えられる。更
に、ラッチＬ２の２ピツｊ　ト目の出力は前記信号Ｎと
なるＩ＝！か、トランスファーゲート５８を介し前記信
号ＬＯ２となシ、また排他的オアゲート５４の他端に与
えられる。そしてこの排他的オアゲート５４の出力は、
前記信号ＩＤとしてＣＲ制御部２９へ送られる。

なお、前記シフトレジスタ４９け、前記後半のタイミン
グを示すクロック〆ｅにより駆動される。

前記ノアゲート４０の出力はノアゲート５９に入力する
。このノアゲート５９には更に、スブリ７トヅ信号ＳＰ
１前記ノアゲート４８の出力、及びラッチＬ３の出力が
インバータ６０を介し与えられている。そしてノアゲー
ト５９の出力はオアゲ−４６１に−介し前記ナントゲー
ト４３の他端に入力・するほか、５個のトランスファー
ゲー）６３．。

６３、．６３．から成るゲート群６３ヘゲート制御信号
として印加される。

前記ナントゲート４３の出力は、前記アントゲ−）４１
．４２の各他端へ与えられるほか、ラッチ６９ヘラツチ
される。このラッチＬ３は基準クロックの、によシ作動
し、そして通常は″１″信号をラッチしている。またラ
ッチＬ３の出力はインバータ６０を介し壇だオアゲート
６１にも入力し、循環される。そしてオアゲート６１の
出力はまたインバータ６４を介しノアゲート４８の一端
に入力する。

一方、前記ゲート群６３の各トランスファーゲートの出
力は夫々、クロッフグ、により駆動され、容量が２ビツ
トのシフトレジスタ６５．．６５．。

６５、ＶＣ循環入力されている。また各シフトレジスタ
６５．，６５．，６５ｓの出力は夫々、ゲート群６３の
対応するトランス７アーゲー）６３．。

６３２．６３．に入力する。而してこのシフトレジスタ
６５．〜６５８、及びゲート群６３から成る循環回路は
、前記ＣＲ充放電器の操作鍵に対する割当てナンバ（換
言すれば、楽音生成チャンネルとの対応関係を与えるデ
ータ）を記憶保持する回路である。

前記ゲート群６３のトランスファーゲート６３１＋　６
３２ｔ　６３１＋の各出力はまた夫々、一致回路６６を
構成する排他的オアゲー）６６、．６６、．６６、の各
一端へ夫々、直接入力し、またゲート群６７′！ｉ−構
成するトランスファーゲート６７、．６７ｔ、６７ｓｔ
：夫々介し排他的オアゲート６６＋　、６６ｔ　、６６
ａの各他端へ入力する。更に前記排他的オアゲ−）６６
、．６６、．６６゜の各他端にはＣＰＵＩからのタイミ
ング信号Ｊ。

Ｉ、Ｈ（第１０図参照）が夫々入力している。而してこ
の一致回路６６の各トランスファーゲート６６、．６６
、．６６、からは、前記ゲート群６３から出力する前記
割当てナンバと、タイミング信号Ｊ、Ｉ、Ｈによる０〜
７のチャンネルタイミングが一致するとき一致信号が発
生し、ノアゲート４８へ供給する。なお、前記ゲート群
６７のトランスファーゲート６７、〜６７、は共に、前
記ノアゲート５９の出力によシゲート制御される。

前記ノアゲート４８の出力は、容量２ビツトのシフトレ
ジスタ６８へ入力するほか、ラッチ６９ヘラツチされる
。而してこのシフトレジスタ６８の１ビツト目は、前記
前半のタイミングで発生する基本クロッフグ。により動
作し、また２ビツト目は後半のタイミングで発生する基
本クロックｌθにより動作する。更にラッチ６９は前記
基本クロック戸θによシ動作する。そしてシフトレジス
タロ８の１ビツト目の出力は、アンドゲート７０の一端
に直接入力するほか、インバータ７１を介しゲート群７
２内のトランスファーゲート７２□へ入力する。またシ
フトレジスタ６８の２ビツト目の出力は、前記トランス
ファーゲート５５，５７の各ゲートへゲート制御信号と
して与えられる。

更に、ラッチ６９の出力は前記トランスファーゲート５
３，５８の各ゲートへゲート制御信号として与えられる
。

一方、前記アンドゲート７０の他端には、ＣＰＵ１から
の制御信号Ｋが入力し、そしてその出力はオアゲート７
３を介し前記ゲート群７２内のトランスファーゲート７
２．〜７２７の各ゲートへゲート制御信号として印加さ
れるほか、前記オアゲート２１を介しシフトレジスタ２
２へ入力する。

また前記オアゲート７３にはノアゲート４８の出力も入
力し、同時にゲート群７２、オアゲート２１″１へ送ら
れる。

４゜ゲート群７２のトランスファーゲート７２．〜７２、の
各入力には、このにブロックの場合、図示するように、
トランスファーゲート７２、〜７２、には固定的に゛１
′信号が入力し、またトランスファーゲート７２６には
固定的に″′０″０″与えられている。

而してこの場合、トランスファーゲート７２゜〜７２１
の出力はこの操作鍵のキーナンバを与えるデータを表わ
しくこの例では［０１１１１１に１０進数の「３１」）
、またトランスファーゲ−）７２．の出力は、前記キー
ナンバのデータに対する前半（０″）、後半（１″）の
符号を与えるＭＳＢ（最上位ピット）のデータとなって
いる。即ち、既に述べたように、鍵盤上の各錘は２個づ
つ１組となっているから、各組の２個の鍵に共通のキー
ナンバを、前記ＭＳＢの符号データ、詰り、前半のデー
タ出力タイミング、及び後半のデータ出力タイミーング
によりＣＰ　Ｕ　１の方で判別し、各錘のキーデータと
する。

更に、この例では前記ゲート群７２から出力するキーデ
ータは「３１」であったが、７２個の鍵に対する５８組
の各錘に対するキーナンバは勿論夫々異なり、例えばに
ブロックのに１は「１」。

Ｋ、ば「２」、・・・・・・、に３８は「３８」と設定
すると、上記例はに３１のにブロックの回路に対応する
。そして各にブロック、Ｋ１．に２．・・・、に３８の
前記ゲート群７２の下位６ビツトのトランスファーゲー
１−７２．〜７２１からは夫々、対応するキーデータ「
１」、「２」、・・・ｔ　ｒ３ｓＪが出力するように、
前記前半（”０′）または後半（−１１−）の各データ
が固定的に入力するようにゲート構成されている。そし
て７ビツト目のトランスファーゲート７２？は、インバ
ータ７１の出力によシ、各にブロックとも、上述のよう
に符号を与える。その結果、各にブロック、Ｋ１−に３
８の夫々において、各２個の鍵に共通のキーナンバ「１
」〜「３８」が、前記符号ビットによって２種類のキー
データとされ、７６個の一連のキーデータが得られる。

即ち、ゲート群７２のトランスファーゲート７２７〜７
２１の出力は、前記ラッチ２６（Ｋ５図）へ送出される
。

次に、第７図によシ前記ＣＲ制御部２９の具体的構成を
説明する。なお、第７図の下方側には、前記ＣＲ回路１
１０８組のＣＲ充放電器１１１〜１１８を示している。

そして各ＣＲ充放電器１１、〜１１．は夫々、図示する
一対のコンデンサ及び抵抗（ＩＣ，、ＩＲ，Ｌ・・・、
（ＩＣ’８．ＩＲ６）から成っている。

ＣＲ制御部３０は、図示するように、前記８組ＯＣＲ充
放電器１１．〜１１８に対し夫々１個づつ設けられた制
御回路７５．〜７５８から成る。

而して制御回路７５１〜７５８Ｆｉ共に同一構成であり
、したがって説明及び図示を簡単にするためにいま、制
御回路７５．のみを詳細に説明及び図示する。

即ち、制御回路７５１のアンドゲート７６、の一端には
、前記ナンバ指定データＣＮの１ビツト目の信号が入力
する。またアンドゲート７６１の他端には前記リセット
信号ＡＤＥＲが印加され、更にその出力は、ノアゲート
７７、の一端に入力する。このノアゲート７７１の他端
には、リセット信号Ｒ８が印加され、そしてその出力は
ＳＲ型フリップ７０ツブ７８．のリセット入力端子Ｒに
印加される。なお、このフリップフロップ７８゜はタイ
ミング信号Ｊ、（第１０図参照）により動作する。

一方、タイミング信号！Ｋｔ、（第１０図参照）により
動作するラッチ７９１に前記信号ＬＯ２が入力する。そ
しでその出力はノアゲート８０１の一端に入力する。こ
のノアゲート８０１の他端には、前記信号ＬＯ２がイン
バータ８１を介し印加され、またノアゲート８０１の出
力はフリップ７０ツブ７８．のセット入力端子Ｓに印加
される。

そしてフリップフロップ７８．のセット出力はトランス
ファーゲート８２１を介し信号ＡＤＥとして前記制御部
３０へ送出されるほか、ノアゲート８３、及び８４１の
各一端へ与えられる。

更に前記信号ＩＤが前記タイミング信号グｔ。

により動作するラッチ８５．に印加され、またそ１′　
の出力はインバータ８６．を介し前記ノアゲート８３、
．８４．の各他端へ印加される。そしてノアゲート８３
．の出力はトランスファーゲート８７、のゲートに印加
され、またノアゲート８４１の出力はトランスファーゲ
ート８８１のゲーＮＣ印加されている。そしてトランス
ファーゲート８７８，８８．には共に電圧ＶＤが入力し
、一対のコンデンサ及び抵抗（ＩＣ，、ＩＲ，）に印加
されている。またこの一対のコンデンサ及び抵抗（ＩＣ
，、ＩＲＩ　）から成るＣＲ，充放電器１１．の出力は
トランスファーゲート８９．を介しＡ、　／　Ｄ変換器
２８へ送出される。なお、前記トランスファーゲート８
２．及び８９１の各ゲートには、前記ナンバ指定データ
ＣＮの１ビツト目のデータが印加され、ゲート制御され
る。

制御回路７５．〜７５．の構成は制御回路７５、と同一
であるが、図示するように、制御回路７５、〜７５８に
は夫々、前記ナンバ指定データＣＮの２〜８ビツト目の
信号が夫々に入力する。そしてラッチ７９．〜７９８を
動作させるタイミング信号％ｔ、〜グｔ８は夫々、第１
０図に示すように異なるタイミングにて出力される。ま
たフリップフロップ７８．〜７８８を動作ζせるタイミ
ング信号Ｊ２〜Ｊ６も夫々、第１０図に示すように異な
るタイミングにて出力される。

次に上記実施例の動作を第８図ないし第１１図を参照し
て説明する。先ず、全体動作の概略を説明すると、鍵盤
インターフェイス１０内のキーコモン信号発生器１４は
第８図に示すように、互いに逆相のキーコモン信号ＫＣ
Ｉ、ＫＣ：ｌ出力してそれ金レベル変換器１５に与え、
電圧レベルの異なる信号ＫＣＩＡ及びＫＣＩＢ、また信
号ＫＣ２Ａ及びＫＣ２Ｂ（第３図）を変換出力させて鍵
盤キースイッチ群９の各錘に対する２個のキースイッチ
を夫々キーサンプリングする。そのため何れかの鍵が押
鍵、離鍵されればその鍵のキースイッチの出力側の共通
接点（Ｃ１〜０３８）に、鍵のそのときの操作状態に応
じてレベルの電圧が発生し、多値入力論理素子回路を駆
動し、信号をレスポンスデータ作成回路１９に与える。

このときこの回路１９Ｆｉ前記信号を受け、またＣＲ回
路１１のＣ’Ｒ充放電器１１□〜１１８を駆動すること
によって、タッチレスポンス付与に必要なキーデータ、
即ち、オンオフデータ、キーＮＯ，データ、イニシャル
データを作成収納する。そしてインタラブド信号６ＣＰ
Ｕ１に送出するとその後、ＣＰＵ　１の制御下に前記キ
ーデータはＰＩＡＳを介しチャンネルプロセッサ６に送
られ、トーンジエネレー・タフの何れかのチャンネルの
楽音生成系を割当てられて楽音信号を作成され、サウン
ドシステム８を介し、タッチレスポンス効果を付加され
た楽音として放音される。

次に、例えば１番目の鍵が操作された場合を例にして更
に具体的に動作を説明する。同、この場合、第９図に示
すタイムチャートを参照する。

前記鍵を押鍵開始する以前においては、キースイッチＫ
ＩＡ−１，ＫＩＢ−１は共にオフの第１の状態にあり、
またこのときの共通接点Ｃ１の電位■１はＶＤＤとなっ
ている。そしてバッファ１８−１の出力（１ｓｔ１０Ｎ
信号）、バッファ１７−１の出力（２ｎｄ１０Ｎ信号）
は共に″′０″レベルである。

次に前記鍵がオン操作されると、先ず、キースイツチＫ
　Ｉ　Ａ−１がオンし、且つキースイッチＫＩＢ−１は
オフのままの第２の状態になる（第９図（、）の時間ｔ
１の状態）。そして共通接点Ｃ１の電位■、は、鼓で、ＲＤ＝Ｒ４、Ｒｓ　ｗ、はキースイッチＫＩＢ−
１のスイッチ抵抗、ＲＮはレベル変換器１５内のＮチャ
ンネルＭＯ８型ＦＥＴのＯＮ抵抗、Ｖｆａはダイオード
１６１Ａ−１または１６１Ｂ−１の順方向電圧である。

したがって、バッファ１８−１のスレッシュホールド電
圧が■、と７２間のものにセットしておけば、バッファ
１８−１の出力は″１″レベル、バッファ１７−１の出
力は″０″レベルのままとなり、レスポンスデータ作成
回路１９にこのデータ！１″、＋′０″が供給されるこ
とになる。この、、・、　結果、　ｖＸ；ｌ／Ｘデータ
１９はＣＲ回路１１内の選択したＣＲ充放電器の放電動
作を開始し、またオン操作を示すオンオフデータ及びキ
ーＮｏデータを得る。

次に時間ｔ、において、キースイッチＫＩＢ−１もオン
する第３の状態になると、共通接点Ｃ１の電位■８は、鼓で、）ｌｓｗｌはキースイッチＫ　Ｉ　Ａ−１のスイ
ッチ抵抗である。

そしてバッファ１７−１のスレッシュホールド電圧ｉＶ
、、Ｖ３間にセットしておけば、レスポンスデータ作成
回路１９にはバッファ１８−１゜１７−１からの共和″
１”のデータが入力する。

そのため回路１９は前記ＣＲ充放電器の放電動作を停止
し、次いでその電荷量を検出し、ディジタル値に変換し
てイニシャルデータを得る。そしてこれらが内部のレジ
スタに格納されると、インタラブド信号’ｋｃＰＵ１に
送るため、前記６種類のデータから成るキーデータがＰ
ＩＡ５に転送され、タッチレスポンスの付加された楽音
が発音開始される。

次に離鍵操作が時間ｔ、にて開始されると、先ず、キー
スイッチＫＩＢ−１がオフし、且つキースイッチＫＩＡ
−１はオンのままの第４の状態、詰シ、前記第２の状態
と同一状態となる。したがってこのときの共通接点Ｃ１
の電位Ｖ４は前記電位Ｖ２と同じであって、レスポンス
データ作成回路１９にはデータ″１″、′０″が入力す
る。

次にキースイッチＫ　Ｉ　Ａ−１もオフし、第１の状態
に戻ると（時間ｔ、）、レスポンスデータ作成回路１９
は、オフ操作を示すオンオフデータ及び＊−Ｎｏデータ
を作成するとＣＰＵＩにインタラブド信号を与えるので
、前記オンオフデータ及びキーＮｏデータがＰＩＡ５に
転送され、楽音は消音される。

次に、レスポンスデータ作成回路１９およびＣＲ回路１
１の動作を更に具体的に説明する。なお、現在、キース
プリットしていない場合から説明を始める。このとき、
信号ＳＰは０″として出方し、第６図のノアゲート５９
に供給されている。

ある鍵がオン操作されると、既に述べたように、先ず、
キースイッチＫＩＡ（Ｋ２Ａ）がオンし、且つキースイ
ッチＫＩＢ（Ｋ２Ｂ）はオフのまま前記第２の状態とな
る。而してこのオン操作時にキースイッチＫＩＡ（Ｋ２
Ａ）の出力は、第１１図にみられるように、チャタリン
グの影響を受けている。

そして第８図にみられるように、信号ＫＣＩが”１″に
反転し、且つ信号ＫＣ２が“０”に反転する前記後半と
前半のタイミングの切替り時直前に、信号ＤＳが１発発
生すると（１″）、前記操作鍵のにブロックではそのと
き、ナントゲート３６の出力が前記信号ＤＳに同期して
一時的に”０２となる。またアンドゲート４１の出力も
このとき、ラッチＬ３の通常出力が″ＩＨ１信号ＤＳが
１′１″によシ″１″となり、したがってノアゲート４
４の出力を６０″とさせ、ナントゲート５２に与える。

このナントゲート５２の他端にはラッチＬ１の出力″０
″が入力しているため、その出力は１″となシ、ナント
ゲート３８に与える。

したがってナントゲート３８の出力は′１”となリ、ラ
ッチＬ１の１ビツト目に取込まれる。したがって以下、
この操作鍵の割当てチャンネルタイミングでは信号ＬＯ
Ｉが１″として出力し、制御部３０に送られる。また、
信号ＬＯＩ″１′によシ、以後、ラッチＬ３の出力ば０
″となる。

一方、ＣＲ回路１１、およびＣＲ制御部１１においては
、パワーオン時に出力するリセット信号Ｒ８によりフリ
ップフロップ７８＝１．〜７８８は既にリセットされて
いる。そして前記キースイッチＫＩＡ（Ｋ２Ａ）のオン
と共にＣＰＵＩから信号ＩＤが１″として出力され、而
して前記操作鍵がタイミング信号〆ｔ１のタイミング（
例えばチャンネル１）に割当てられたとすると、ラッチ
８５、が１”にセットされる。したがってトランスファ
ーゲート８８．が開成し、且つトランスファーゲート８
７．が閉成し、ＣＲ充放電器１１゜は放電動作を開始す
る。

、１：　また同時に、このにブロックのシフトレジスタ
６５、．６５．．６５ｓ及びゲート群６３から成る循環
回路には、前記チャンネル１のタイミングにてＣＲ充放
電器１１１のナンバを表わすデータがセットされるよう
になる。而してこのデータは以後、新たな鍵が押鍵され
るまでの間、循環保持されている。

このようにして、前記鈍のオン操作にしたがって信号Ｔ
、０１が１″となると、ランチ２６にはその割当てチャ
ンネルタイミングにおいて開成するゲート群７２から、
そのにブロックに対するキーデータが出力され、ラッチ
される。而してそのラッチ出力は、いま制御信号Ｃ７が
１″として開成されているゲート回路Ｇ、を介しＣＰＵ
Ｉへ送出され、したがってそのキーデータによる楽音の
生成が開始される。

次に、上述のようにしてキースイッチＫＩＡ（Ｋ２Ａ）
がオンされたが、キースイッチＫＩＢ（Ｋ２Ｂ　）はま
だオフ中である期間は、先ず、ラッチＬ３の出力が′０
″によりアンドゲート４１の出力は′０”である。また
アンドゲート４６の出力は、リセット信号Ｘ１信号ＬＯ
２が共に０′のため０″であシ、シたがってノアゲート
４４出力′ｆｒ：１″とする。そのためナントゲート５
２の２人力は共に１′となってその出力は０″、したが
ってナントゲート３８の出力は１”となシ、ラッチＬ１
には引きつづき”１″信号が入力し、その出力ＩＩ　１
　Ｎが保持される。なお、前記ナントゲート３６の出力
はこの期間、信号ＤＳが１０″のため１″となっている
が、チャタリングの影響によっても６１″に変化する。

次にキースイッチＫＩＡ　（Ｋ２Ａ　）と共にキースイ
ッチＫＩＢ（Ｋ２Ｂ）もオンされると、信号ＤＳが１″
として出力するときにナントゲート３５の出力がＯ″と
なる。そしてアンドゲート４２．４７（ｒｉ夫々、ラッ
チＬ３の出力″０″、リセット信号Ｙの０″によシ共に
０′となっている。したがってノアゲート４５の出力は
°゛１′ＳまたラッチＬ２の出力°′０′によシナンド
ゲート５６の出力は１″、したがってナントゲート３７
の出力が′１′″となシ、ラッチＬ２にセットされる。

そのためこの鍵のチャンネルタイミングにおいて、信号
ＬＯ２は１”として出力し、シフトレジスタ４９に供給
され、またＡ／Ｄ変換器２８に送出されるようになる。

また信号、［，０１，ＬＯ２が共に１″により信号ＩＤ
が６０”となり、ランチ８５菫にはこの信号”０″が以
後、ラッチされる。

而して、前記信号ＬＯ２が１”となるとＣＲ制御部２９
において、制御回路７５．内のラッチ７９、にこの信号
ＬＯ２の１１″がタイミング信号Ｇｌ；ｔ、の出力タイ
ミングでラッチされ、その出力が′１″となる。またフ
リップフロップ７８１がセット状態とされ、そのセット
出力が１″となり、トランスファーゲート８２１、ノア
ゲート８３１．８４１に夫々入力する。そのため以後は
、このＣＲ充放電器１１．のナンバを指定するデータＣ
Ｎの出力時にトランスファーゲート８２１が開成して信
号ＡＤＥが”１２として出力され、制御部３０に供給さ
れる。

またノアゲー）８３．．８４．の出力は共に”０″とな
り、トランスファーゲー）８７８，８８、は共に閉成さ
れる。したがってこれまで行われていたＣＲ充放醒器１
１□の放電動作が停止される。

次に、上述のようにしてキースイッチＫＩ　Ａ（Ｋ２Ａ
）、ＫＩＢ（Ｋ２Ｂ）も共にオン状態となったのちは、
アントゲ−）４２，４７の出力は共ニ変化せず、６０″
、したがってノアゲート４５の出力も変化せず１″、し
たがってナントゲート５６の出力はラッチＬ２の出力″
１″によシ１０２、したがってナントゲート３７の出力
は１′となり、ラッチＬ２は１″をセットした状態を保
持する。なお、この期間、ナントゲート３５の出力は、
チャタリングの影響によっても１″に変化する。

そしてラッチＬ２の出力力１１″となるとにブロックの
回路に３１〜に３８から取り出している信号Ｎも”１″
となり、データＮ１〜Ｎ８としてゲート群２’１ｙ　２
４ｔ　ｆ介しラッチ２５に与え、、・、′　られるが、
いまの場合、非キースブリッナ′４であるため、制御信
号Ｃ１が０”として出力されてゲートＧ、が閉成され、
前記信号Ｎは無効となる。

このようにして、キースイッチＫＩＡ（Ｋ２Ａ）、ＫＩ
Ｂ（Ｋ２Ｂ）が共にオン状態となり、ＣＲ充放電器１１
１の放電動作が停止すると、この放電動作停止中におい
て、Ａ／Ｄ変換器２８はＣＲ充放電器１１□の値を読取
ってＡ／Ｄ変換し、ラッチ２７に与える。このとき信号
Ｃ８が１′として出力され、ゲート回路Ｇ、が開成され
るので前記ＣＲ充放電器１１．の出力はゲート回路Ｇ８
を介しＣＰＵＩに送出され、押鍵速度に応じたタッチレ
スポンスが発生楽音に付与される。

そしてこの後においては、ＣＰＵ１のソフト処理によっ
て制御部３０から信号ＡＤＥＲが１″として出力される
。そのためアンドゲート７６゜の出力がｌ’！１１１と
なシ、フリップフロップ７８゜かりセットされる。した
がって信号ＡＤＥＦｉ″０″に反転し、またナントゲー
ト８３ｍの出力が１１″、ナントゲート８４．がｎｏ＋
ｅとなシ、トランスファーゲート８７１が開成し、且つ
トランスファーゲート８８１が閉成する（第７図）。そ
のためＣＲ充放電器１１．が充電開始される。

次に、上述のようにしてキースイッチＫｉＡ（Ｋ２Ａ）
、ＫＩＢ（Ｋ２Ｂ）が共にオンし、またＣＲ充放電器１
１．の値も読取られ、信号ＡＤＥもＯ′″に反転したの
ちにおいては、アンドゲート４１の出力は、ラッチＬ３
の出力がいま′ＯＩ″のため１′０″である。またアン
ドゲート４６の出力は、ＣＰＵＩがこの状態のときには
信号Ｘを６１″として出力しており、したがってこの鍵
自身のチャンネルタイミング毎に”１″となる。そのた
めノアゲート４４の出力は０″となり、またナントゲー
ト５２の出力はしたがってその入力”０″、′１″によ
り１″となり、ナントゲート３８に印加する。

、而してこのナントゲート３８の出力は、一方に前記信
号″１″を印加されるため、他方の入力であるナントゲ
ート３６の出力が０″のときは１１′、１″のときは０
″という具合に、ナントゲート３６の出力に追従する。

そしてこのナントゲート３６の出力は、キースイッチＫ
ＩＡ（Ｋ２Ａ）の出力が０″（オフ状態）のときには”
１”、１”（オン状態）のときには基本クロックＤＳの
出力と共に“０″となり、換言すれば、ＫＩＡ（Ｋ２Ａ
）がオフ→Ｌｌ（ＬＯＩ）が６０″。

ＫＩＡ（Ｋ２Ａ）がオン→Ｌｌ　（ＬＯＩ　＞が６１　
″ となる。つまり、ラッチＬ１の出力、即ち、信号ＬＯＩ
の出力はキースイッチＫＩＡ（Ｋ２Ａ）のオン、オフ状
態に追従するようになり（第１１図参照）、そのためキ
ースイッチＫＩＡ（Ｋ２Ａ）にチャタリングが発生する
と、このチャタリングは直ちに信号ＬＯＩにも反映し、
信号ＩＤが信号ＬＯＩに応じて変化するようになる。そ
のため第１１図にみられるように、ＣＲ充放電器１１．
も、充電動作、放電動作をチャタリングの発生に応じて
交互に繰返すようになる。然しなから、このチャタリン
グによって信号ＬＯＩが″０″レベルとなる期間は極め
て短いから、前記放電動作の時間は極めて短かく、シた
がってＣＲ充放電器１１、の出力レベルは、完全に放電
しきった電圧レベル（ＥＮＤ電圧）に達することなく、
最大充電電圧レベル付近で小さな変動を示すだけとなる
。そのため、このＣＲ充放電器１１、は、その値をＡ／
Ｄ変換され、タッチレスポンスのデータを出力したのち
は、キースイッチＫ　Ｉ　Ａ　（Ｋ　２　Ａ　）のオン
期間中、チャタリング防止用としても利用されることに
なり、本発明の一特徴を与えるものである。

次に、離鍵操作にともなって先ず、キースイッチＫ　Ｉ
　Ｂ　’（Ｋ　２　Ｂ　）がオフされると、その出力は
０”となるが、ラッチＬ２はセット状態を保持されたま
ま変化せず、したがってその出力（Ｌ２）、信号ＬＯ２
も共に１″を保持する。そのためその他の各回路状態は
、キースイッチＫＩＢ（Ｋ２Ｂ）のオフ以前と同一であ
る。

次に、離鍵操作が更に進んでキースイッチに１Ａ（Ｋ２
Ａ）もオフすると、既に述べたように、ラッチＬ１の動
作（信号ＬＯＩの状態）はキース１“　イツチＫＩＡ（
Ｋ２Ａ）に追従しているから、信号ＬＯＩはキースイッ
チＫ　Ｉ　Ａ　（Ｋ　２　Ａ　）のオフ後、チャタリン
グ動作を経て完全に″ｏ″レベルとなる。すると信号Ｉ
Ｄは、信号ＬＯＩが６０″、信号Ｌ０２めげ１”により
″１″レベルに固定され、ノアゲート８３□の出力が０
″、ノアゲート８４、の出力が１′によりトランスファ
ーゲ−４８７，が閉成し、且つトランスボアーゲート８
８□が開成してＣＲ充放電器１１１の放電動作だけが実
行される。

その結果、ＣＲ充放電器１１、の値が前記ＥＮＤ電圧以
下まで低下すると曇信号Ｙが″１ルベルで出力され、ア
ンドゲート４７に供給される。

そのため、アンドゲート４７の出力はこの操作鍵のチャ
ンネルタイミングにて１″となシ、ノアゲート４５の出
力を０”とさせる。したがってナントゲート５６の出力
は１″、したがってナントゲート３７は他方の入力であ
るナントゲート３５の出力がキースイッチＫＩＡ（ＫＩ
Ｂ）のオフにより′１″となっているため０″となり、
したがってラッチＬ２はリセットされ　ＭｏＩＩとなる
。そしてＣＰＵＩはこれに応じてソフト処理により信号
ＬＯ２も０”に反転させる。

一方、ノアゲート５１の出力はこのとき、前記チャンネ
ルタイミングにおけるアンドゲート４７の出力″１′に
よシ″０２となり、シたがってナントゲート４３の出力
が１″に反転してラッチＬ３をセットさせる。即ち、そ
の出力は１′となり、初期状態、詰り、キーオンされる
以前の通常状態に戻る。

以上の動作は、キースプリットしない場合であシ、第６
図のにブロックの回路がＫｌ−Ｉ（３０のメロディ演奏
用の場合を想定したものである。なお、ゲート回路Ｇｓ
（第５図）に対する制御信号０１を′０”として前記ゲ
ート回路Ｇ、を閉成したが、信号ＬＴ１、ＬＴ２、更に
はイぎ号ＫＣ３゜ＫＣ４′ｆ、０″のままとしてもよい
。そのため、Ｋブロックに１〜に３０では、ラッチ２５
の出力は、前記操作鍵の楽音作成に何ら寄与しない。

キースプリットスイッチをオンした場合には、キースプ
リット信号ＳＰが１″として出力されるが、第４図から
も分かるように、この信号ＳＰはにブロック、Ｋ１−に
３０には無関係であるから、ゲート群７２の各トランス
ファーゲート７２、〜７２、は開成したままである。そ
のためこのにブロック、Ｋ１−に３０の操作鍵のキーデ
ータがラッチ２６にラッチされ、また制御信号Ｃ２が１
″として出力されてゲート回路Ｇ、が開成され、したが
って前記キーデータがＣＰＵＩに送出されてその楽音が
作成される。即ち、そのメロディ音が放音される。

とのにブロック、Ｋ１−に３０に対しては、いまこの電
子楽器が８音ポリフオニツクの楽器であるから、その最
大同時発音数を８までとする（即ち、Ｋ３１〜に３８の
伴奏音のにブロックの鍵からの出力は伴奏用音源に供給
され、メロディ用音源には最大同時操作鍵数である８個
の鍵がすべて、Ｋ１−に３０のメロディ鍵のにブロック
の鍵に対し割当てられている）ことが可能である。

他方、キースプリットされていないときには、Ｋ１−に
３１のメロディ鍵のにブロックに対しても、最大８個の
同時発音数を得ることができるようになっている。した
がってこの発明では、キースプリット以前と以後とでは
、メロディ用の鍵の同時発音数を同数とすることができ
る特徴を備えているものである。

一方、第６図の回路が伴奏鍵のに３１〜に３８のにブロ
ックの回路の場合、このキースプリット時においては、
１′′のキースプリット信号ＳＰがノアゲート５９に印
加されるので、その出力はこのキースプリット期間中、
強制的に０″とされる。したがってインバータ６４の出
力も強制的に１′となり、ノアゲート４８の出力を０″
とさせる。そのため、前記ゲート群７２のトランスファ
ーゲート７２．〜７２？が閉成され、そのキーデータは
７ビツト、オールｆ′０″データとしてラッチ２６にラ
ッチされる。そのためＣＰ　Ｕ　１ではこのオール″０
”データを無効データと判断する。

更に、ラッチＬ２の出力による信号Ｎ（データ１′　Ｎ
１〜Ｎｇ）がこの伴奏鍵のにブロック、Ｋ３１〜に３８
の場合には、ラッチ２５に送出される。

而して前記データＮ□〜Ｎ、は、夫々、′１”レベルと
なる信号ＫＣ３，ＫＣ！４の出力に応じてゲート群２４
．，２４．が夫々開成し、また前半と後半のタイミング
で夫々″１″になる信号ＬＴＩ。

ＬＴ２もこれに応じて１′として出力され、そのためラ
ッチ２５には前記データＮ、〜Ｎ８が、４ビツトづつの
データＮ０〜Ｎ４　、Ｎａ〜Ｎ、の夫々前半、後半に分
けて順次ラッチされる。そして制御信号Ｃ８は′１′と
して出力されるため、ゲート回路Ｇ、は開成されておシ
、そのため前記データＮ１〜Ｎ４’、Ｎ、〜Ｎ８がＣＰ
ＵＩに順次送出されて、伴奏鍵のキーデータとして取扱
われる。この場合、ＣＰＵＩはこの伴奏鍵のキーデータ
にしたがって、伴奏用音源を駆動させに１〜に３００に
ブロックに対するメロディ鍵の楽音とは異なる音色を付
与したり、或いは所定の自動リズム演奏を開始させるな
ど、キースプリットした際の特徴的な伴奏処理を行う。

この時にブロックに３１〜に３８は、第６図におけるラ
ッチＬ３が”０″に設定されないため、ＣＲＲ放電回路
１１が使用されることがなく、伴奏音にはタッチレスポ
ンス機能は付与されない。

第１２図は制御部３０の主要動作を説明するフローチャ
ートであシ、その詳細な処理ステップの過程の説明は省
略する。而してキースイッチＫＩＡ（Ｋ２Ａ）のオン後
で、且つキースイッチＫＩＢ（Ｋ２Ｂ）もオンされて信
号ＡＤＥが１″となる以前では、正常な鍵操作の場合に
は通常、ステップＳ１．Ｓｚ、Ｓａｙ　Ｎ４．ｓｌｌ、
Ｓｓが夫々処理され、次いでステップＳ８．に進んでＣ
ＲＲ放電１１（Ｉｌｔ〜１１８　）のナン／く指定デー
タＣＮが次ＯＣＲ充放電器１１の処理のためにインクリ
メントされる。そしてステップＳ１に戻る。

ここにおいてキースイッチＫＩＢ（Ｋ２Ｂ）がオンされ
ずにキースイツ−ｊＫＩＡ（Ｋ２Ａ）がオフされると、
ステップＳ、にて５ＴＯＰ電圧以下と判断されるとステ
ップＳ、に進み、信号Ｘが１″として出力ぐれ、・る。

次にキースイッチＫＩＢ（Ｋ２Ｂ）も次いでオンされる
と、信号人ＤＥが′１″となるから、ステップ８１．　
Ｎ４．Ｎ５−　Ｓａ、Ｓｏ、Ｓｔ。、Ｓｌ、が夫々処理
され、ステップＳ、に戻る。

次に、離鍵操作に伴ってキースイッチＫ　Ｉ　Ｂ　（Ｋ
２Ｂ　）がオフされる前後においては、信号ＡＤＥ６（
”０”に反転ばれるため、ステップ８１　ｇＳ！ｊ　ｓ
、、ＳＲＩ　Ｓｂ２　８１１１　ｓ、哀が実行され、ス
テップＳ１に戻る。

次に、キースイッチＫＩＡ（Ｋ２Ａ）もオフされると、
ＣＲ元元気電器１１放電が進み、ステップＳ１１にてＥ
ＮＤ電圧以下と判断されるとステップＳ□に進んで信号
Ｙがｌ’１１Ｎレベルで出力され、コレにより信号Ｌ２
（ＬＯ２）が″０ルベルに反転される。そしてステップ
８１ｓｔ：介しステップＳ１に戻り、今回のキー操作に
対する処理が終了し、次のキー操作待ち状態に入る。

この発明は以上説明したように、第１および第２の接点
を有するスイッチによフ鍵の押下速度全検出し、またそ
の結果に応じて充放電回路を動作させてその出力’ｋＡ
／Ｄ変換し、タッチレスポンスを付与した楽音奮発音さ
せると共に、前記鍵の押下速度がＡ／Ｄ変換はれたのち
は該鍵のオン、オフ状態と前記充放電回路の動作を同期
させるようにしたタッチレスポンス機能付電子楽器であ
る。

そのため、本来、タッチレスポンスを付与するた　４゜
めに設けた充放電回路を、鍵のチャタリング防止用にも
兼用でき、更に良質な楽音を得られると共に、回路構成
も兼用する分だけ、簡単になる利点もある。

またこの発明は、前記充放電回路を発音チャンネルと略
同数設け、且つ発生楽音に対しタッチレスポンスを付与
せしめた充放電回路の番号を、各錘ごとに記憶するよう
にしたタッチレスポンス機能付電子楽器であるから、充
放電回路に対する割当て処理等が簡単に行えるようにな
る利点もある。

更にこの発明は、キースプリット手段を設けて複数の鍵
域に鍵盤をスプリットした場合、タッチレスポンスが付
与される鍵域の楽音の同時発音数が、その鍵域がキース
プリットはれていない場合の同時発音数と同一数とする
ことが自由に行え、そのためキースジリット以前と以後
とで、最大同時発音数が異なって演奏鍵の数が不足し、
不自由を感じるというような従来の問題点を、完全に解
消できる利点がある。

【図面の簡単な説明】

第１図はこの発明の一実施例の電子楽器の全体ブロック
図、第２図はキー入力回路の詳細図、第３図は信号ＫＣ
ＩＡ等の波形図、第４図および第５図は、レスポンスデ
ータ作成回路１９の具化的回路図、第６図けにブロック
、Ｋ１−に３８の詳細回路図、第７図はＣＲ制御部２９
およびＣＲ回路１１の詳細回路図、第８図は信号ＫＣＩ
、ＫＣ２、ＤＳの各タイムチャートを示す図、第９図は
鍵操作時におけるキー入力回路の動作波形図、第１０図
は基本クロッフグ４等、各種タイミング信号のタイムチ
ャートを示す図、第１１図は鍵操作に伴う前記にブロッ
クの動作を説明する波形図、第１２図は制御部３０の主
要動作を説明するフローチャートである。１・・・・・・ＣＰＵ、２・・・・・・ＲＯＭ　Ｎ　３
・・・・・・ＲＡ、Ｍ、４・・・・・・キー入力回路、
５・・・・・・ＰＩＡ、６・・・・・・チャンネルプロ
セッサ、７・・・・・・トーンジェネレータ、８・・・
・・・サウンドシステム、９・・・・・・鍵盤キースイ
ッチ群、１０・・・・・・鍵盤インターフェイス、１１
・・・・・・ＣＲ回路、１４・・・・・・キーコモン信
号発生器、１５・・・、・・レベル変換器、１７−１〜
１７−ｓ　ｓ、１８−１〜１８−５８・・・・・・バッ
ファ、１９・・・・・・レスポンスデータ作成回路、Ｋ
　Ｉ　Ａ’−１〜ＫＩＡ−３８゜ＫＩＢ−１〜に１１３
−５８．　Ｋ２Ａ−１〜に２Ａ−３８，に２Ｂ−１〜に
２Ｂ−３８・・・・・・キースイッチ、Ｒ＋〜Ｒ８８・
・・・・・抵抗、Ｋ１−に３８・・・・・・Ｋブロック
、２３・・・・・・デコーダ、２４．．２４□・・・・
・・ゲート群、２５，２６．２７・・・・・・ラッチ、
２８・・・・・・Ａ／Ｄ変換器、２９・・・・・・ＣＲ
制御部、３０・・・・・・制御部、３１・・・・・・比
較部、Ｇ、　ｌ　Ｇ２．　Ｇｓ・・・・・・ゲート回路
、ＬＬ、Ｌ２．Ｌ３・・・・・・ラッチ、６２・・・・
・・インバータ、６３・・・・・・ゲート群、６５．。６５、．６５３・・・・・・シフトレジスタ、６６・・
・・・・一致回路、７２・・・・・・ゲート群、１１．
〜１１８・・・・・・ＣＲ充放電器、７８・・・・・・
フリップフロップ、７９゜・・・・・・ラッチ、８５．
・・・・・・ラッチ、ＳＰ・・・・・・キースプリット
信号。特許出願人　カシオ計算機株式会社ゝ″ψ喝／第９図Ｌ”１ＥｌｆＮＡ第１０図ん

Claims

【特許請求の範囲】

（１）＠１および第２の接点を有するスイッチにより鍵
盤上の鍵の押下を検出する鍵押下検出手段と、充放電回
路によって上記第１および第２の接点が時間差をともな
って動作する際の時間幅を電圧に変換し、鍵の押下速度
を検出する鍵押下速度検出手段と、この鍵押下速度検出
手段の出力をＡ／Ｄ変換するＡ／Ｄ変換手段と、とのＡ
／Ｄ変換手段の出力および前記鍵押下検出手段の出力と
にもとづき楽音を作成する楽音作成手段と、前記鍵押下
速度検出手段の出力が前記Ａ／Ｄ変換手段によりＡ／Ｄ
変換されたのちにおいて、前記鍵押下検出手段と前記鍵
押下速度検出手段とを同期動作させる手段とを具備した
ことを特徴とするタッチレスポンス機能付電子楽器。
（２）タッチレスポンス機能付電子楽器において、鍵盤
上の鍵を、タッチレスポンス機能を有する鍵域と有しな
い鍵域とに分割するキースプリット手段と、このキース
プリット手段によりキースプリットされた際に前記タッ
チレスポンス機能を有する鍵域において発音される同時
発音数を、キースプリットされないときにおける該鍵域
の同時発音数と同一とする手段を具備したことを特徴と
するタッチレスポンス機能付電子楽器。
（３）　鍵の押下速度を充放電回路の充放電動作によっ
て検出し、その検出結果から複数の発音チャンネルを有
する楽音作成回路においてタッチレスポンスを付与され
た楽音を発生するタッチレスポンス機能付電子楽器にお
いて、前記充放電回路は前記複数の発音チャンネルと略
同数設けられていると共に、発生楽音に対しタッチレス
ポンスを付与する際に使用する前記充放電回路を鍵盤上
の各鍵ごとに記憶する記憶手段を有することを特徴とす
るタッチレスポンス機能付電子楽器。