JPS60253257A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は集積回路における静電破壊を防止する半導体集
積回路装置に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a semiconductor integrated circuit device that prevents electrostatic damage in integrated circuits.
（ロ）従来技術
半導体基板（１）内に少なくとも一つのラテラルＰＮＰ
型トランジスタ素子（２）を備え、このＰＮＰｍトラン
ジス！素子（２）のベースおよびエミッタを夫々パッド
（３）を介して外部のリード端子（４）に接続した半導
体集積回路装置がある。この種半導体集積回路装置の外
部のリード端子（４）Ｋサージ電圧が加わった場合、Ｐ
Ｎ接合に逆方向に大きなバイアスが加わり、その電圧が
ＰＮ接合の耐圧以上の電圧であれば、その素子が破壊し
てしまう。特に、素子の中でもＰＮ接合面積が小さいベ
ース−エミッタ間のＰＮ接合に逆方向に大きなバイアス
が加わること罠なって、破壊し易い。そこで、この種半
導体集積回路装置の静電破壊を防止する方法として、第
５図に示すように、パッド（３）とベースおよびエミッ
タとの間に抵抗体（力を直列に接続して、浮遊容量と抵
抗の時定数により、サージ電圧の波形を清らかにし、急
激なサージ電圧がトランジスタ素子に入らないようにす
る方法がある。しかしながら、この方法においては、接
続する抵抗体（７）の抵抗値が数十から数百オームでは
完全な対策とはいえず、抵抗値が数キロオーム以上必要
である。(b) At least one lateral PNP in the conventional semiconductor substrate (1)
Equipped with a type transistor element (2), this PNPm transistor! There is a semiconductor integrated circuit device in which the base and emitter of an element (2) are respectively connected to external lead terminals (4) via pads (3). When a surge voltage is applied to the external lead terminal (4) of this type of semiconductor integrated circuit device, P
If a large reverse bias is applied to the N junction and the voltage is higher than the withstand voltage of the PN junction, the element will be destroyed. In particular, the PN junction between the base and emitter, which has a small PN junction area among the elements, is easily destroyed if a large bias is applied in the opposite direction. Therefore, as a method to prevent electrostatic discharge damage in this type of semiconductor integrated circuit device, as shown in Fig. There is a method that uses the time constant of capacitance and resistance to make the surge voltage waveform clear and prevent sudden surge voltage from entering the transistor element.However, in this method, the resistance value of the connected resistor (7) However, a resistance value of several tens to hundreds of ohms is not a perfect countermeasure, and a resistance value of several kiloohms or more is required.
ところが、回路上この位置に数キロオーム以上の抵抗体
（７）を設けると、パターン面積が大きくなるばかりか
、通常の入力信号の場合に、抵抗体（７）Ｋよって、減
衰が生じるため、トランジスタの動作点がずれたり、回
路定数が変化するなど回路上支障をきたし好ましくない
。また、抵抗体（７）をＮ型半導体領域に形成したＰ型
頭域で構成した場合、Ｎ型半導体領域とＰ型頭域との間
のＰＮ接合に順方向にサージ電圧が加わるときは破壊は
しないが、逆方向に大きいサージ電圧が加わったとき、
ＰＮ接合の耐圧以上の電圧であれば、抵抗体自体が破壊
してしまう。そこで、半導体基板に擬似的に順方向動作
するトランジスタ構造の素子を被保護回路の入力端子と
並列に接続し、順逆いずれの方向のサージ電圧が入って
も、上記素子が破壊することなくトランジスタとして動
作させてサージ電圧を吸収するように構成した静電破壊
防止素子がある（％公昭５３−２１８３８号公報に詳し
い。）。However, if a resistor (7) with a resistance of several kilohms or more is provided at this position on the circuit, not only will the pattern area become large, but also the resistor (7) will cause attenuation in the case of a normal input signal, so the transistor This is undesirable because it causes problems in the circuit, such as shifting the operating point of the circuit or changing circuit constants. In addition, if the resistor (7) is configured with a P-type head region formed in an N-type semiconductor region, it will be destroyed if a surge voltage is applied in the forward direction to the PN junction between the N-type semiconductor region and the P-type head region. However, when a large surge voltage is applied in the opposite direction,
If the voltage is higher than the withstand voltage of the PN junction, the resistor itself will be destroyed. Therefore, an element with a pseudo transistor structure that operates in the forward direction is connected to the semiconductor substrate in parallel with the input terminal of the protected circuit, and even if a surge voltage is applied in either the forward or reverse direction, the element will not be destroyed and will function as a transistor. There is an electrostatic breakdown prevention element configured to absorb surge voltage when activated (details can be found in Publication No. 53-21838).
しかしながら、この素子においては、通常の場合におい
ても、入力信号がＮ型ドープ層内を経て回路の入力側に
送られるように構成されているため、ドープ層の内部抵
抗により電圧降下が生じ、前述したような問題がある。However, even in the normal case, this element is configured so that the input signal is sent to the input side of the circuit through the N-type doped layer, so a voltage drop occurs due to the internal resistance of the doped layer, and as mentioned above. I have a similar problem.
また、別の方法としては、外部のリード端子（４）と接
続されるＰＮＰ型トランジスタ素子（２）のサイズを大
きくしてＰＮ接合面積を大きくする方法である。すなわ
ち、ＰＮ接合の耐圧を大きくとり、サージ電圧による破
壊を防止する方法である。しかしながら、このトランジ
スタ素子とＶ□の立上りの比をとっているトランジスタ
素子が複数個ある場合には、それらのトランジスタ素子
も全て同様にサイズを大きくしなければならず、パター
ン面積が大きくなり、パターン設計上不利である。Another method is to increase the size of the PNP transistor element (2) connected to the external lead terminal (4) to increase the PN junction area. That is, this is a method of increasing the withstand voltage of the PN junction to prevent damage caused by surge voltage. However, if there are multiple transistor elements that have the same ratio of the rise of V This is disadvantageous in terms of design.
（ハ）発明の目的
本発明は上述した難点を解消すべくなされたもので、通
常の回路動作に影響を与えずに静電破壊を防止すること
を目的とする。(c) Purpose of the Invention The present invention has been made to solve the above-mentioned difficulties, and it is an object of the present invention to prevent electrostatic damage without affecting normal circuit operation.
に）発明の構成
本発明は、半導体基板内にラテラルＰＮＰ型トランジス
タ素子を備え、前記ＰＮＰ型トランジスタ素子ｆ）ベー
スおよびエミッタを夫々外部端子に接続した半導体集積
回路装置において、前記ＰＮＰ型トランジスタ素子が形
成された島領域とは電気的に分離された島領域をコレク
タ領域とし、この島領域ＫＰ型のベース領域を形成し、
且つこのベース領域にＮ型のエミッタ領域を形成して保
護素子としてのＮＰＮＷ）ランジスタ素子を形成すると
共に、前記ＰＮＰ型トランジスタ素子のベース領域ＫＮ
ＰＮ型トランジスタ素子のコレクタ領域を接続し、且つ
前記ＰＮＰ型トランジスタ素子のエミッタ領域にＮＰＮ
型トランジスタ素子のエミッタ領域を接続することによ
り、前記ＰＮＰ型トランジスタ素子のベース−エミッタ
間に保護素子としてのＮＰＮ型トランジスタ素子のコレ
クタおよびエミッタを接続した半導体集積回路装置であ
る。f) Structure of the Invention The present invention provides a semiconductor integrated circuit device including a lateral PNP transistor element in a semiconductor substrate, and in which the PNP transistor element f) has a base and an emitter connected to external terminals, respectively. An island region that is electrically isolated from the formed island region is used as a collector region, and a base region of this island region KP type is formed,
Further, an N-type emitter region is formed in this base region to form an NPNW) transistor element as a protection element, and a base region KN of the PNP-type transistor element is formed.
A collector region of a PN transistor element is connected to the emitter region of the PNP transistor element.
In this semiconductor integrated circuit device, the collector and emitter of an NPN type transistor element as a protection element are connected between the base and emitter of the PNP type transistor element by connecting the emitter regions of the type transistor element.
（ホ）実施例
以下、本発明の一実施例を第１図ないし第３図に従い説
明する。第１図は本発明による半導体集積回路装置の構
成を示す平面図、第２図は本発明の要部を示す平面図、
第３図は第２図の■−■線断面図である。(e) Example An example of the present invention will be described below with reference to FIGS. 1 to 3. FIG. 1 is a plan view showing the configuration of a semiconductor integrated circuit device according to the present invention, FIG. 2 is a plan view showing main parts of the present invention,
FIG. 3 is a sectional view taken along the line ■--■ in FIG. 2.
本発明による半導体集積回路装置は、第１図に示すよう
に、半導体基板（１）に例えば差動増幅回路の入力トラ
ンジスタとして用いるラテラルＰＮＰ型トランジスタ素
子（２）が設けられる。このＰＮＰ型トランジスタ素子
（２）のベースおよびエミッタが夫々パッド（３）を介
して外部のリード端子（４）に接続される。また、半導
体基板（１）内のＰＮＰ型トランジスタ素子（２）とは
電気的に分離された島領域に１保護素子としてのＮＰＮ
Ｗ）ランジスタ素子（５）が設けられる。そして、ＰＮ
Ｐ型トランジスタ素子（２）のベース領域にＮＰＮ型ト
ランジスタ素子（５）のコレクタ領域を接続すると共に
、ＰＮＰ型トランジスタ素子（２）のエミッタ領域ＫＮ
ＰＮ型トランジスタ素子（５）のエミッタ領域を接続す
る。このように両トランジスタ素子（２１（５１を接続
することにより、コレクタおよびエミッタが接続される
。As shown in FIG. 1, the semiconductor integrated circuit device according to the present invention includes a semiconductor substrate (1) provided with a lateral PNP type transistor element (2) used as an input transistor of a differential amplifier circuit, for example. The base and emitter of this PNP transistor element (2) are each connected to an external lead terminal (4) via a pad (3). In addition, an NPN transistor as a protection element is provided in an island region electrically separated from the PNP transistor element (2) in the semiconductor substrate (1).
W) A transistor element (5) is provided. And P.N.
The base region of the P-type transistor element (2) is connected to the collector region of the NPN-type transistor element (5), and the emitter region KN of the PNP-type transistor element (2) is connected to the base region of the P-type transistor element (2).
The emitter region of the PN type transistor element (5) is connected. By connecting both transistor elements (21 (51) in this way, the collector and emitter are connected.
尚、ＮＰＮ型トランジスタ素子（５）のベースはフロー
ティングにして、ベースバイアスがかからないように構
成されている。The base of the NPN transistor element (5) is made floating so that no base bias is applied.
つぎに本発明の実施例を第２図および第３図を参照して
詳しく説明する。Ｐ型のシリコン半導体基板００）上Ｋ
Ｎ−型のエピタキシャル層Ｑｌ）が形成され、このエピ
タキシャル層αｌ）をＰ＋型の分離領域ａりで島状に分
離して島領域（１３）（１４）が形成される。そして、
各島領域ａ四〇荀の底面には、Ｎ＋型の埋め込み層（１
５）（１５１が設けられており、島領域０階がラテラル
ＰＮＰ型トランジスタ素子（２）のベース領域（１３ａ
）に、島領域αａが保護素子としてのＮＰＮ型トランジ
スタ素子（５）のコレクタ領域（１４ａ）となる。島領
域０３１０表面にベース拡散によりＰ型のエミッタ領域
Ｑ６１とこのエミッタ領域（１６１を取り囲むようにＰ
型のコレクタ領域＜１７）が形成される。このとき島領
域（１４１０表面に同じくベース拡散によりＰ型のベー
ス領域帥が形成される。更Ｋ、ベース領域０８）の表面
にＮ＋型のエミッタ領域ａｌを形成すると共にコレクタ
領域（１４ａ）の表面にはＮ＋型のコレクタコンタクト
領域−が形成される。このときベース領域（１３ａ）の
表面にもＮ＋型のベースコンタクト領域（２１）が形成
される。また、エピタキシャル層０１１には酸化シリコ
ンなどからなる保護膜（２′４が形成されている。この
保護膜（２渇には各領域に通じるコンタクトホールが形
成され、このコンタクトホールを介して各領域とオーミ
ックコンタクトするアルミニウムなどからなる電極（ハ
）・・・勾が配設される。尚第２図において、斜線部は
コンククト部を示す。Next, embodiments of the present invention will be described in detail with reference to FIGS. 2 and 3. P-type silicon semiconductor substrate 00) K
An N- type epitaxial layer Ql) is formed, and this epitaxial layer αl) is separated into islands by P+ type isolation regions a to form island regions (13) and (14). and,
On the bottom of each island area a40, there is an N+ type buried layer (1
5) (151) is provided, and the island region 0th floor is the base region (13a) of the lateral PNP type transistor element (2).
), the island region αa becomes the collector region (14a) of the NPN transistor element (5) as a protection element. A P type emitter region Q61 is formed on the surface of the island region 0310 by base diffusion, and a P type emitter region Q61 is formed on the surface of the island region 0310 to surround this emitter region (161).
A collector region <17) of the mold is formed. At this time, a P-type base region is formed on the surface of the island region (1410) by base diffusion. An N+-type emitter region al is formed on the surface of the island region (base region 08) and the surface of the collector region (14a). An N+ type collector contact region is formed at. At this time, an N+ type base contact region (21) is also formed on the surface of the base region (13a). Further, a protective film (2'4) made of silicon oxide or the like is formed on the epitaxial layer 011. A contact hole communicating with each region is formed in this protective film (2'4). An electrode (c) made of aluminum or the like that makes ohmic contact with the electrode (c) is provided with a slope.In FIG. 2, the shaded area indicates the contact area.
このよ５に、島領域（１３１にラテラルＰＮＰ型トラン
ジスタ素子（２）、島領域α荀に保護素子としてのＮＰ
Ｎ型トランジスタ素子（５）が形成される。そして、Ｐ
ＮＰ型トランジスタ素子（２）のベースコンタクト領域
０１）にオーミックコンタクトしたベース電極（ハ）と
ＮＰＮ型トランジスタ素子（５）のコレクタコンタクト
領域−にオーミックコンタクトしたコレクタ電極（財）
とが接続される。またＰＮＰ型トランジスタ素子（２）
のエミッタ領域０５にオーミックコンタクトしたエミッ
タ電極（ハ）とＮＰＮ型トランジスタ素子（５）のエミ
ッタ領域顛にオーミックコンタクトしたエミッタ電極（
ハ）とが接続される。尚、コレクタ領域０７）にはコレ
クタ電極（財）をオーミックコンタクトするととＫより
電極取り出しが行われている。In this way, the island region (131 is a lateral PNP transistor element (2), and the island region α is a NP transistor element (2) as a protection element.
An N-type transistor element (5) is formed. And P
A base electrode (c) which is in ohmic contact with the base contact region 01 of the NP transistor element (2) and a collector electrode (b) which is in ohmic contact with the collector contact region of the NPN transistor element (5).
are connected. Also, PNP type transistor element (2)
The emitter electrode (c) is in ohmic contact with the emitter region 05 of the NPN transistor element (5), and the emitter electrode (c) is in ohmic contact with the emitter region of the NPN transistor element (5).
c) is connected. Note that when a collector electrode (material) is brought into ohmic contact with the collector region 07), the electrode is taken out from K.
そして、ベース電極（ハ）およびエミッタ電極（ハ）は
パッド（３）（３） Ｋボンディングワイヤ（６）（６
）で外部のリード端子（４バ４）Ｋ接続され、ＰＮＰ型
トランジスタ素子（２）のベースおよびエミッタが夫々
外部端子に接続される。すなわち、ＰＮＰ型トランジス
タ素子（２）のベース−エミッタ間に第１図に示すよう
に、保護素子としてのＮＰＮ型トランジスタ素子（５）
のコレクタおよびエミッタが並列に接続される。The base electrode (c) and emitter electrode (c) are pads (3) (3) K bonding wires (6) (6
) is connected to an external lead terminal (4 bar 4) K, and the base and emitter of the PNP transistor element (2) are respectively connected to the external terminal. That is, as shown in FIG. 1, between the base and emitter of the PNP transistor element (2), there is an NPN transistor element (5) as a protection element.
The collector and emitter of are connected in parallel.
さて、本発明は通常の場合、入力信号は外部のリード端
子（４）からパッド（３）を経てＰＮＰ型トランジスタ
素子（２）へ送られる。すなわち、保護素子としてのＮ
ＰＮＩＩ）ランジスタ素子（５）は、ＮＰＮ型トランジ
スタ素子（５）のベースを７０−ティングにしているた
め、ＮＰＮ型トランジスタ素子（５）へは入力信号は流
れない。従って、回路動作に何ら影響を及ぼすことはな
い。Now, in the present invention, normally, an input signal is sent from an external lead terminal (4) to a PNP type transistor element (2) via a pad (3). That is, N as a protection element
PNII) Since the transistor element (5) has the base of the NPN transistor element (5) in a 70-ring, no input signal flows to the NPN transistor element (5). Therefore, it does not affect the circuit operation in any way.
ところで、サージ電圧が外部端子に加わった場合は、Ｐ
ＮＰ型トランジスタ素子（２）と保護素子としてのＮＰ
Ｎ型トランジスタ素子（５）とでサージ電圧を夫々分担
し、両トランジスタ素子＋２１（５１が相互してサージ
電圧を吸収する。従って、従来保護素子だけでサージ電
圧を吸収させるのと違って、トランジスタ素子（２）（
５１が相互にサージ電圧を吸収することＫより、ＰＮ接
合の接合面積が実質的に大きくなり、逆方向電圧の耐圧
が上昇し、素子の破壊を防止することができるものであ
る。By the way, if a surge voltage is applied to the external terminal, P
NP type transistor element (2) and NP as a protection element
The surge voltage is shared between the N-type transistor element (5) and both transistor elements +21 (51) mutually absorb the surge voltage. Therefore, unlike the conventional protection element that absorbs the surge voltage, the transistor Element (2) (
51 mutually absorb the surge voltage, the junction area of the PN junction becomes substantially larger, the withstand voltage of the reverse direction voltage increases, and it is possible to prevent the element from being destroyed.
そして、ＰＮＰ型トランジスタ素子（２）と保護素子と
してのＮＰＮ型トランジスタ素子（５）とは、その静電
破壊耐量が同じレベルの素子を用いて、そのサイズが大
きい方が望ましい。これは一方の素子の静電破壊耐量が
他方に比べて小さい場合には、その素子が破壊してしま
うが、双方同一レベルのものであると、理論的には静電
破壊に対して、破壊耐量も倍になる。It is preferable that the PNP transistor element (2) and the NPN transistor element (5) serving as a protection element have the same level of electrostatic breakdown resistance and are larger in size. This means that if the electrostatic damage resistance of one element is smaller than that of the other, that element will be destroyed, but if both elements are of the same level, theoretically the electrostatic damage will not be destroyed. The tolerance will also be doubled.
つぎに、本発明による半導体集積回路装置（３）とラテ
ラルＰＮＰ型トランジスタ（Ｂｌ、ＮＰＮ型トランジス
タ（Ｃ１を準備し、夫々外部端子に第４図に示す装置を
用いてサージ電圧を付与し、夫々の破壊電圧を測定した
。Next, a semiconductor integrated circuit device (3) according to the present invention, a lateral PNP transistor (Bl), and an NPN transistor (C1) are prepared, and a surge voltage is applied to the external terminals of each using the device shown in FIG. The breakdown voltage was measured.
尚、本発明による装置（ＡｌはＰＮＰ型トランジスタ素
子（２）部分のベース−エミッタ間のＰＮ接合面積が３
５０μｍ′、保護素子としてのＮＰＮ型トランジスタ素
子（５）部分のベース−エミッタ間のＰＮ接合面積が３
００μぜである。また、ＰＮＰ型トランジスタ（Ｂｌの
ベース−エミッタ間のＰＮ接合面積は３５０μｍ３、Ｎ
ＰＮ型トランジスタ（０のベース−エミッタ間のＰＮ接
合面積は３００μゴである。Note that the device according to the present invention (Al has a PN junction area between the base and emitter of the PNP transistor element (2) portion of 3
50 μm', and the PN junction area between the base and emitter of the NPN transistor element (5) as a protection element is 3.
It's 00μze. In addition, the PN junction area between the base and emitter of the PNP transistor (Bl is 350 μm3, N
The PN junction area between the base and emitter of a PN transistor (0) is 300μ.
測定は、電源（４１からコンデンサ（４Ｉ）に充電して
おき、スイッチ（４りを切替えることにより、サージ電
圧を測定する半導体装置（４階に加え、加える電源電圧
を変化させてその破壊する電圧を測定した。その結果を
第１表に示す。The measurement is carried out by charging the capacitor (4I) from the power supply (41) and measuring the surge voltage by changing the switch (4I). The results are shown in Table 1.
第１表から明らかな如く、本発明によれば、ＰＮＰ型ト
ランジスタ素子（２）と保護素子としてのＮＰＮ型トラ
ンジスタ素子（５）とが相互にサージ電圧を吸収するこ
とにより、従来装置に比して破壊電圧が向上し、静電破
壊を防止できるのがわかる。As is clear from Table 1, according to the present invention, the PNP type transistor element (2) and the NPN type transistor element (5) as a protection element mutually absorb surge voltage, so that the present invention is superior to the conventional device. It can be seen that the breakdown voltage is improved and electrostatic damage can be prevented.
また、本発明は、入力トランジスタなどとして用いられ
るトランジスタ素子（２）と保！！素子とじてのトラン
ジスタ素子（５）とを電気的に分離して設けているので
、トランジスタ素子（２）のバイアス条件などにトラン
ジスタ素子（５）が影響を及ぼすことはない。従って、
トランジスタ素子（２）のｖｓｍなどを精密圧制御する
ことができ、トランジスタ素子（２）と■１．の立上り
の比をとっているトランジスタ素子が複数個ある場合に
は、特に、制御がし易いなどの利点がある。Further, the present invention can be applied to a transistor element (2) used as an input transistor, etc. ! Since the transistor element (5) as an element is provided electrically separated, the transistor element (5) does not affect the bias conditions of the transistor element (2). Therefore,
The VSM of the transistor element (2), etc. can be precisely controlled, and the transistor element (2) and ■1. In the case where there are a plurality of transistor elements having a ratio of rises of , there is an advantage that control is particularly easy.
（へ）発明の詳細
な説明したように、本発明による半導体集積回路装置に
よれば、通常の回路動作に影響を与えずに、順逆のサー
ジ電圧に対して十分な保曖を図ることができる。(f) As described in detail, the semiconductor integrated circuit device according to the present invention can provide sufficient protection against forward and reverse surge voltages without affecting normal circuit operation. .
第１図は本発明による半導体集積回路装置の構成を示す
平面図、第２図は本発明の要部を示す子弟５図は便来の
半導体集積回路装置の構成を示す平面図である。
（１）・・・半導体基板、 （２）・・・ＰＮＰ型トラ
ンジスタ素子、 （３）・・・パッド、 （４）・・・
リード端子、 （５）・・・保護素子としてのＮＰＮ型
トランジスタ素子、００）・・・半導体基板、ａｌ）・
・・エピタキシャル層、α渇・・・分離領域、 ａ［相
］α荀・・・島領域、（１３ａ）・・・ベース領域、（
１４ａ）・・・コレクタ領域、ａｅｙａ！ｌＩ・・・エ
ミッタ領域、 （１７）・・・コレクタ領域、 α印・
・・ベース領域、翰・・・コレクタコンタクト領域、
（２１）・・・ベースコンタクト領域。
出願人 三洋電機株式会社 外１名
代理人 弁理士 佐 野 靜 夫FIG. 1 is a plan view showing the structure of a semiconductor integrated circuit device according to the present invention, and FIG. 2 is a plan view showing the main part of the present invention. FIG. 5 is a plan view showing the structure of a conventional semiconductor integrated circuit device. (1)...Semiconductor substrate, (2)...PNP type transistor element, (3)...Pad, (4)...
Lead terminal, (5)... NPN type transistor element as a protection element, 00)... Semiconductor substrate, al)
...Epitaxial layer, α-depletion...separation region, a [phase] α-department...island region, (13a)...base region, (
14a)... Collector area, aeya! lI...Emitter region, (17)...Collector region, α mark
...Base area, wire...Collector contact area,
(21) Base contact region. Applicant: Sanyo Electric Co., Ltd. and 1 other representative: Patent attorney: Shizuo Sano
Claims (1)
ル層を分離領域で島状に分離した島領域をベース領域と
し、この島領域にＰ型のエミッタ領域およびコレクタ領
域を形成したラテラルＰＮＰ型トランジスタ素子を備え
、前記ＰＮＰＷ）ランジスタ素子のベースおよびエミッ
タを夫々外部端子に接続した半導体集積回路装置におい
て、前記ＰＮＰ型トランジスタ素子が形成された島領域
とは電気的に分離された島領域をコレクタ領域とし、こ
の島領域にＰ型のベース領域を形成し、且つこのベース
領域にＮｕのエミッタ領域を形成して保護素子とじ【の
ＮＰＮ型トランジスタ素子を形成すると共に、前記ＰＮ
Ｐｆｆｉ）うｙジスタ累子のベース領域にＮＰＮ型トラ
ンジスタ素子のコレクタ領域を接続し、且つ前記ＰＮＰ
型トランジスタ素子のエミッタ領域にＮＰＮＷ）ランジ
スタ素子のエミッタ領域を接続することＫより、前記Ｐ
ＮＰ型トランジスタ素子のベース−エミッタ間に前記保
護素子としてのＮＰＮ型トランジスタ素子のコレクタお
よび工はツタを接続して、前記外部端子間にサージ電圧
が加わった場合に１前記ＰＮＰ型トランジスタ素子とＮ
ＰＮ型トランジスタ素子が相互してサージ電圧を吸収す
ることを特徴とする半導体集積回路装置。(1) A lateral PNP type in which an N-type epitaxial layer formed on a P-type semiconductor substrate is separated into islands by isolation regions, and the island region is used as a base region, and a P-type emitter region and collector region are formed in this island region. In a semiconductor integrated circuit device comprising a transistor element and in which the base and emitter of the PNP transistor element are connected to external terminals, an island region electrically separated from the island region in which the PNP transistor element is formed is used as a collector. A P-type base region is formed in this island region, and a Nu emitter region is formed in this base region to form an NPN-type transistor element with a protection element.
Pffi) Connecting the collector region of the NPN type transistor element to the base region of the transistor resistor, and
By connecting the emitter region of the NPNW) transistor element to the emitter region of the P type transistor element, the P
The collector and terminal of the NPN type transistor element as the protection element are connected with a vine between the base and emitter of the NP type transistor element, so that when a surge voltage is applied between the external terminals, 1.
A semiconductor integrated circuit device characterized in that PN type transistor elements mutually absorb surge voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108769A JPS60253257A (en) | 1984-05-29 | 1984-05-29 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108769A JPS60253257A (en) | 1984-05-29 | 1984-05-29 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60253257A true JPS60253257A (en) | 1985-12-13 |
Family
ID=14493019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59108769A Pending JPS60253257A (en) | 1984-05-29 | 1984-05-29 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253257A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0483374A (en) * | 1989-12-16 | 1992-03-17 | Samsung Electron Co Ltd | Electrostatic resistance increasing lateral p-n-p transistor utilizing latch voltage of n-p-n transistor |
-
1984
- 1984-05-29 JP JP59108769A patent/JPS60253257A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0483374A (en) * | 1989-12-16 | 1992-03-17 | Samsung Electron Co Ltd | Electrostatic resistance increasing lateral p-n-p transistor utilizing latch voltage of n-p-n transistor |
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