JPS60247345A - 分布形プロセス制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は１本の゛データ・ハイウェイ°”、同軸ケーブ
ルまたはこれと等価の手段によりデータ受信・送信場所
である多数の分布形個別“ドロップ（ｄｒｏｐ）””が
接続される工場用のプロセス制御システムに係わる。ド
ロップはすべてハイウェイを介して相互に通信し、それ
ぞれがオペレータ端末装置、データ取得装置またはその
他のプロセス制御設備などを含むことができる。各ドロ
ップはデータ・ハイウェイと交信するための第１マイク
ロプロセツサ、及び局部システム機能を行なうだめの単
数または複数の別設プロセッサを含む。データ・ハイウ
ェイは混合モード方式で動作せしめられ、時分割多重デ
ータ伝送周期が“デモクラチック（ｄｅｍｏｃ　ｒａｔ
　ｆＣ）″動作周期に互いに挿入され、この動作周期に
おいて、すべてのドロップが必要に応じてデータ・ハイ
ウェイにアクセスする。

種々の技術分野では、年々、工場での諸作業の制御が益
々複雑になりつつある。製鉄、炭化水素などの化学処理
、発電など自動制御の対象となり得る工業プロセスの種
類は多い。複雑さを増すと共にプロセス制御システムに
対する種々の新しい需要が生まれている。これらの需要
の例として、データ処理偉力の向上、データ取得能力の
向上、所与のプロセスの動的変数の相互作用制御能力の
向上、応答時間の短縮などがある。これらの需要を満た
す際に熟練したオペレータにできるだけ頼らず、システ
ムをほとんど誤謬のない確実なシステムとして維持する
ことも望ましことは言うまでψ１ない。制御すべき工場
の規模に応じて制御システムが“成長゛′でき、この成
長が提供される制御動作の性質を制限しないように、拡
充可能なシステムであることも望ましい、また、ハード
ウェアを変更することなく、即ち、マイクロコントロー
ラ手段の再プログラミングなどだけで多様の作業に対応
できるような制御システムを提供することが望ましい。

更に、このような制御システムを提供する際、モジュー
ルとしての種々のプレパッケージ参ユニットからのシス
テム組立を容易にし、業種ごとの設計努力を極力軽減す
る手段を提供することも望ましい。

従来技術にあっては各種のプロセス制御システムが局部
データ取得及び制御装置とインターフェイスする中央ま
たは“上位パコンピュータを使用する。このようなアプ
ローチを回避し、従来なら上位コンピュータが提供した
情報をシステムの各種の物理的下位成分の場所において
提供することにより、これら下位成分のどれか１つが誤
動作してもシステムと全体の動作を停止させなくてもよ
いように構成することが望ましい。

プロセス制御システムから中央コンピュータを除かねば
ならない理由はいくつかある。

おそらく最も重要な理由は上記コンピュータを使用すれ
ば設置前にすでにシステムが限定され、従って、例えば
上記コンピュータと種々の被制御プロセスとの間の交信
関係の正確な構成が限定されてしまうことなる。当然の
ことながら、上記のようにあらかじめ限定する必要がな
く、モジュール方式であるシステムを提供するだけでな
く、特定の被制御プロセスの自動制御が必要になればそ
の時点！拡充可能なシステムを提供することも望ましい
。できることなら、システムを構成している各種サブシ
ステム間で種々のメツセージ伝送を可能にするような融
通性が必要であることはいうまでもない。例えば、プロ
セス制御システムにおいてプロセス重要ポイントにおけ
る圧力や温度のような変数値をほぼ連続的にモニターで
きることが必要である。どのようなデータ通信チャンネ
ルを使用するにしても、ある程度の情報量は時間外に伝
送できる。しかし、特に時間と共に成長するようなシス
テムにおいては、いくつかのプロセス変数値を常時モニ
ターしなければならないかをあらかじめ正確に決めるこ
とは不可能である。そこで、分布形プロセス制御システ
ムにおいていくつかの変数値は全システムを通して反復
伝送されるが、連続モニターを必要とする変数値ではな
い他のデータを時に応じて、例えばプロセッサから特に
要求された詩にだけ伝送されるような通信方式を提供し
なければならない。オペレータ間の交信やプログラムを
取得部及び制御部にダウン・ロードする動作などのよう
な非定期的に必要となる機能を別の通信パスを設けずに
達成できることも必要である。

なお、分布形プロセス制御システムの各ドロップは特定
数の変数値だけを利用するとしても、システム中の任意
のドロップに、通常時にそのドロップが関心を持つかど
うかに関係なく、あるプロセス変数値に関し、必要に応
じて例えば限定値オーバー警告スティタスなどを通告で
きるようする手段を提供することも必要である。メツセ
ージを規足アドレスに伝送しなけ、ればならない中央制
御システムにおいてこれを達成するのは極めて困難であ
う。

分布形プロセス制御システムの他の重要な属性として、
通信が簡単になる、即ち、複雑な結線または多重導線を
必要としない点がある。システム中のすべてのユニット
を接続するのに単一導線を使用し、既存のシステムにこ
れに変更を加えずに別のユニットを追加できることが好
ましい。

分布形データ処理システムの各部を接続する種々の設計
のケーブルが知られている。典型的なケーブルは複数の
信号を同時に並列に搬送する扁平なマルチ・ワイヤー−
ケーブルである。単一シールド・ケーブルを使用し、こ
れによってビットを逐次伝送する例えば同軸ケーブルの
ようなシングル会ワイヤーＭｍも使用されている。簡単
であるという点でも、システムをノイズから保護する重
要な手段となる遮蔽効果を期待できる点でも後者の方が
好ましい。ただし、この種のケーブルの実効キャパシタ
ンスにより方形波データ・ビットが伝送中に“丸くなる
″。従って、この°“丸くなった″データ伝送信号を確
実に検知することにより、好ましくは複雑なエラー−チ
ェック装置が必要とならない極めて低いレベルまで誤り
率を低下させる手段を提供することが望ましい。

典型的な従来型相互接続プロセス制御システムにあって
は、上述のように多くの場合中央または上位コンピュー
タが使用されている。このようなコンピュータによって
行なわれる機能の１つは同期またはクロック信号を提供
することである。上述のように上位コンピュータを無く
してもシステムのタイミング制御は必要である。できれ
ばタイミング信号線を別設せず、また特殊なタイミング
信号復号装置やタイミング信号処理装置も使用せずに」
１記タイミング制御を行なうことが望ましい。

分布形データ処理システムにおいて、システムの種々の
サブユこットを接続するために情報のための冗長パスを
設けることは公知である。典型的な例として、１本の結
線を第１パス、もう１本を第２パスとして設定すること
により、もし第１パスに故障が発見されれば第２パスを
動作させる。この方式にはいくつかの欠点がある。その
１つは第１パスに故障を発生させる事象の多くは第２パ
スにも故障を発生させる場合が多いから、この方式によ
ってなんらの保証も得られないということである。第２
の欠点として、第１パスに故障が発生するまでは、それ
以前にすでに故障していても第２パスがテストされない
。また、切換えの構成次第ではメツセージが切換え期間
に消えてしまうこともあり得る。当然のことながらこの
ような冗長伝送バスの方式を改良できるなら、それを実
現することが望ましい。

また、中継器や増幅器の使用を避けながら、しかもそれ
に伴なう信頼度や経済性の劣化を回避できるように単線
ケーブルで通信を行なうことが望ましい。

本発明の目的はメツセージなどの伝送を可能にする方式
を提供することにある。

一般的には本発明はシステム内の種々のポイントに配設
された複数のプロセッサ及び前記プロセッサ間を接続す
るデータ・ハイウェイを有する分布形プロセス制御シス
テムにおいて、前記プロセッサのそれぞれが各システム
・ポイントからデータを受信し、前記データをメツセー
ジとして前記ハイウェイ上に送信する回路を具備すると
共に、前記メツセージを受信してスティタス・ワードを
分析し、所与のスティタスが存在するとこれを検知する
回路をも具備することを特徴とする分布形プロセス制御
システムを提供する。

本発明は上記目的を達成すると鯉共に上に列記したよう
な需要を満たすものである。本発明はデータ・ハイウェ
イを形成する単一同軸ケーブルまたはこれと等価のオプ
チカル・ファイバが、プロセスを制御する手段、プロセ
スに関する変数値またはプロセス中のパラメータを測定
する手段、オペレータまたはこれに代わるコンピュータ
・システムとのインターフェースを提供する手段などか
ら成る個々のドロップを接続する分布形プロセス制御シ
ステムを提供する。ドロップごとに複数のプロセッサが
設けられている。一般的には１つのプロセッサがデータ
１１／＼イウエイと交信し、残りのプロセッサが局部的
に必要な制御機能を行なう。これらのプロセッサは共用
のデュアル・ボート式メモリを介して互いに交信する。

データ・ハイウェイは混合モードで使用され、一部の時
間にわたっては時分割多重（ＴＤＭ）方式で動作し、こ
の時間・には連続モニターを必要とする変数値に蜀する
データを各ドロップから他のドロップもアクセスできる
データ・ハイウェイにむかって逐次出力することができ
る。残りの時間にわたってハイウェイはいわゆるデモク
ラチックゆモードで使用され、この時間にはどのドロッ
プもデータ・ハイウェイにむかって追加のデータまたは
メツセージを出力できる。いずれのモードおいてもメツ
セージはすべてバスを介して伝送される。即ち、すべて
のドロップがデータ・ハイウェイを通るすべてのメツセ
ージにアクセスできる０個々のメツセージはその内容に
関する情報を含み、他のドロップは多くの場合この情報
を分析することにより、このデータを分析などのため各
ドロップ専用のプロセッサ・メそり中にコピーするかじ
ないかを決定する。いずれか１つのドロップによってデ
ータφハイウェイに出力された各メツセージは次にバス
にアクセスするドロップの所在を指示するパ記号”を含
む。

本発明の他の構成要件として、上述のように、分布形プ
ロセス制御システムは混合モードで使用される。第１モ
ードではドロップを接続するケーブルが時分割多重（Ｔ
ＤＭ）方式で使用される。１００ミリセコンドごとに各
ドロップにタイム“スロット″（単数または複数）を与
えられ、このタイム・スロットにおいて各ドロップはバ
スにむかって情報を出力することができる。この詩仙の
いずれかのドロップが必要に応じてこの情報に取出すこ
とができる。当然のことながら、時分割多重方式の動作
だけでなく、バス自体の全体的な機能をも極めて確実に
同期化できるようにタイミング装置を設けることが必須
条件である１本発明の構成要件の１つとして、ドロップ
の少なく゛とも１つはバスの時分割多重方式動作部分の
スロットにおて“システム・タイム″を表わす信号をデ
ータ・ハイウェイに対して出力する゛タイムキーパ′°
ドロップである。タイムキーパを含めて各ドロップがこ
のシステム・タイムをコピーし、各ドロップ自体の動作
を同期化するためと、他のドロップとの交信を行なうた
めにこのシステム−タイムを利用する。本発明の特に好
ましい実施例ではタイムキーパ・ドロップが３つあり、
これらのドロップによって感知される２つの最も近似し
た時間の平均がシステム・タイムとして利用される値と
なる。この固定されたシステム・タイム基準の設定で、
クロック信号線などを別設しなくても時分割多重化を行
なうことができる。時間がデータとして扱われるから、
ある意味ではデータ伝送そのものが自己クロッキングと
なる。

普通のデータと同じバス及び同じ態様でシステムタイミ
ング情報を提供することにより、システムタイミングデ
ータを受信するためのインターフェース手段を局部コン
トローラに別設する必要がないから、システムの制御が
簡単になる。また、別の制御線も別設のタイミングユニ
ットも不要である。従って、システムタイミング情報を
データ同様に扱うことにより、従来なら中央コンピュー
タなどによって提供されるタイミング機能が局部ドロッ
プの機能に組込まれる。３つのタイムキーパ・ドロップ
はまた、もしバスに動作シーケンスに関する誤りが発生
するとバスを再始動する。

以　下　余　白 ＴＤＭモードにおいて、ドロップは連続モニターを必要
とするプロセス変数値に関する所定のデータを出力し、
デモクラチック・モードにおいて、ドロップは他の、非
反復的に伝送されるデータ項目に関して問合わせを行な
うことができる。従って、システムのデータ・ベース全
体をすべてのドロップが利用できる。即ち、どのドロッ
プでもすべてのデータ項目をアクセスし、コピーするこ
とができる。分布形データ・ベースに対するこの即時透
過形アクセスにより、本発明の分布形プロセ、ス制御シ
ステムはシステムの他の場所で発生するプロセス値を利
用する制御ループを任意のドロップにおいて実行するこ
とができる。また、この透過形データ・ベースは普通な
ら単一の中央コンピュータによって行なわれる機、能を
多数の独立ドロップに分布することを可能にする。各ド
ロップは並列に・動作し、中断されることなく割当てら
れた機能に集中できるから、同時に他の事象が起こって
もシステムの性能が劣化することはない。デモクラチッ
クｅモードにおいてデータ・ハイウェイを使用するＣＲ
Ｔ図形表示更新、制御ループ処理、アラーム通告、経過
データ収集及び作業日誌のプリンティングなどの機能は
すべて、工場が混乱状態にある時も定常の状態下と同様
に迅速に応答する。

好ましい実施例では各ドロップが少なくともｌＯＯミリ
セコンドごとにハイウェイにアクセスし、メツセージの
単位識別子のほかにこのドロップのメモリに記憶されて
いるプロセス値を放送することができる。他方、各ドロ
ップは関心のあるプロセス・ポイントに関する他のドロ
ップからの放送を聞き、必要に応じ、ハイウェイから取
出して各ドロップに属するメモリに記憶させる。すべて
のプロセス変数値は少なくとも毎秒１回放送されるが、
各下ロッゾは１００ミリセコンドに１回だけハイウェイ
にアクセスするから、ドロップはもし条件が許せば１０
０ミリセコンドに−度キープ・プロセス変数値を放送し
、更新することができる。好ましい実施例ではハイウェ
イの速度は２メガポーであるから、少なくとも毎秒１０
．０００ポイントのシステム放送速度が得られる。本発
明で利用される放送技術では、公知技術においてしばし
ば使用される送信及び確認メツセージに伴なう高いオー
バーへ９ドも、マスターまたはトラフィック−ディレク
タに対する需要もなくなる。むしろ各ドロップが一時的
にマスターとして機能し、記号パス技術を利用してシー
ケンス上次のドロップにハイウェイに対するアクセスを
与える。最後に、各放送サイクルの終りに、各１００ミ
リセコンド・サイクルの残り部分を必要に応じて他の通
信、例えばプログラムのダウンローディング、各ポイン
トの英語記述の転送などに利用できる。

データ・ハイウェイを伝送される°データには二相コー
ディング（ｂｉｐｈａｓ’ｅ　ｃ。

ｄｉｎｇ）が利用され、好ましい実施例では各ドロップ
の位相ロックループ回路を利用して受信二相パルスを小
さい下位ユニットに分割し、これらの下位ユニットを重
み付き分析することにより、データ拳ハイウェイ上のパ
ルスを正しく検知する。

本発明の構成要件の１つとして、各ローカル・ドロップ
とデータ・ハイウェイとの接続を成立させる通信インタ
ーフェース装置のいくつかを、データ・ハイウェイと同
様に冗長インターフェースとして設ける。通信インター
フェースはどちらもハイウェイ上のメツセージを探索し
、各メツセージに組込まれているエラー修正コードを分
析した結果、メツセージが正しく受信されたことが判明
すると連携の通信プロセッサにむかって“正しいメツセ
ージ受信″を表わす信号を送信する。その結果、プロセ
ッサは最初に正しいメツセージ受信゛信号を提供する通
信装置からメツセージを取出す。従って、通信装置もデ
ータ・ハイウェイも常時オン・ライン状態にあり、主要
及び従属通信装置などの切換えを行なわなくとも冗長性
が得られる。

・　以下、添付図面を参照して本発明の詳細な説明する
。

目　次 １、システムの概要 ２、通信フォーマット ３、ドロップの概説 ４、メツセージのフォーマット ５、データの符号化及び復号 ６、クロック制御−概論 ７、データ拳ハイウェイ・コントローラＡ、データ・ハ
イウェイ・プロセッサ（ＭＢ′Ｄ） Ｂ、データ・ハイウェイ通信カード（ＭＢＣ） Ｃ１共用メモリ（ＭＢＳ） ８、データ・ハイウェイ・プロセッサの動作Ａ　、ＴＤ
Ｍモード−メツセージの発生Ｂ、デモクラチック・モー
ド・メツセージの発生 Ｃ６受信メツセージの整理 ９、クロック制御−詳論 １０、バスの割当て １１、制御フィールド １２、アラーム・ハンドリング １３、共用メモリの構成 １、システムの概要 上述のように、本発明の主要目的は単一のデータ・ハイ
ウェイが各種入／出力端末装置、データ取得部、制御装
置、記録保持装置、エラー及びアラーム表示器、及び他
のデータ処理システムとの交信手段をすべて接続する分
布形プロセス制御システムを提供することにある。第１
図は本発明に基づくこのようなシステムの概観を示す。

単一データ争ハイウェイｌＯが例えばプロセス制御装置
１２、入／出力端末装置１４、センサ１６、制御表示装
置１８などのような各種入／出力装置を接続している。

詳しくは後述するように本発明では、データｅハイウェ
イ１０に対する各種入出力を゛ドロップ″と呼称する。

すべてのドロップは必ずしもそのすべてがデータ・、ハ
イウェイの同じ性質を利用するわけではないがほぼ全く
同じ態様でデータ・ハイウェイと相互作用する。従って
、本発明のシステムをモジュール方式のシステムと考え
ることができる。即ち、種類、個数を問わず任意にドロ
ップを追加できるからである。好ましい実施例では２５
４個までの異なったドロップを使用できる。これらのド
ロップはいずれもシステムの全データ・ベースにアクセ
スし、このデータ・ベースは各ドロップに属するメモリ
にコピーまたは記憶され、各ドロップは必要に応じて相
互に交信することもできる。これにより最大限の融通性
が得られ、単一中央コンピュータの使用を避けることが
できる。上述のように、このことは種々の理由から望ま
しいことであり、中央コンピュータが故障すればシステ
ム全体が動作停止となるのに対し、たとえドロップ１つ
または２つ以上が故障してもシステムがその動作を継続
できるのも理由の１つである。すべてのドロップが相互
に交信できるから、システム各部が種々の制御ループな
どに対して入出力を提供することができる。また、以下
に述べるハイウェイの混合モード使用により、従来なら
中央コンピュータの機能であったプログラム・ダウンロ
ード、スティタス信号形成などを操作者端末装置として
構成されたドロップにより、システム機能を中断するこ
とな〈実施することができる。完全な“データ透過性°
°が達成される。即ち、各プロセッサが他のドロップの
メモリを゛探索″することにより中央メモリの必要性が
解消され、操作者の希望に応じて構成できる極めて迅速
な陰極線管表示が得られ、プログラム語の選択に融通性
を与えることができる。

第２図は本発明の分布形プロセス制御システムの一部を
示す詳細図である。種々の機能を行なうように構成され
た複数のドロップがデータ・ハイウェイｌＯによって接
続されている。各ドロップはこれらの機能を行なうため
のプロセッサを含む。猶ここにいうプロセッサとはドロ
ップ場所におけるハードウェア及びソフトウェアを指し
、適当な手段を介してハイウェイと接続している。プロ
セッサは例えばデータ取得及び制御機能を果たし、制御
下にある工場内各種プロセスとインターフェース（２２
）する分布形プロセッシング・ユニット２０を含むこと
ができる。バッチ・プロセッシング・ユニット２４も使
用できる。オペレータ用アラーム・コンソール２６はオ
ペレータのための陰極線管による制御表示／アラーム・
コンソールとして働く。オペレータ用アラーム・コンソ
ールの機能を提供すると共に必要に応じてシステムをプ
ログラムするためにエンジニア用コンソール２８を利用
することができる。生産中に発生する情報を記録するデ
ータ自動記録器３０も設置することができる。このデー
タを記録するのに作業経過記憶０検索手段３２を利用す
ることができる。ドロップの１つは例えば工場の作業を
最適条件にするに必要な特殊な計算を計算機機能３４を
も含むことができる。１つのドロップを他のコンピュー
タに対するインターフェースを行なう″ゲートウェイ°
′３６として構成し、電話線を介して遠隔場所４ｏへの
インターフェイスを行う別のインターフェース・ユニッ
ト３８、を設けてもよい。プログラム可能コントローラ
・マスタ４６もドロップの１つとして図示しである。こ
れは種々のプログラム可能コントローラ４６を接続でき
る別のバスであるプログラム可能コントローラ・ハイウ
ェイ４４とのインターフェースを提供する。前記プログ
ラム可能コントローラ４６はプロセス入／出力バス４８
を介して他のプログラム可能コントローラ５０と接続で
きる。従って、種々の異なる多数のコントローラをすべ
て１つのドロップとインターフェースさせることにより
データ番ハイウェイ１０上のアクセス・スポットを不要
にし、ドロップ構成に完全な融通性を与えることができ
る。各ドロップをシステムの全体的な構成に適合するだ
けでなく個々のドロップの目的にも適合するように構成
できる。

第３図は本発明のシステムの構成要素である３組のハー
ドウェアの詳細図である。データ・ハイウェイｌＯには
データ・ハイウェイ・コントローラ（ＤＨＣ）サブシス
テム５２が接続している。このサブシステムはすべての
ドロップに共通であり、共用メモリ、直並列及び並直列
データ変換のための変調器／復調器（Ｍｏｄｅｍ）、及
び好ましい実施例の場合はカスタム・ビット・スライス
・マイクロプロセッサであるデータ・ベース・ハイウェ
イ・プロセッサから成る。共用メモリはデュアル・ポー
）−メモリであり、データ・ハイウェイ・プロセッサと
（後述の）機能プロセッサ５４との間のインターフェー
スを形成する。機能プロセッサは特定ドロップと連携の
特定の仕事を行なう。機能プロセッサは単数または複数
のチップを有する市販のマイクロプロセッサから成る。

ここにいうマイクロプロセッサとは単数のチップまたは
相互接続されたチップ、及び連携のメモリを指し、従っ
て、公知の態様のマイクロプロセッサ会システムを含む
。

機能プロセッサ５４はＤＨＣを介して本発明の分布形プ
ロセス制御システムの残り部分と透過形通信を行う。共
用メモリとの間で転送されるすべてのデータはその起点
に関係なく機能プロセッサにとってはその内部データ・
ベースの一部と考えられる。データ・ハイウェイを介し
て他のドロップにデータが供給される好ましい実施例で
は、データ・ハイウェイ・コントローラが各データ争メ
ンセージを記憶されている表と比較することにより、連
携の機能プロセッサがこのデータを必要とするかどうか
を判定する。もし必要とするなら、このメツセージがド
ロップの共用メモリ中に記憶またはコピーされる。従っ
て、機能プロセッサはこのような通信の仕事を免除され
、データ・ハイウェイ・プロセッサと共用するメモリを
メモリとして使用して本来の制御作用に集中できる。２
つのプロセッサを共用メモリと併用することによりデー
タΦハイウェイーインターフェースが著しく簡略化され
、しかも機能プロセッサに局部的処理能力が付加される
。

機能プロセッサ５４はオペレータ入／出力端末装置５６
による人／機械インターフェース、及びプロセス入／出
力装置５８によるあらゆる形式のデータ取得及び制御処
理などのような、ドロップと連携の特定機能を行なう。

機能プロセッサは共用メモリからデータを得てこれを記
憶し、必要に応じて他のハードウェア、例えばマス・メ
モリ・プロセス入／出力及び周辺装置などとの交信がデ
ータ・ハイウェイ・プロセッサによって行なわれるから
、機能プロセッサが通信の仕事を免除される。

入／出力インターフェース５８は制御下にある工場内の
種々のプロセスとの交信を可能にする。この構成ではオ
ペレータ・コンソール表示器５６のほか、あらゆる形式
のプロセス・コントローラ装置のような各種入／出力装
置を利用できる。

２、通信フォーマット 次の手段の理解を容易にするため、本発明。

で使用される通信フォーマットを簡単に説明する。デー
タ・ハイウェイ争バスを介して行なわれる通信は各ドロ
ップにおけるデータ・ハイウェイ争コントローラによっ
て制御される。通信はプロセス・データの定期放送によ
って行なわれるだけでなく、いずれか１つのドロップに
よるリクエストに呼応して行なわれる。好ましい実施例
では、システムは反復及び非反復伝送モードから成る混
合モード通信方式に従って動作する。各１００ミリセコ
ンド通信サイクルの第１反復部分ではシステムが時分割
多重（ＴＤＭ）方式で使用され、この方式では各ドロッ
プが少なくとも１つのタイム“スロット″を有し、この
タイム・スロットにおいてドロップはデータ拳ハイウェ
イにメツセージを出力する。他のすべてのドロップはメ
ツセージから必要なデータを選択することができる。各
１００ミリセコンド・インターバルの後半、即ち、非反
復部分である“デモクラチックパモードにおいて、ハイ
ウェイは他のメツセージ、例えば、他のドロップからの
特定データ・リクエストなどに利用することができる。

具体的には、（好ましい実施例の場合、２５４まで設置
可能な）各ドロップが１００ミリセコンドごとにハイウ
ェイにアクセスし、該当のメツセージ識別子及びスティ
タス情報と共に、共用メモリに記憶されているプロセス
値を放送することができる。放送中でなく各ドロップは
他のドロップによる放送を聞き、関心のあるポイントを
選択し、これをハイウェイから取出して共用メモリに記
憶させる。

各定期放送が終わると、各ｌＯＯメリセコンドのタイム
・スライスの残り時間が必要に応じて他の通信、例えば
プログラムのダウンロード、ポイントの英語記述の転送
などに利用される。ドロップはまた必要に応じ、特定の
データ・リクエストを送信すると共に他のドロップから
の特定のデータ・リクエストに応答する。

実際には少なくとも毎秒１回はすべてのプロセス変数値
が放送されるが、各ドロップは１００ミリセコンドごと
にハイウェイにアクセスするから、条件が許すなら、各
ドロップはｌＯＯミリセコンドに１回はキーφプロセス
・ポイントに関するデータを放送し、交信することがで
きる。データ・ハイウェイは少なくとも毎秒１Ｏ５００
０プロセス・ポイントのシステム放送速度を可能にする
転送速度を有する。本発明の実施に利用される放送技術
はマスターまたはトラフィック・ディレクタの必要を解
消すると共に、システム中の起点に確認が返送される従
来の送信／確認方式につきものの高いオーバヘッドをも
解消する。本発明システムではドロップに、そのメツセ
ージが受信されたとの確認を返送しない。

即ち、必要に応じて他のドロップが取出せるように情報
をハイウェイに出力するだけである。各ドロップは一時
的にマスターとして働き、その伝送中に、次にハイウェ
イにアクセスするドロップを指示する記号を含む。

ドロップのデータ・ベースを形成する場合、データ・ポ
イントの英語記述、アラーム・リミットなどのようなデ
ータ・ベース情報を決定し、プロセス値が得られるかま
たは計算される同じドロップのメモリに記憶させる。

このようにしてシステムのデータｅベースがプロセス・
システムと同様に多くのドロップに分布される。混合モ
ード放送通信手段により、ハイウェイに接続するどのド
ロップもシステム中の任意の場所に存在するいかなるプ
ロセス赤データにも、あたかもローカル・データ・ベー
スの一部であるかのようにアクセスすることができる。

従ってデータφハイウェイは木質的にはシステムに属す
るすべての　−ドロップが利用できる分布形の全体的デ
ータ・ベースとして働き、通信システムの速度及び構成
上、この全体的データ・ベースは常に新しく、１秒以上
古くなることはあり得ない分布された全体的データ・ベ
ースに対する各ドロップのこのような透過形アクセスは
制御ループが他のドロップによって形成または計算され
るプロセス値を使用して１つのドロップで動作できるこ
とを意味する。また、全体的なデータ・ベースに対する
透過形アクセスは通常なら１つのプロセッサにおいて行
なわれるように制約される機能をハイウェイの任意の場
所に分布することを可能にし、これは物理的に大きくか
つ複雑なシステムでは極めて有利な要件であり、既存シ
ステムに変更を加えたり、その性能を劣化させたりする
ことなく既存のシステムにドロップを追加してその性能
を増大することを可能にする要件である。例えば計算器
、経過メモリ、データ取得ドロップを追加することがで
きる。追加ドロップからの放送を受入れるかまたは無視
するように各機能プロセッサをプログラムできるから、
既存ドロップの動作に影響を及ぼすことなく、必要に応
じてドロップを追加できる。同様に、残りのドロップの
動作を混乱させずにドロップを取除くことができる。

いかなるプロセス・システムでもその重要な機能、例え
ば工場全体の最適化、経過データの記憶及び検索、及び
全工場規模の経過記録などには全体的データ・ベースに
対するアクセスが必要である。従来このような機能はハ
イウェイから定期的に工場データを取得し、これらの全
工場規模のプログラムによって利用されるように自己内
部でデーターベースを形成する中央コンピュータを利用
することによって行なわれた。このようなアプローチの
大きい欠点は、中央コンピュータが多くの機能を同時に
提供しなければならないため、このコンピュータの能力
が飽和状態に陥ることである。例えば、従来のオペレー
タ端末装置はシステム全体のデータ・へ−スにアクセス
する必要があり、従って、全体的データΦベースが記憶
されている主要メモリに対してアクセスする上位コンピ
ュータに取付けられた周辺装置として構成された。本発
明ではどのドロップでも全体的なデータφベースに透過
形アクセスできるから、従来なら中央コンピュータを必
要とした機能を多数のドロップに分布することができ、
中央コンピュータの機能を分布形コンピュータ・システ
ムによって遂行することができる。第１ドロツプを経過
データ記憶及び検索用に構成し、第２ドロツプを工場最
適化用の計算器として構成し、第３ドロツプを従来なら
中央コンピュータを必要としたその他の機能を提供する
自動記録器として構成することができる。システムの利
用度が高まり、中央コンピュータに伴なう性能劣化が解
消されることは明らかに利点である。また、ハイアラー
キ制御方式などのインターフェース構成上、中央コンピ
ュータが必要なら、゛ゲートΦウェイ″ドロップによっ
て容易に間に合わせることができる。最後に、本発明に
よって提供される通信の透過性に鑑み、システムに追加
ドロップを接続することは容易である。

以　下　余　白 好ましい実施例では、中継器を介在させずに長さ６ｋｍ
に及ぶデータ・ハイウェイを形成する同軸ケーブルに２
５４個までのドロップを接続できる。別の実施例では６
４個までのドロップを支持できるオプチック自ファイバ
から成るハイウェイを採用する。当業者なら容易に理解
できるように、オプチンク・ファイバ・ケーブルは通常
の同軸ケーブルよりもはるかに優れた低ノイズ特性を有
し、このことは成る種の工場に用いる用途として有意義
な特性と成り得る。この種のシステムは実際のノイズ及
び時間遅延のファクターによって容量を決定されるが、
本発明のシステム及び方法は公知のエンジニアリング上
の制約によってもに拘束される。また、データ取得及び
局部制御機能を単一ドロップに一体化することにより、
いずれか一方の機能だけを行なうシステムが多くの場合
必要とするセンサの二重化が回避される。単一ドロップ
の機能はまた、例えば先ずデータ取得から始め、次いで
制御を行なうシステムの一体化を容易にする。更に、こ
の構成はプロセス変調、シーケンス制御及びデータ取得
に対する一体化アプローチを可能にする。

３、ドロップの概観 ＄４図において、本発明のシステムはプロセス−モニタ
ー、プロセス制御、オペレータ・インターフェースなど
の機能のためドロップのレベルに第１機能プロセッサ６
０を使用する一方、ハイウェイから機能プロセッサに必
要なデータを取得し、機能プロセッサを／＼イウェイと
交信させるために第２データ・ハイウェイ・プロセッサ
６４を使用する。このようにして構成したから、機能プ
ロセッサはデータ取得及び制御の仕事に集中でき、複雑
な通信インターフェース条件を免除される。

機能プロセッサ６０は共用メモリ６２を介してデータ拳
ハイウェイ・プロセッサ６４と接続する。直接一方のプ
ロセッサから他方のプロセッサへデータを同時に転送し
なくても２つのプロセッサ間に自動的にインターフェー
スを提供するという点で共用メモリ６２の採用は極めて
望ましい。即ち、この構成ではいずれか一方のプロセッ
サが必要に応じて共用メモリ６２にアクセスするだけで
ある。機能−／ロセ・ンサ６０はプロセス／出カニニッ
ト６８を介して種々の公知入／用カニニット６６と接続
する。詳しくは後述するように、機能プロセッサは公知
の工業規格バスに接続するが、その場合、このようなパ
スに接続できるどんな形式の公知入／出力装置でも使用
できるように配慮する。従って、本発明システムの利用
者は特定メーカーのプロセス入／用カニニットを使用し
なければならないという制限をうけず、事実上任意の装
置を接続できる。

データ・ハイウェイ・プロセッサ６４は冗長性を与える
ため二重化して図示しであるが（第１〜３図のハイウェ
イ１０に対応する）データ争ハイウェイ７０と接続する
。二重／＼イウェイは物理的に別々の伝送線、またはノ
くスを構成する。ここにいう／＼イウエイとは同軸ケー
ブル、オプチカル会ファイ／＜・ケーブル、またはこれ
らと等価のものを意味する。

二重通信モジュール７２及びトランシーツ＜７６により
更に大きい冗長性が与えられる。これらについてはあら
ためて詳しく説明する。

特にトランシーバ７６は本願明細書にも参考のため引用
する　年　月　日付出願第　号の主題である。データ・
／＼イウエイ壷プロセ、。

す６４、通信モジュール７２及び共用メモリ６２は第３
図のデータ拳／＼イウエイ・コントローラ５２に対応す
る。

第５図はデータ・ハイウェイ・ドロ・ンプの詳細な構成
と、場合によって必要となる一部構成成分の冗長性を示
す。図示のデータ・／＼イウェイ７０は冗長であり、ト
ランシー／へ（ＭＢＴ）７６を介してデータ争／＼イウ
エイ通信コントローラ（ＭＢＣ）７２と接続し、このコ
ントローラ（ＭＢＣ）７６はデータ・ハイウェイ・コン
トローラ（ＤＨＣ）／＜ス８２と接続している。即ち、
データ・／＼イウエイ通信カード（ＭＢＣ）７２は冗長
式で提供される。データ・ノ＼イウェイ・コントローラ
・バス８？こは、機能プロセッサ６０とデータ・ハイウ
ェイ７０との間の通信機能を行なうデータ拳ハイウェイ
・プロセ・ンサ（ＭＢＤ）６４が接続される。データｅ
／＼イウエイ争コントローラ会バス８２は第２　ｚ＜ス
８４介して機能プロセッサ６０と接続する共用メモリ　
（ＭＢＳ）６２を介して機能プロセッサと接続する。好
ましい実施例ではこの第２ノくス８４は工業規格“マル
チパス゛（インテル・コーポレーションの商品名）であ
る。この工業規格バス（Ｉ　ＥＥＥ規格Ｎｏ、７９６に
規定）を、採用したからユーザによる機能プロセッサの
選択が特定メーカーの製品に制限されず、工業規格マル
チパス−データ通信インターフェースする広範囲の市販
周辺装置から選択できる。これにより、ドロップの構成
に多大の融通性が与えられる。ドロップをユーザのニー
ズとシステムの装置に応じて構成できる。マルチパス・
インターフェースに適応可能な周辺装置は文字通り無数
にあるから、本発明システムの可能な順序はほとんど無
限である。特に融通性に優れた機能プロセッサ・ユニッ
トは５ＢＣ８６／’０５の型番号でインテル・コーポレ
ーションから販売されている。このユニットは１６ビツ
ト参マイクロコンピユータであり、当業者なら、ビデオ
表示の発生を含み人／機械インターフェースや、プロセ
スｅインターフェース及び制御のような広範囲の有用な
機能を行なうようにプログラムすることは容易である。

インテル・マニュアル・オーダＮｏ、１４３１５３−０
０１を参照されたい。

分布形入／出力バスと呼称される第３バス８６に対して
マルチパス８４をインターフェースさせるには、インタ
ーフェースφユニッ）　（ＭＢＵ）９４を利用すればよ
い。バス８６から、それぞれのインターフェース仕様が
異なる場合もある入／出力装置に至る接続を成立させる
ことができる。機能プロセッサ６０はまた、プロセス・
モニター、プロセス制御、オペレータ・インターフェー
スなど種々の機能を得るため必要に応じてマルチパス８
４を介して入／出力装置８８と接続する。記録、保管の
ような他のドロップ機能も可能である。

第６図は、第５図に関連して上述した構成成分のドロッ
プにおける物理的位置を示す。

データ拳ハイウェイ７０はトランシーバ７６と接続し、
ケーブルはこのトランシーバ７６゜から、マルチパス・
カード・ケージ９０に挿入されたデータ・ハイウェイ通
信（ＭＢＣ）カード７２に至る。トランシー／（７６を
ケージ９０に設け、ハイウェイ７０のすぐ近くに並置し
てもよい。また、マルチパスと両立可能な構成成分、例
えば共用メモリ・システム（ＭＢＳ）６２及び機能プロ
セッサ６０を前記ケージに設けてマルチパスに挿入する
。図面ではマルチパス會コネクタをカード−ケージの背
面を横切る破線９２で示す。即ち、ケージにカードを挿
入するだけで、マルチパスに対する接続が自動的に成立
する。データ・ハイウェイ・コントローラ（ＤＨＣ）パ
ス８２もデータ・ハイウェイ・プロエツサ６４、共用メ
モリ（ＭＢＳ）６２及びデータΦハイウェイ通信カード
ＭＢＣ７２を接続する破線で示した。

マルチパス９２は機能プロセッサ６０を接続すると共に
、Ｑ−ライン・カード参ケージ９６と呼称される第２カ
ード拳ケージに分布形入／出力バス８２を介して接続す
るＭＢＵユニット９４とも接続する。ケージ９６は例え
ばその他の入／出力装置、例えば本発明の出願人たるウ
ェスチングハウス・エレクトリック・コーポレーション
から°゛ＱＱ−ラインイント・カード”°の商品名で販
売されているような入／出力装置をも含むことができる
。これらは第６図に示すように、プラント・センサ、位
置アクチュエータなどと実際に接続する。従って、オペ
レータ端末装置などのように直接マルチパスと両立可能
な周辺装置に従ってドロップを機能させたい場合にはこ
れをマルチパス９２に接続するだけでよい。また、特定
のプロセス制御が必要ならば、ＭＢＵユニット９４を利
用してマルチパスを分布形入／出カッヘス８６とインタ
ーフェースさせてから、８６図に示すようにプラント争
センサをＱ−ライン・カードケージ９６（または他の任
意のバスＯシステム）に取付ければよい。第６図から明
らかなように、データφハイウェイ通信（Ｍｏｃｌｅｍ
）カードであるＭＢＣ７２、データ拳ハイウェイｅプロ
セッサ争カードであるＭＢ　Ｄ　６４、及び共用メモリ
ｅカードであるＭＢ　Ｓ　６２がＤＨＣまたはデータ會
ハイウェイ・コントローラ９８を構成する。ＭＢＴまた
はトランシーμもここに設置することができる。これら
４枚のカードは機能プロセッサ６０とデーターハイウェ
イ・バス７０との間にインターフェースを形成する手段
を含む。

データ会ハイウェイ・コンロトーラ（ＤＨＣ）９８の構
成成分の詳細についてはデータ・ハイウェイに使用され
るメツセージの形式を説明した後に説明する。

４、メンセージのフォーマット 本発明に従って使用されるメツセージのフォーマットを
第７及び８図に略示した。第７ａ図は本発明の混合モー
ド伝送システムの概要を示す。既に述べたように、通信
は１００メリセコンドのインターバルで行なわれる。各
１００ミリセドンドにわたるタイム・スライスの第１部
分がＴＤＭモード１０２であり、この部分では時間が多
重化のためスライスに分割される。少なくとも１つのタ
イム会スライスｌＯＯに各ドロップが割当てられる。即
ち、例えばドロップ８１は第１スライスｌＯＯに、ドロ
ップ８２は次のスライスに、ドロップ８３はその次のス
ライスに、というように伝送を行なう。ＴＤＭモード１
０２が終ると、デモクラチック・モード１０４に入る。

この時間には例えば追加データ、プログラムのダウンｅ
ロード、システム保守などのリクエストのような特殊メ
ツセージの伝送が行なわれる。ドロップが伝送すべきデ
モクラチック・メツセージを持たなければ、空白メツセ
ージを伝゛送して次のドロップにパスを“ハンドΦオフ
”′する。

混合モード方式にはいくつかの利点がある。時分割多重
化を利用することにより、すべてのドロ、ンブが規定の
時間にバスにアクセスする。このことはシステム全体を
通して所定データの頻繁な交信を可能にする。ＴＤＭ方
式ではデータ・ハイウェイ通信のための時間を最大限に
利用できる。また、デモクラチック会モードを提供する
ことでシステムに顕著な融通性が与えられる。即ち、デ
ータ伝送がＴＤＭだけの場合には不可能な機能を行なう
ことができる。

第７ｂ図はドロップからデータ・ｌ＼イウエイに伝送さ
れる１つのデータ・ブロックまたは“フレーム″を示す
。個々のフィールドには変化があっても、同じフォーマ
ットがＴＤＭモードにもデモクラチック−モードにも利
用される。採用されるプロトコルは基本的にはＩＢＭコ
ーポレーションが開発し、業界の標準となっている公知
の’　ＨＤ　Ｌ　Ｃ”フレームを改良したものである。

その基本構成を第７ｂ図に示した。連続するフレーム間
にスペースを設け、このスペースの後に長さ約２゜４マ
イクロセコンドのマーク・パルス１０６を設け、このパ
ルスを利用してデータ送信機を作動させる。このパルス
に８個の二相符号化０列１０８が続き、これが次に伝送
される二相データの復号に利用される、後述のようなデ
ータ・ハイウェイ通信カードの位相ロックルーズ回路を
同期化する。次に１個の０．６４＠　１及びもう１ｇＩ
の０から成るフラグ・バイ）１１０が続く。Ｉ（ＤＬＣ
プロトコルにおいてはこの２進値列は固有であるからフ
ラグとして利用できる。これを以下に説明する。

ＨＤＬＣプロトコルやゼロ挿入法を利用することにより
、不注意でデーターハイウェイ・パスにフラグが現われ
ないようにする。ゼロ挿入法では送信されるデータが５
個の連続する１を有する場合に出データ流れに余分のＯ
を挿入する。データがデータ・ハイウェイ・プロセッサ
に出力される前に受信ＨＤＬＣコントローラにより逐次
入力流れから、後述の周期的冗長キャラクタと共に前記
余分の０が除去される。即ち、公知のＨＤＬＣコントロ
ーラが伝送ブロックの開始時と終了時にだけフラグが現
われるようにデータ・ハイウェイへの出力を制御する。

フラグ１１０に、第７Ｃ図に関連して後述するアドレス
、制御及びデータ・フィールド１１２が続く。次に長さ
２バイトの周期冗長度チェック・フィールド１１４が続
くが、このフィールドはデータ・ハイウェイ・コントロ
ーラにおいて形成され、公知技術に従ってエラー−チェ
ック及び修正のため川伝送信号に挿入される。第２フラ
グ１１０が伝送を完結させる。

第７ｃ図は、第７ｂ図に示したドロップから送信される
データ・ブロックまたは“°フレーム′”によって与え
られる記述の展開図である。フラグ・バイトｌｌｏは上
述した通りである。これにアドレス・フィールド１１６
が続く。このアドレス舎フィールドまたは“Ａ−バイト
”１１６は、データ・ハイウェイにアクセスする次のド
ロップを特定する“記号パとして作用する。Ａ−０バイ
トｌ１６は、ドロップがメツセージを送出するごとに増
大する８ビツト・アドレス・インデックスである。この
インデックスは、ハイウェイにアクセスする次のドロッ
プを指示するドロップ表に対するアクセスに利用される
。アドレス・バイト１１６に制御バイト１１８が続く。

これは制御フラグである８ビツトから成るバイトである
。この制御フラグについては第８ａ図との関連で詳しく
後述する。次に０ないし６３個のデータ・ワード１２０
が続き、このデータ・ワードの詳細も第８ｂ及び８０図
に関連して後述する。第７ｃ図に示すメツセージ・フレ
ームのうち、モニターされる特定プロセス値に関連する
典型的なポイントまたは下位部分は特定のデータφポイ
ントを識別する“システム識別”タグであり、特定のデ
ータ・メツセージが連携の機能プロセッサにとって重要
かどうかを判定するためデータ・ハイウェイ・コントロ
ーラによって利用される１（Ｉｌのワードを含む。各ポ
イントは状態ワードをも含む。その他のワードは例えば
アナログ値を伝送するのに利用することができる。全て
のワードが伝送された後、１６ビツトの周期的冗長度チ
ェック１１４及びフラグ１１０が伝送され、本発明のい
ずれか１つのドロップから送信されるフレームはこのフ
ラグ１１０で完結する。

第８ａないし８ａ図から成る第８図は上記フレームの各
部分の詳細なフォーマットを示す。第８ａ図はＣフィー
ルド１１８に使用されるビットを限定する。既に述べた
ように、８ビツトから成る。第７番目の位置を取るビッ
トＰは組合わされたＡ及びＢフィールドのためのパリテ
ィ・ビットである。パリティは奇数と限定されている。

このビットはプロセッサとＨＤＬＣコントローラの間の
伝送中に発生する可能性のあるビット・エラーをキャッ
チする。位置６を占めるＭビ・ントはメツセージのモー
ドを指示する。セットされているなら、モードはＴＤＭ
、即ち、同しメツセージフォーマットがＴＤＭにもデモ
クラチック・モードにも使用され、Ｍビットは特定メツ
セージがどちらのモードに属するかを指示する。位置５
を占めるＴビットは後続のメツセージのモードを指示す
る。セットされているならモードはＴＤＭ、換言すれば
、このビットは現ドロップがどちらのモードにハンド・
オフするかを指示する。位置４を占めるＨビットはＤＨ
Ｃによってセットされてこのフレームが先行のハンド・
オフが回答を得られないままであったため回復ハンド・
オフであることを表わす。Ｒビットはデータ・ハイウェ
イを介して行なわれるフレームの伝送を同期させるタイ
ムキーパによって使用される。セットされているなら、
ＲビットはタイムキーパＤＨＣがデータφハイウェイの
体ＩＪ：、時間が異常に長いことを検知し、データ・ハ
イウェイをこのフレームから再始動しつつあることを指
示する。従って、記号パス動作になんらかのエラーが発
生したことをタイムキーパが検知するとＲビットがセッ
トされる。１００ミリセコンドの時間が過ぎると、位置
２を占めるＵビットが最終のデモクラチック・モードｅ
フレーム中にセットされて、次のフレームがＴＤＭであ
ることを指示する。この場合、再デモクラチック周期を
取戻す時に使用するためＡフィールドは使用せずに残す
。従って、ＵビットがセットされているならＴＤＭリス
トの第１記述項目に対するハンド・オフを意味する。最
後に、位置ｌ及びＯをそれぞれ占める２個のＳビットも
タイムキーパによって使用される。このＳビットがＯで
なければＣフィールドに続くワードがクロック値を含む
ことを意味する。Ｓビットの値は（冗長性を与えるため
）システム中に３個使用されているタイムキーパのうち
どのタイムキーパがメツセージを送信中であるかを指示
する。値Ｏ１はタイム・キーパＡを、１０はタイムキー
パＢを、１１はタイムキーパＣをそれぞれ意味する。

伝送ブロックのデータ部分１２０　（第７ｃ図）は空白
でもよいし６３個までのワードを含むこともできる。伝
送ブロックのデータ部分１２０におけるメツセージのフ
ォーマットは伝送がＴＤＭモード・フレームかデモクラ
チ・ンク拳モード・フレームかによって異なる。各１０
０ミリセコンド周期のＴＤＭ部分では各ドロップのＤＨ
Ｃが１フレームの定期情報を送信し、このフレームはそ
れぞれがシステムＩＤ、状態ワード、及びもしアナログ
Φポイントならその値から成る一連のメツセージから成
る。デジタルＴＤＭメツセージのフォーマットは第８ｂ
図に示した通りであり、アナログＴＤＭメツセージのフ
ォーマットは第８Ｃ図に示した通りである。いずれかの
場合にも、システムＩＤワード及び状態ワードで始まる
。

システムＩＤはメツセージの第１ワードに位置合わせさ
れた１４ビツトのシステム素子識別子を含む。システム
ＩＤはデータの性質及び出所を識別し、このメツセージ
が重要かどうかを判定するため各ドロップによって検査
される。１４ビツトを採用することで１６．０００以上
の個別データΦポイント、即ち、プロセス変数値、シス
テム状態などを別々に識別することが可能になる。１４
ビツト数が１ないし２５４の範囲内の数を指示するなら
ば、単一のデータ・ポイントを識別するのとは異なり、
単にドロップがメツセージを送信することだけを識別す
る。例えばプリンタが用紙不在のまま作動中であれば、
このプリンタとして構成されているドロップがアラーム
状態にあることを指示でき、従って、この１４ビツト数
は通信上便利な機能を提供する。２パイ）−システムＩ
Ｄの２個の余分ビットは次のように利用される。ピッ）
１５はメツセージがアナログ・ポイントかデジタル拳ポ
イントかを指示する。セットされているならポイントは
デジタル、クリアされているならポイントはアナログで
ある。ビット１４はＴＤＭメツセージにおいて常に１に
ピントされる。これにより機能プロセッサはＴＤＭをデ
モクラチック・モード記述項目から弁別することができ
る。スティタスΦワードはメツセージのスティタスの属
性を含む。もし素子がデジタルなら、スティタス・ワー
ドの最下位ビットはデジタル値を含む。第Ｃ図に示す２
ワード・アナログ値フィールドはアナログ・メツセージ
だけに使用される。このフィールドは３２ビツトの浮動
少数点アナロ。

グ値を含む。　、−−・ −ＬＪん　Ｖ／ｊ″、　践 第８ｄ図は、好ましい実施例において利用可能なデモク
ラチック・モード−メツセージである。１００ミリセコ
ンド周期のＤＥＭ部分において、いくつかのＤＨＣは、
リクエストされた非定期的メツセージを、連携の機能プ
ロセッサによるか、または他のドロップからのリクエス
トに応答して、送信することができる。与えられた１０
０ミリセコンド周期に実際に送信するＤＨＣの数は次の
ＴＤＭ周期が始まるまでの残された時間によって制限さ
れ、場合によってはすべてのドロップがＤＥＭメツセー
ジ送信を行なうことができる。

ＤＥＭ周期に送信されるメツセージはワンΦショッ）Ｍ
送と、起点ドロップへのメンセージの２種類に分類され
る。ワン・ショット放送はボイ〕ノド素子に関するすべ
ての属性をこのポイントを受信するすべてのドロ・ンプ
に送信するのに使用される。このような放送はあるドロ
ップが他のドロップからワン会ショット放送リクエスト
を受けた場合に送信される。

ワン・ショット放送のシステムＩＤ部分は第８ｂ及び８
０図に関連して述べた通りである。ＷＣフィールドはｌ
ワードであり、メツセージに含まれる情報の追加ワード
数を指示　。

する。起点ドロップに対するリクエスト／変更メツセー
ジの場合、このフィールドはＯでよい。もし０ならば、
このメツセージはシステムＩＤフィールドに特定されて
いる素子のすべての属性に関するワンψショット放送を
めるリクエストと解釈される。ＷＣフィールドがＯなら
、ＤＩＳＰ及びＡＤフィールドは存在しない。ワン・シ
ョット放送との関連で使用されるＡＡフィールドは工な
いし６１゜ワードであり、このワードは共用メモリに順
次記憶される。ドロップへのデータ送信にはリクエスト
／変更メツセージが使用される。

システムＩＤ及びＷＣフィールドは上述の通りである。

ＤＩ　ＳＰフィールドはデータ記録内における、送信デ
ータの記憶位置を指示するのに使用される。ＡＤフィー
ルドは指定素子の１つまたは２つ以上の属性にかわる情
報を表わす１ないし６０個のワードである。最後に、起
点ドロップへの一般的なメツセージも回しシステムＩＤ
及びＷＣフィールドを含むが、共用メモリの８個のファ
ーストイン・ファーストアウト・バッファ（ＦＩＦＯ）
のうちどのバッファがメツセージを記憶するのに使用さ
れるかを指示するＦＩフィールドをも含む。要約すると
、起点へのリクエスト／変更メツセージは、ワン・ショ
ット放送フォーマットを利用して送信すべき特定データ
を要求するために利用される。起点への一般的なメツセ
ージは、例えは確認またはこれに類する信号となる。

５、データの符号化及び復号 第９図は、本発明との関連で利用されるものを含む種々
のデータ符号化法の比較図である。第９図の第１行には
一連のＯ及び１から成る形でデータを図示した。次の行
ＮＲＺは゛非ゼロ復帰′°符号化法であり、１に対応す
る時間で信号は高いレベルにあり、他の時間には低いレ
ベルとなる。次の行ＮＲＺＩはある種のデータ記録シス
テムにおいてデータ変換・数を少なくするのに広く採用
される“非ゼロ反転復帰゛法である。第４番目の行ＲＺ
はｌに対しては単純半ビット・セル高パルスを、その他
の場合には低パルスを提供するのに使用されるゼロ復帰
符号化法である。この方式はデータの自動刻時制御が不
可能であることがいうまでもない。最後に、データ拳ハ
イウェイによるデータ転送のため本発明で採用される二
相符号化法を第５番目の行に示した。このデータ変換方
式にあっては、すべてのビット・セルの中心に、０なら
ば上向き変換、１ならば下向き変換が起こり、その結果
、図示の波形となる。即ち、二相符号化では、各ビット
・セルの半分が低く、半分が高く、高い半分が最初に現
われるか２番目に現われるかによって１がコード化され
たかＯがコード化されたかが判定される。

ＮＲＺ符号化法は本発明のコントローラ内で利用される
が、二相符号化方式はデータ會ハイウェイを介して利用
される。従って翻訳手段を設ける必要がある。これを示
すのが第１１図であり、第１９図は関連の波形を示す。

コード化すべきＮＲＺデータに関する排他的論理和演算
の結果及び２　Ｍ　Ｈｚクロックと共に４　Ｍ　Ｈｚク
ロックがフリフプ・フロップ１２２に供給される。フリ
ップ・フロップの出力が第１０図の下方に示す二相デー
タである。第１０及び１１図に示すメツセージΦプロト
コルはすでに述べた通りである。即ち、インバータ１２
６によって形成されるマークにより、メツセージ開始と
同時に送信機が作動する。インバータ１２８によって間
隔が維持され、その結果、図示のような、かつ第７ｂ図
に関連して一ヒ述したようなフォーマットとなる。

本発明で使用される二相データ符号化方式にはいくつか
の利点がある。その１つとして、すべてのデータ・ビッ
トにおいて変換が起こるから、自動クロック制御を可能
にするに充分な周波数情報が得られ、従って単線同軸ケ
ーブルで充分である。二相符号化では正味ＤＣ電圧がＯ
であることも好都合であり、導線とシールドの間に全般
的にＤＣ電圧が発生することはない。

二相符号化通信の他の利点として、二相符号化ではビッ
ト・セルにおいてコード化された各ビットの半分が高ま
たは正”′、半分が低または負“となる。例えば１は１
つのビットセルにおいて先ず°“高′”として、次いで
“低゛としてコード化され、０はその逆となる。本発明
の他の特徴として、復号に際して各ビット・セルの第１
及び第２部分の相対振幅を互いに比較することにより、
二相データの比較的ノイズの少ない復号を達成すること
ができる。即ち、ビット・セルの前半部分が後半部分の
振幅よりも平均して高ければｌが検知され、Ｏの場合に
はこの逆となる。第１０図に示す方形波二相データはフ
リップ・フロップによって形成されるほぼ理想的なデー
タである。ただし、同軸ハイウェイで伝送される過程で
ある程度の信号劣化が起こり、方形エツジがやや丸くな
る。データを正しく受信できるためには伝送の検知精度
を高める手段を設ける必要がある。　本発明の他の特徴
として、二相データをインターバルを置いてサンプリン
グし、ビット・セルの各半分の中央サンプルを両端に対
して重み付けし、重み付けされた値を合計することによ
りこのビット・セルの各半分のトータル値を形成するこ
とで別の改良効果を得る。前半部分のトータル値が後半
部分のトータル値よりも大きければ１が復号され、後半
部分の方が大きければ０が復号される。従って、例えば
なんらかの理由でラインに現われる漂遊電圧の作用下に
ビット・セルの高い半分の相当な部分が負となってもノ
イズが小さいという点で極めて有利であり、前記漂遊電
圧の作用下にあっても、重み付は方式を採用したから正
しく復号される公算が大きい。

第１３図はいかにしてこの正しい復号が行なわれるかを
略示する図である。第１３ａ図は理想的な二相データを
示す。１個のビット・セルはその前半部分が高く、後半
部分が低く、ｌがコード化されたことを示す。第１３ｂ
図は検知すべきデータが歪みとノイズを伴なう極端な例
を示す。第１３ａ図に示す波形が歪んで第１３ｂ図に破
線で示すほぼ正弦波形に近くなるが、ラインのノイズが
この破線で示す形状から著しくずれた形となる。

」二連のように、二相データを復号するキーはセルのと
ちらかの半分が高い平均値を持つかを検知することであ
る。ノイズが信号振幅と相関するとは考えられないから
、はぼ正弦波形の信号が比較的意味を持つのは各セルの
中央部においてである。即ち、ビット・セル振幅の中央
における最大信号が０．３ボルトなら、ノイズの−０，
２ボルトが信号を０に対して負であると検知させないが
、例えばビット・セル両端付近で信号値が僅かに０．１
ボルトなら、信号は０に対して負と検知される。

従って、第１３ｃ図はビット・セルの各部が分割される
下位ユニットに与えられる重み付は値を示す。好まいし
実施例ではビット・セルの各半分が８個の下位ユニット
に分割される。端部ユニットにはＯ値が与えられ、中間
ユニットの重み付けは中央ユニットが相対値３を取るま
で漸増する。これらはすべて第１３ｃ図に示す通りであ
る。他の重み付は方式を採用してもよいことはいうまで
もない。所与の下位ユニットに関して、波形の値が任意
の値に対して正であれば、この下位ユニットの重み付は
値を関連のビット◆セル半分のトータル値に加算する。

ビット・セル全体をこのようにして分析したら各半分の
トータル値を比較する。前半部分のトータル値が後半部
分のトータル値よりも高ければｌが復号され、前半部分
が低ければビットはＯである。

第１３ｃ図は波形が正なら゛１″ビット列が、負または
ＯならＯ”ビット列が形成されるメカニズムを示す。こ
のビット列が重み付は値に加えられ、その結果が合計さ
れる。

このことは波形のすべての負部分を無視して、第１３ｃ
図に示す重み付は値によってめられるユニット量を加算
したことを意味する。その結果を第１３ｅ図に示す。ピ
ッ）−セルの前半部分はトータル値８を、後半部分はト
ータル値６を取るから、１が復号されたことになる。も
ちろん、理論上はこの例においてビット・セルの前半部
分が値１２を、後半部分が値Ｏを取ることになる。

当業者なら容易に理解できるように、ここに挙げた例は
著しく誇張されている。ノイズはさほど顕著ではないの
が普通である。事実、本発明の好ましい実施例ではビッ
トの誤７ り率は１０　よりもはるかに低い。

本発明は他の特徴として、二相データを小部分に分割す
るクロックを設定するのに位相ロックループを使用し、
前記分割小部分を互いに重み付けし、これを合計して統
計上優れたデータ検知を可能にする。この動作を行なう
と共に上述の復号を行なう回路を第１２図に示した。公
称周波数２　Ｍ　Ｈｚの二相データが１３０において供
給され、ビット・セルごとに１６サンプルが形成される
ように、発振器１３２から発生する３２ＭＨｚのサンプ
リング速度でサンプリングされる。回路は基本ビット・
セルを発見するために前縁の変化を検知する。検知装置
１５６によってエツジが検知されると、デジタル位相ロ
ックルーズが次のエツジまでカウント・アップする。そ
のたびにカウントを整合させ、必要ならばカウンタのイ
ンターバルをビット・セルと整合させるためｌだけ加減
調整する。位相ロックループは第７ｂ図に示すフラーグ
からマークｅビットを分離する８個のＯに基ずき同期さ
れる。このようにして位相ロックループは０の初期フィ
ールドをめる。この初期フィールドを検知することによ
り、１８０’位相ずれ同期の可能性はなくなる。ＯＲゲ
ー）１３４によって２個の連続する位相ＯＫ倍信号出力
された後、ロック状態が存在する。

入力データは２つの周期、即ち、２成分二相データの前
半及び後半にサンプリングされる。データ復号プロセス
は二相サンプルを単成分ＮＲＺデータビットに変換する
ために２つのＦＲＯＭ１３６及び１３８を利用する。

”１”ＦＲＯＭ１３６が最初に動作して、すでに入力シ
フト・レジスタ１４０からシフトｅインされ、一時的に
レジスタ１４２に記憶されているデータに作用する。各
二相ビット・セルごとに１６個のサンプルが２つの８ビ
ット群の形で取出される。この８ビット群は基準値と比
較した入力波形に応じて第１３ｄ図に示すようなｌまた
はＯビット列である。１４０においてシフト・インされ
た後、第１ビット群は８ビット並列レジスタ１４２に転
送される。レジスタの出力は“１”ＰＲＯＭ１３６に対
するアドレスとして作用する。各ＦＲＯＭ場所の内容は
データの８ビツトであるアドレスによって提供される論
理ｌの重み付き代数値を表わす数を含む。ＦＲＯＭの出
力はニブルとして提供される重み付き合計、即ち、４ビ
ット並列レジスタ１４４に記憶されるデータの展バイト
である。この過程で８ビツトから成る二相データ・セル
後半部分がシフト・インされ、最初の８ビツトと同様に
処理される。この接合点には生データの１６サンプルか
ら抽出された２つのデータ拳ニブルがある。この両ニブ
ルはＩ　ＰＲＯＭ１３６及び４ビット−レジスタ１４４
に供給され、−緒にＯ揃いのＰＲＯＭ１３８に対するア
ドレスとして作用する。このＦＲＯＭは２つの出力を持
ち、もし上位４ビツト、即ち、第１ニブルの値が下位４
ビツトの値よりも大きければ信号ｌを出力する。さもな
ければ信号Ｏが出力される。クロック制御が行なわれる
とこれが１４６において非ゼロ帰還データ出力となる。

もしＯ揃いＰＲＯＭ１３８のアドレスがＯ揃いまたは１
揃いなら、ＤＨＢ活動が存在せず、従って“活動パ信号
ＡＣＴＶＴＹがセットされても偽信号ということになる
。即ち、ＰＲＯＭ１３８に対するアドレスとしてｌ揃い
またはＯ揃いアドレスが提示Ｓれれば活動信号は発生し
ない。

」二連のように、８１３図はピッ）−セルの理想的な方
形波部分（１３ａ図）と典型的な、ただし誇張された現
実の波形（１３ａ図）の関係を図形的に示す。サンプル
のそれぞれに割当てられる重み付は値を第１３ｃ図で個
々のサンプルの下に示した。同図から明らかなように、
少なくともノイズ、ジッタなどによって撹乱され易いデ
ータ・セル中央部は出力ＮＲＺデータの精度を高めるよ
うにＰＲＯＭ１３６の記憶値により特別に強調されてい
る。

上述のようにハイウェイの活動はＰＲＯＭ１３８によっ
て検知される変化の有無に基づいて検知される。“活動
なし′°は３個の連続する二相コードの不在として定義
される。後述のマイクロエンジン（ｍｉｃｒｏｅｎｇｉ
ｎｅ）、データ會ハイウェイ拳プロセッサ及びタイムキ
ーパがこの活動信号を利用して受信メツセージ・フレー
ムの検知を確実にし、さもなければノイズが本物のデー
タと混同されるのを防止する。

６、クロック制御−概論 当業者なら容易に理解できることであるが、分布形制御
システムにおいては正確なタイミングが必須条件であり
、本発明も例外ではない。そこで、ドロップがすべて同
じ時間値に対して動作するように特殊な手段が講じられ
て来た。時分割多重化モードに移行する際にすべてのド
ロップを同期することによってこのタイミングが行なわ
れる。任意のドロップがそのフレームの制御バイト中に
Ｕ”ビットをセットすることにより時分割多重化モード
への切換え命令を放送すると、すべてのドロップがこれ
を受信する。そこで各ドロップがローカル・タイムのス
ナップ・ショットを取る。即ち、各ドロップに含まれる
内部クロックの前記Ｕビットが送信された時の値を記録
する。モード切換えは各ドロップによってほぼ同時に受
信されるから、理論上すべてのドロップは正確に同時に
そのタイムを記録することになる。次いで最初に放送す
る３つのドロップ、即ち、タイムキーパがＣフィールド
と第１ＳＩＤワードの間に、それぞれのタイムキーパが
記録したスナップショットの内容を含む別のワードを挿
入す。

る。タイムキーパをも含むドロップのそれぞれがこの放
送を受信するから、ＴＤＭモードによる最初の３つの放
送の後、各ドロップは３つのタイム・スナプシヨットを
受信したことになる。各ドロップ内にあってローカル・
クロックを含むデータ・ハイウェイゆプロセッサが３つ
のスナップショット・タイムをチェックし、近似する２
つの値の平均を取る。次いでデータ・ハイウェイ・プロ
セッサはこの平均値を該プロセッサ自体の“ＴＤＭへの
切換えパ命令タイムのスナップショットと比較し、比較
結果に従ってそのクロックを調整する。即ち、各プロセ
ッサは機能プロセッサが必要に応じこのクロック値にア
クセスできるようにクロック・タイムをその共用メモリ
に連続的に記憶させる。このプロセスについては更に詳
しく後述する。

本発明の１つの特徴として、３つの別々のタイムキーパ
・ドロップを使用することによる三重の冗長性をタイム
キーパに与える。タイムキーパの基本的機能は見失われ
た記号を探索し、検知することにある。即ち、ハイウェ
イを１つのドロップから次のドロップに正しくハンド・
オフさせるのに必要な信号を供給することにある。一般
的には、そのフレームをハイウェイに送信して記号を通
した後、各ドロップは所与の時間内に他の放送も入って
来ないかどうかを知らべる。前提条件として、もし放送
が入ってきたら次のドロップが記号を確認してその放送
を実行したのであり、放送が検知されないなら、記号が
欠落していたことになる。通過ドロップは先ず３０マイ
クロセコンド待ってから８０マイクセコンドのウィンド
ーを時定し、新しい放送の有無をさがす。もし見つから
なければ再びアドレスを増分し、データ・フィールドの
ないフレームを再送信することにより記号を次のドロッ
プへ通過させる。従って、通過ドロップは次のドロップ
がそのアドレス信号を認識し、みずからのメツセージを
送信するまでの間増分動作を続けることができる。例え
ば、約１００のドロップが番号順に配列され、ドロップ
３０〜３９がオフ・ラインであるシステムが考えられる
。この場合、ドロップ２９はドロップ４０に宛てられた
記号がドロップ４０の送信という形で確認されるまで１
１回にわたって増分する。ただし、実際には゛確認″メ
ツセージは使用されない。それぞれのメツセージはデー
タだけでなく次の記号をも含み、このことは先行の記号
パスが正しく行なわれたことの確認を意味する。

３つのタイムキーパ・ドロップはハイウェイに対する別
々のモニター機能をも行なう。

受信された各放送に続いて３つのタイムキーパがそれぞ
れのタイムをタイムアウトする。

即ち、第１タイムキーパは２４０マイクロセコンド、第
２タイムキーパは４４０マイクセコンドで、第３タイム
キーパは６４０マイクロセコンドでそれぞれタイムアウ
トする。

タイムキーパのいずれか１つが記号受信を検知しなけれ
ば、即ち、このタイムキーパに与えられた時間枠内に新
しい放送を検知しなければ、時分割多重化モードの開始
点から再び通信を開始する。なんらかの理由で第１タイ
ムキーパが２４０マイクロセコンドに放送を感知しなけ
れば第１タイムキーパが４４０マイクロセコンドにわた
ってモニターする。多くの場合第２タイムキーパが第１
タイムキーパをバックアップし、同様に第３タイムキー
パが第１及び第２タイムキーパをバックアップする。

以　下　余　白 タイムキーパには３つの作用モードがある。即ち、 ｌ）ノーマル・モード ２）タイムキーパ・モード ３）リセット・モード ノーマル・モードではＭＢＣがメツセージを送信した後
にタイムキーパが起動される。ハイウェイにおいて１１
０マイクロセコンドにわたって活動が検知されないと、
タイムキーパがタイムアウトし、ＭＢＣがＭＢＤに割り
込む。

タイムキーパ・モードはデータ・ハイウェイ・システム
の故障を検知するのに利用される。活動が検知されない
とタイムキーパが起動される。ハイウェイにおける活動
が検知される前にタイムキーパがタイムアウトすればハ
イウェイ・システムに故障あると想定され、ＭＢＣがＭ
ＢＤに割り込む。

ＭＢＣタイマはプログラム可能アレー〇ロジック・チッ
プ（ＰＡＬ）制御シーケンサ、プログラム可能カウンタ
、１００分割カウンタ、及び入力同期レジスタから成る
。これらの論理素子が相互作用してタイミング機能を行
なう。

Ｓ１４図はこのタイマの状態変化図である。４個の信号
を図示してあり、セットされて下記のような意味を持つ
。

ＴＩＭＯＴ信号は連携のタイマがタイムアウトしたこと
を意味し、ＡＣＴＶ信号（第１２図の信号ＡＣＴＶＴＹ
と等価）はハイウェイにおいて活動が検知されたことを
意味し、ＴＷＣＺ信号は送信完了を意味し、ＩＲ倍信号
ＭＢＤへの割込みが受け入れられたことを意味する。

タイマには下記のような主要動作モードがある。

ｌ、リセット・モード ２、ノーマル・モード参タイマ −１１０マイクロセコンド ３、タイムキーパＡ、Ｂ、またはＣモード争タイマ モードはＳＳビットに従ってＭＢＤからの命令で選択さ
れる。タイマは次の例外を除いて常に一度に１つのモー
ドで動作する。即ち、タイムキーパ・モードでは制御シ
ーケンサが１５２においてＴＷＣＺ信号を受信すると自
動的に飛越してノーマル・モードで動作し、ＭＢＣマイ
クロエンジンによりメツセージが送信されたばかりであ
ることを指示する場合がその例外である。

タイマは３つの条件下でリセット・モード１５０に移行
する。第１は１５１において°゛オフ゛′なるように命
令された場合、次はノーマル・モードであるがメツセー
ジ送信前である場合、最後はなんらかのモード変換が起
こった場合である。

ノーマル拳モード（ＮＥＳＴノード１５３号）のタイミ
ング拳インターバルはマイクロエンジンによって時定さ
れる３０マイクロセコンド及びタイマ自体によって時定
される８０マイクロセコンドである。即ち・、このモー
ドは送信メツセージの末尾から３０マイクロセコンド“
後”に、換言すれか、マイクロエンジンがリセ・ントし
、信号ＴＷＣＺをセットしてノーマル・モードの開始を
指示すると開始される。開始後、タイマはハイウェイに
活動が現われる（ＡＣＴＶ＝　１）のを待機し、“受信
゛′　ドロップが実際にメツセージを受信し、“みずか
らの′°送信を開始しようとしていることを通告する。

活動は第１２図に関連してすでに説明した二相検知回路
によって検知され、この回路がＡＣＴＶＴＹ信号を出力
する。もしＡＣＴＶが８０マイクロセコンド以内に起こ
らなければ（真にならなければ）カウンタがタイムアウ
トしくＴＩＭＯＴ＝１）、その結果ＰＡＬシーケンサが
ノードＮＴＯにおいて割込みをセットする。ここで回復
ハンドｅオフが送信される。この状態はＭＢＤから割込
みセット（ＩＲ＝１）が受信され、メツセージが送信さ
れたことを指示されるまで続く。次いでタイマはリセッ
ト・モード１５０に飛越す。

Ｓビットに応じてノードＭＳＥＴＡ、ＭＳＥＴＢ及びＭ
ＳＥＴＣで始まるタイムキーパ・モードでは、各タイマ
がハイウェイの非活動時間をモニターする。タイムキー
パＡ、Ｂ、及びＣに、１、ｑ−えられた３つのインター
バルはそれぞれ２４０．４４０、及び６４０マイクロセ
コンドである。このモードはハイウェイにメツセージ伝
送がないことを検知するように構成されている。例えば
、ハイウェイが完全に゛°死″状態なら、タイムキーパ
Ａが先ずタイムアウトしくＴＩＭＯＴ＝　１）、タイマ
割込みを出力する（ノードＭＴＯに入る）。（図示しな
い）スティタスφビットがセントされて、ノーマル・モ
ード・タイムアウトではなくタイムキーパ・モード・タ
イムアウトであることを指示する。この割込みはＭＢＤ
を再始動させる信号である。タイムキーパＡとしてプロ
グラムされているドロップが故障すると、即ち、ＩＲが
高くならないと、そのバックアップとして作用するタイ
ムキーパＢが４４０マイクロセコンドでタイムアウトし
て、同様に再始動を行なう。タイムキーパＣは最終的な
バックアップ・タイマである。他方、タイムキーパψモ
ード中にもしＡＣＴＶが高くなると、リセ・ント参モー
ド１５０を経て１５３において再びノーマル・モードに
移行する。第１４図下方に示すように、ノードＭＴＯの
入口はＭＢＤ対し、ハイウェイ再始動が必要であること
を指示し、ノードＮＴＯは回復ハンド争オフが必要であ
ることを指示する。ＭＢＤは上記スティタス・ビットを
利用することによって両者を区別することができる。Ｍ
ＢＤが適正な動作で応答すると、ＩＲ倍信号タイム・キ
ーパによって検知され、リセッ）−モード１５０がアク
セスされる。

７、データーハイウェイ・コントローラＡ、データ・ハ
イウェイ・プロセッサ （ＭＢＤ） 当業者なら容易に理解できるように、本発明システムに
おける主なハードウェア成分の１つはマルチパスにコン
パチブルな各種の周辺装置である機能プロセッサと、極
めて特定的であり、従ってシステムの特性を決定するデ
ータ・ハイウェイとの間の交信を行なうデータ・ハイウ
ェイ・プロセッサである。そこで以下にデータ・ハイウ
ェイ・プロセッサ（ＭＢＤ）カードの詳細を説明する。

第１５図はこのカードのブロック・ダイヤグラム、第１
６及び１７図は第１５図のブロック・ダイヤグラムに示
されているアドヴアンストφマイクロ・デバイス社（Ａ
ＭＤ）のモデル２９０１ビツトｅスライス・マイクロプ
ロセッサ及び２９０１マクロシーケンサのブロック・ダ
イヤグラムである。

データ・ハイウェイ・プロセッサ（ＭＢＤ）は高速ビッ
ト・スライス・プロセッサである。その設計は汎用であ
り、並列データの処理が可能である。以下単一のＭＢＤ
モジュールについてその機能を説明する。第１５図はこ
の装置の論理ブロック・ダイヤグラムを示す。

ＭＢＤはデータの符号化／復号機能及び直列化／並列化
機能を行なうＭＢＣ通信コントローラとＭＢＳ共用メモ
リーモジュールとの間の情報流れを制御するワン會ボー
ドのデータ・プロセッサである。高速（２００ｎｓｅｃ
　／　ｃ　ｙ　ｃ　ｌ　ｅ　）で動作し、ビット・スラ
イス・アーキテクチャを介して意志決定能力及びデータ
操作能力を提供する。第１５図のブロック・ダイヤグラ
ムに示すように、この装置はすべての素子のマイクロコ
ード制御下に動作する。

ＭＢＤは１６ビツト・ワード長を与えるマイクロプログ
ラムされた構造を、有する。パイプライン・モードで動
作して、命令実行がマイクロプログラムＦＲＯＭ１６０
からの次のマイクロ命令の選択と並行して行なわれるこ
とを意味する。３ＫＸ４８ビ・ントＦＲＯＭＩ６０（４
Ｋに拡大可能）に含まれるマイクロコード化命令は２９
１０マイクロシーケンサ１６２によってアクセスされる
。各クロック・タイムに現時命令がパイプライン／ブラ
ンチ・アドレス・レジスタ１６４内にクロックされ、“
次の“クロック・タイムに実行される。２９１０マイク
ロシーケンサ１６２は命令の逐次実行、サブルーチン・
リンケージ、内部的ループ能力、及び外部で形成される
ブテンチーアドレスのバス・スルーを行なうロジックを
含む。詳細を第１７図に示した。

ビット・テスト・マルチプレクサ１６６、スティタス争
コード・レジスタ１６８及び逆読みフラグ・レジスタ１
７０から成るテスト・ツリーは任意のビットの論理レベ
ルに基づくシーケンス制御を可能にする。８個の逆読み
フラグのそれぞれをテストし、条件付きでセットまたは
リセットすればよい。その他のシーケンス制御は４個の
異なるソースのいずれか１つからアドレスΦマルチプレ
クサ１７２を介して“次のアドレス″の選択を可能にす
ることで達成される。アドレス・マルチプレクサ１７２
は“ブランチ・アドレス”の選択を制御することにより
、２９１０マイクロシーケンサ１６２が次に実行すべき
命令を制御する。マルチプレクサ１７２は４個のマルチ
プレクサ入力の１つを介してブランチングを行なうため
２９１０マイクロシーケンサ１６２に外部的直接入力を
提供する。前記４個の入力は条件付きブランチ能力、マ
ルチウェイ・ブランチ・レジスタ１７４を介して行なわ
れるマルチウェイ命ブランチング、及びハンドリング令
サブルーチンへの割込みブランチングのための２つの入
力を提供する。

優先割込み構造１７８は８木の割込み線１７６を受けい
れることができる。この構造はマイクロコード・アドレ
スから下位４ビツトを形成する。この４ビツトはブラン
チ・アドレス拳レジスタ１７４の上位８ビツトと共にア
ドレスψマルチプレクサ１７２に提供するための割込み
アドレスとなる９割込みが保留中であり、現マイクロ命
令が割込み可能なら、２９１Ｏマイクロシーケンサ１６
２が特定割込みに使用される適当なルーチンを呼出す。

ＭＢＤの心臓部は第１６図に詳細な構造を示す１６ビツ
ト２９０１ＡＬＵ／レジスタ１８０である。１６ワード
Ｘ１６ビツトの直接アドレスリファイル・メモリを具備
すると共に、論理、演算及びシフト動作を可能にし、完
全なマイクロコード制御下にある。ＡＬＵ入／出力ボー
トはソース及びデスチネーシオンデータ用の２本の主要
バス、即ち、Ｙ−バス１８２及びＤ−バス１８４の基礎
を形成する。この１６ビツト・バスにはほかに次の構成
成分が接続している。即ち、ＲＡＭ／ＲＯＭマイクロメ
モリ１８６、バイト−スワップ・レジスタ１８８、パリ
ティ発生／チェック装置１９０、バイトφインジケータ
・レジスタ１９２、プログラム可能タイマ１９４、及び
Ｗ〜ババス９８（ＤＨＣバス）と接続することによりＤ
ＨＣの残り部分と接続関係にある入／出力ボート１９６
゜ ＲＡＭ／ＲＯＭマイクロメモリ１８６は、２９１０マイ
クロシーケンサ１６２に供給されるのと同じアドレスを
使用してアドレスされる。マイクロメモリ１８６は読取
専用メモリ（ＲＯＭ）の５１２ワードとランダム・アク
セス拳メモリ（ＲＡＭ）の１０２４ワードとを有し、ア
クセスには２サイクルが必要である。第１サイクルには
アドレスが提示さ。

れ、データは次のサイクルに与えられる。

８２５３プログラム可能タイマ１９４はＤ−バス１８４
の下位８ビツトでアクセスされる。マイクロメモ川８６
からタイマ１９４に１個のデータ・バイトがロードされ
、この同じバス１８４を介して、タイマ１９４からＡＬ
Ｕ１８０に１個のデータ・バイトが読出される。タイマ
１９４はマイクロコードからの６個の制御フラグ１９５
を介して制御される。

Ｍ　Ｂ　Ｄ　ｔ＊　他の２つの主要システムΦモジュー
ルであるＭＢＣ及びＭＢＳを、Ｗ−バス１９８を介して
アクセスすることができる。２つのデコーダ２００がマ
イクロコード制御下にソース及び／または行先レジスタ
の選択を可能にする。

後述の第２１〜２４図がＭＥＤ動作のシーケンスを詳細
に図示している。

ＭＢＤが実施するようにプログラムされている機能を以
下に概説する。ＭＢＤはデータΦハイウェイ通信ガード
（ＭＢＣ）をアクセスすると共に、第１８及び１９図と
の関連で後述する並列データ用のメツセージ・バッファ
をもアクセス″する。バッファはデュアル・ボート形で
あり、Ｗ−バス１９８上にあってＭＢＤ入／出力ロジッ
クまたはＭＢ’Ｃマイクロエンジン（第１９図）の制御
下にある。

受信データはＭＢＣから送信される割込みに応答してＭ
ＢＤによりアクセスされる。ＭＢＤは各システムＩＤ（
ＳＩＤ）をチェックする。次いでＭＢＤが共用メモリ（
ＭＢＳ）のデータ認識アレイ（Ｄ　ＲＡ）部分から制御
情報を取出し、この情報を利用して１機能プロセッサが
受信ワード・メツセージのそれぞれに含まれている情報
のいずれかに関与するかどうかを確定する。もし関与す
るなら、データ定義表（Ｄ　Ｄ　Ｔ）と呼称されるＭＢ
Ｓ部分に含まれている別の情報がデータの記憶場所を指
示する。

ＭＢＳのデータ・ブロック及び条件付き記憶データ・ワ
ードを処理しながら、ＭＢＤはバックグラウンドφモー
ドにおいて（同じＭＢＳから）制御情報を取出し、これ
を受信されるシステム・エレメント（即ち、送信ワード
の一部）に供給する。このシステム・エレメントからＭ
ＢＣバッファ・メそりにおいて出力のための送信ブロッ
クが組立てられる。

送信時に、ＭＢＤはデータ・ブロックに、どの受信ＭＢ
Ｄが次に送信するかを決定するため受信ＭＢＤによって
利用されるハンド・オフ制御情報を表す接頭辞を付ける
。このデータはＭＢＤがメッセージ長（ワード−カウン
ト）をＭＢＣにロードした後、Ｗ−バスで（ＭＢＣによ
り）送信される。

次にＭＢＣ，ＭＢＳ及び機能プロセッサと協働してデー
タを送受信するＭＢＤの代表例を説明する。

メツセージΦバッファは１２８ワード循環受信バツフア
及び２つの６４ワード送信バツフア（ＴＤＭバッファ及
びデモクラチック・モード・バッファ）として割当てら
れる。ＭＢＤは受信バッファの始まりを指示するためＤ
ＨＣＰレジスタにゼロをロードすることによってメツセ
ージ受信を開始する。次にＨＤＬＣコントローラに命令
が送信され、その結果、ＨＤＬＣ通信コントローラの受
信データ・バスがイネーブルされる。受信二相デコーダ
からの直列ＮＲＺデータが、ゼロ挿入／消去、フラグ・
ストリッピング及びＣＲＣ累算を行なうＨＤＬＣコント
ローラにシフトされる。ＨＤＬＣコントローラとしてシ
グネチックス社またはモトローラ社から市販されている
２６５２型を使用することができ、物理的にはＭＢＣボ
ードに配置される。

メツセージの残り部分はバッファに記憶され、ＦＬＡＧ
検知終了後へ、ＨＤＬＣコントローラがＣＲＣチェック
を行なう、ＨＤＬＣ制御ロジックに結、果を通報する。

ＨＤＬＣ制御ロジックが２つの゛メツセージ完了”割り
込み、即ち、メツセージが正しく受信されたことを指示
する割り込みと、ＣＲＣまたはその他のフレーム状態が
正しくなかったことを指示する割り込みとのいずれか一
方をＭＢＤに割り込ませる。もし正しければ、次のメツ
セージの開始点を指示するため、ＭＢＣのＲＣＶＡレジ
スタの内容をマイクロプロセッサが記憶し、次いでＤＨ
ＣＰレジスタが現メツセージの開始点アドレスをロード
される。これによりマイクロプログラムがメツセージの
第１ワードを検査するルーチンに向けられる。上述のよ
うに、この第１ワードはＡＤＤＲＥＳＳフィールド及び
Ｃ０ＮＴＲ０Ｌフイールドを含む。そのドロップがハン
ド・オフされようとしているかどうかなどを判定するた
め前記フィールドが検査される。もしこのドロップに対
してハンド・オフが行なわれるならばＭＢＤが主ドロッ
プとなり、ハンド・オフ情報を送信待機メツセージ中に
記憶させ、送信を開始する。

ここでＭＢＤは（もし連携の機能プロセッサ（Ｆ　Ｐ）
にとって有意義なデータならば）データをデュアル争ボ
ートＭＢＳに記憶させる仕事を開始する。この場合、Ｍ
ＢＤはＲＣＶＡカウンタを次のメツセージの受信のため
同時にＨＤＬＣ制御ロジックも利用できるようにメツセ
ージ争バッファをアクセスするためＤＨＣＰレジスタを
利用する。

もり、　ＣＲＣまたはその他のフレーム状態が正常でな
いことを検知すると、ＭＢＣはＭＢＤに対して誤メツセ
ージ割込みを受信し、これに応答してＭＢＤはＲＣＶＡ
カウンタを再び先行メツセージの末尾にセットし、誤メ
ツセージは無視される。

ＤＨＢからデータが入力されている間、ＭＢＤは受信割
込み間においてバックグランド会モードで動作し、その
送信メツセージ・バッファに適当時点に出力すべきメツ
セージをロードする。その場合、データ定義表中のフラ
ッグ・バイトを操作することによりどのデータが出力さ
れるかを確認してから出力データを得る。このため、Ｍ
ＢＤはＤＨＣＰレジスタを利用して送信すべきメツセー
ジを記憶する。メツセージ・パンファにおいてメツセー
ジが組立てられ、ドロップへのハンド・オフを指示する
メツセージの受信が完了すると送信が行なわれる。ＭＢ
ＤはＸＭＴＡレジスタに送信メツセージ開始アドレスを
、ＷＤＣＴカウンタに、ＭＢＣに送信開始を命令する送
信ブロックの長さをそれぞれロードする。データはワー
ドｅカウンタが０まで減分されるまで１バイトずつ送信
され、０に減分された時点でも自身の送信を逆受信して
いるＨＤＬＣ制御ロジックがＭＢＤ割込みロジックに対
して適正メツセージ割込み（ＧＭＩ）または後メツセー
ジ割込み（ＢＭＩ）を起こす。

第１６図は２９０１マイクロプロセツサ１８０の詳細な
ブロック拳ダイヤグラムを示す。このことは基本的には
当業者にとって自明であろう。同図はパイプライン・レ
ジスタ１６４とマイクロ命令デコーダ２０２との接続を
示すと共、第１５図のＡＬＵに供給される種々のビット
の接続をも示す。マイクロプロセッサ１８０の出力は図
示のようにＹ−パスＹ１９８に接続している。

同様に、第１５図に示す２９１Ｏマイクロシーケンサ１
６２のブロック０ダイヤグラムを示す第１７図も当業者
には自明であろう。

アドレス・マルチプレクサ１７２からの入力接続及びマ
イクロプログラムＲＯＭ１６０への出力接続を有し、ど
ちらも第１５図に図示されている。

第１５図に図示し、第１６及び１７図に詳細を示す構成
成分が互いに協働してデータ・ハイウェイ参コントロー
ラを提供する態様は当業者の容易に理解するところであ
ろう。基本的には、マイクロプログラム１８０は実際の
計算を行ない、マイクロシーケンサ１６２はパイプライ
ン・レジスタ１６４を介してＰＲＯＭ１６０からマイク
ロプロセッサ１８０に供給されるデータ及び命令を選択
する。

ＭＢＤの動作のフローチャートは第２１〜２４図に示す
。

工＝Ａ　ト　ぐ、１ Ｂ、データｅハイウェイ通信カード（ＭＢＣ） 上述のように、データ・ハイウェイ・プロセッサ・カー
ドＭＢＤはデータやハイウェイ通信カードＭＢＣを介し
てデータ・ハイウェイとインターフェースする。この両
者は共用メモリ・モジュールＭＳと共にデータΦハイウ
ェイ・コントロールを構成する。データ・ハイウェイ通
信カードＭＢＣについて以下に説明する。ＭＢＣカード
はＭＢＤと、ドロップとデーターハイウェイを物理的に
接続する平形ケーブルとの間の電気的インターフェース
として働く。また、ＭＢＣはドロップとデータ・ハイウ
ェイ・トランシーバとの間の論理的リンクである。ＭＢ
Ｃは以下に列記する５つの主要機能を有する。

１、ＭＢＤ入／出力インターフェース ２、プロトコル発生及びエラー検知 ３、二相データの符号化及び復号 ４、平形ケーブルナインターフエース ５、タイムキーパ／タイマ ＭＢＤに対する入／出力インターフェースについて以下
に説明する。ＭＢＣはＭＢＤプロセッサとの間の並列デ
ータ転送を可能にする。２５６個の１６ビツトーワード
のバッファ・メモリに含まれる８個のバス・インターフ
ェース・レジスタはＷ−バスと接続する。これを１８図
に示した。同図では第１５図中１９８においてＷ−バス
と接続するＷＤ＝バス２０６と点“データＩ１０°′に
おいて接続した状態でバッファ・メモリを２０４に示し
である。

最初の２つのレジスタ、即ち、バッファ番データ・レジ
スタ・リード（ＢＤＲＲ）２０６及びバッファ・データ
・レジスタ・ライト（ＢＤＲＷ）２０８はバファの読取
り及び書込みのためのデータ・レジスタである。それぞ
れは１６ビツト幅（ｌワード）であり、バッファ・メモ
リ２０４から読取ったばかりのワードまたは前記バッフ
ァ・メモリ２０４に次に書込むべきワードを保持する。

続く３つのレジスタはＤＨＣアドレス・ポインタ（ＤＨ
ＣＰ）レジスタ２１０、送信アドレス・カウンタ・レジ
スタ（ＸＭＴＡ）２１２、及び受信アドレス・カウンタ
ーレジスタ（ＲＣＶＤ）２１４である。ＤＨＣＰＬ／ジ
スタ２１０はルーチンに従って行なわれるバッファ２０
４に対するアクセスに際してＭＢＤだけで制御される。

読取りであれ、書込みであれ（または読取りまたは書込
みの混合であれ）、アクセスごとにアドレスが自動的に
増分される。最後に、ＤＨＣＰはＭＢＤによって逆読み
することができる。

更に２つのレジスタ、即ち、ＸＭＡＴＡ２１２及びＲＣ
ＶＡ２１４はＭＢＤからアドレス値をバイト・ロードす
ることができる。

ローディング後、これらのレジスタはメツセージの送受
信に際してバッファ２０４をアクセスするのにＭＢＣが
利用できる状態にある。ＸＭＡＴＡ２１２はＭＢＤによ
ッテ逆綺みできないが、次の制約付きでＲＣＶＡ２１４
は逆読み可能である。即ち、ＲＣＶＡ２１４の内容は適
正メツセージ割込み（ＧＭＩ）の直後の読取りにおいて
のみ有効である。このことは読取りに際してＲＣＶＡ２
１４が常に最も新しい受信メツセージのエンドのアドレ
スを含んでいなければならない。

ワード・カウンタまたはＷＤＣＴレジスタ２１６もＷ−
バスからロードされる。その値はＭＢＣに、次の出メツ
セージにおいていくつかのワードが送信されるかを教え
る。ＷＤＣＴ２１６の減分はメンセージが送信されるの
に伴なってＭＢＣによって行なわれる。ＷＤＣＴはＭＢ
Ｄによって読取ることができない。

Ｗ　−／＜ス上の最後の２つのレジスタ２１８及び２２
０はそれぞれスティタス及び命令レジスタである。これ
らをＣＭＳＴＡＴ２１８及びＣＭＣＭＤ２２０と呼称す
る。それぞれ８ビット幅であり、一般に、周辺装置であ
るかのようにＭＢＤがＭＢＣを制御することを可能にす
る。極めて注目すべきこととして、ＭＢＣは冗長動作を
行なうためにＭＢＣ（このインターフェースにおけるす
べてのレジスタ）をイネーブル／ディスエーブルするこ
とができる。ただし、スティタス・レジスタ２１８はい
つでもＭＢＤによって読取ることができる。

第１８図左方に示すマイクロエンジン・シーケンサ２３
０については第１９図を参照して詳しく後述する。右方
にはそのいくつかはすでに説明した素子を示す。例えば
、第１２図との関連で上述したデジタル位相ロックルー
ズ２２２及び第１１図に示した二相エンコーダ２２４で
ある。第１８図にはほかに、ドロップをトランシーバ７
２及びデータ・ハイウェイに接続する平形ケーブル２２
６との接続に使用されるオプトアイソレータ及びドライ
バな示した。

ＭＢＣの内部メカニックはデータ送受信の仕事に当てら
れる。これには２５６ワード・バッファ２０４から一度
に１ワードずつ並列データ・メツセージを取出し、平形
ケーブル２２６で逐次送信しなければならない。ＭＢＣ
は同時的に入直列メツセージ・フレームを検知、受信し
、データを取出し、これをバッファ、２０４に記憶させ
ねばならない。

このためＭＢＣはシングルＯチップＨＤＬＣプロトコル
通信コントローラ２２８を利用する。すでに述べたよう
に、このコントローラとしてシグネチックス社またはモ
トローラ社のコントローラ（部品番号２６５２）を採用
することができる。このチップの主な目的の１つはバイ
トの同期化である。チップは受信データ流れ中における
特殊なフラグ・キャラクタを認識することによって前記
のバイト同期を行なう。ＨＤＬＣはまた。各ドロップご
とに“モデムパ機能を行なう。即ち、バイト幅のデータ
をビット直列のＮＲＺ形式データに変形し、このＮＲＺ
形式データは第１１図の回路によって出カニ相データに
変形される。入来二相データは第１２図の回路によって
ＮＲＺデータに変換され、次いでＨＤＬツチップ２２８
によりバイト幅データに変換される。

このチップ及びその関連データ・レジスタのすべては第
１９図に示す°°マイクロエンジン′°またはマイクロ
シーケンサ２３０によって制御される。マイクロエンジ
ンは３６個のタイミング／制御信号の制御、１６本のス
ティタス入力線のテスト、及びマイクロ割込みとも呼称
される８個のスティタス・リクエスト・フラグの優先割
込み構造を可能にする。

第１９図は２４ビツト・マイクロワードの詳細を含めて
マイクロエンジンの詳細を示す。

第１９図のマイクロエンジンはＭＢＤのクロック・シス
テムから駆動され、正確にこれと同一タイミングで動作
する。採用されたバッファ・メモリ・アクセス方式に鑑
み、このことはシステム設計にとって重要である。

ＭＢＤもマイクロエンジンもバッファ２０４をランダム
Ｏアクセスする。ただし、マイクロエンジンは次に２つ
の連続するアクセス（２つの読取りまたは２つの書込み
）を行なう。また、ＭＢＤは２つ以上の連続するバッフ
ァ・アクセスを行なうことを論理的に禁止される。もし
同時アクセスが起こると、ＭＢＤが高い優先順位を与え
られる。これにより、もしＭＢＤが同時的に（非同期的
に）パックァ２０４をアクセスしておれば、マイクロエ
ンジン□による２つのアクセスの少なくとも１つが有効
となる。

マイクロエンジンは一度に１つずつ、７つの基本的シー
ケンス動作を行なう。即ち、１、送信開始 ２、メツセージ開始フラグのセツティング３、送信バッ
ファ・エンプティ・サービス４、送信バッファ・フル・
サービス ５．受信スティタスのチェック ６、送信サービスの終結 ７、リセット・シーケンス 最初の６つのシーケンスはどれもマイクロエンジンに対
して特定のマイクロ割込みが作用すると起動される。ル
ーチン（シーケンス）が終わるとマイクロエンジンが保
留ベクトルを“チェック′”する。もし保留ベクトルが
存在すると、マイクロエンジンはサービス・ルーチンの
（ファームウェアにおける）適正アドレスまで直接的に
ベクトル飛越しする。

マイクロ割込みが存在しなければ、゛遊び″状態に入る
。この遊び状態の間、次のマイクロ割込みに対する連続
的なチェックが行なわれる。

マイクロエンジン（第１９図）の主要成分の１つが２９
１１マイクロプログラム・シーケンサ２３０である。こ
れもアドバンスット・マイクロ・デバイシズ社の部品で
ある。２９１１　２３０はマイクロプログラムＲＯＭ２
３２に含まれているマイクロ命令に従ってシーケンス動
作スるアドレス・コントローラである。２９１１の２つ
をカスケード制御することにより８ビツト・アドレスを
形成する。

２９１１シーケンサは出力アドレスを得るため下記の４
つのソースの１つから選゛択することができる。

１．１組の外部直接入力２３１（Ｄ） ２、（図示しない）内部レジスタに記憶されているＤ入
力からの外部データ ３、深さ４ワードのブツシュ／ポツプ・スタック２３４ ４、マイクロプロセッサ２３５によって処理された先行
の命令 ２９１１の出力がマイクロプログラムＲＯＭ２３２のア
ドレスを供給する。

ＲＯＭ２３２の出力は現時マイクロ命令ワードの各部分
を保持するパイプライン・レジスタ２３６〜２３８内ヘ
クロツクされる。

次の表はマイクロプログラム・ワード・フィールドの定
義を示す。

第１９図の残り部分は当業者に自明であろう。

Ｃ２共用メモリ（ＭＢＳ） データーハイウェイ・コントローラ（ＤＨＣ）の第３の
主要成分はデータ・ハイウェイ共用メモリ（ＭＢＳ）カ
ードである。このカードは機能プロセッサをハイウェイ
・プロセッサＭＢＤとインターフェースさせる。

データ・ハイウェイ書コントローラＤＨＣの入／出力バ
ッファであり、機能プロセッサのための拡張メモリを提
供する。共用メモリ・カードはデュアル・ボート装置構
成ＲＡＭで３２に〜１２８Ｋを有し、更に追加の１２Ｋ
を機能プロセッサ・メモリとして利用でき−る。デュア
ル・ボード構成であるからＤＨＣ及び機能プロセッサが
共用メモリに同時アクセスしても干渉を伴うことはない
。共用メモリはその機能プロセッサが“関知状ｇ（ａｗ
ａｒｅ）”にあるデータ争ハイウェイΦコントローラの
一部に過ぎない。即ち、機能プロセッサがデータの拠り
ところとする別のカードにほかならない。ＭＢＣだけが
マルチパスと接続するにもかかわらず、マルチパス・カ
ード・ケージ９０（第６図）において、ＭＢＣ，ＭＢＤ
、及びＭＢＳはそれぞれ１つのスロットを消費する。即
ち、データ・ハイウェイ共用メモリはマルチパスと接続
している機能プロセッサと、ＭＢＣ，ＭＢＳ及びＭＢＣ
が接続しているＤＨＣバスとの間の接続を行う。

共用メモリはいくつかの重要な機能を有する。主な機能
として、機能プロセッサがハイウェイに出力すべきデー
タの記憶場所を提供する。このデータはハイウェイφプ
ロセッサによって読出され、通信カードを介してデータ
・ハイウェイに送信される。同様に、共用メモリは必要
に応じて機能プロセッサが使用するためハイウェイ・プ
ロセッサによってハイウェイから取出されたデータを記
憶する。

従って、機能プロセッサは通信のメカニックに注意を払
う必要はなく、・必要に応じて共用メモリからデータを
読出すか、またはこれを共用メモリに入力するだけでよ
い。他方、ハイウェイ・プロセッサの仕事は機能プロセ
ッサのニーズと命令を翻訳し、データ・ハイウェイを介
してこれを実行することにある。

ＭＢＳカードは拡張マルチパス線上に構成されている。

ＲＡＭメモリ・アレイは同じプリント回路盤上の１６Ｋ
または６４に、ダイナミックＲＡＭメモリを利用する。

ＭＢＳのデュアル・ボート部分を３２にバイトから１２
８バイトに拡張するには同−回路盤に必要なダイナミッ
クＲＡＭメモリを追加すればよく、別設のシングル・ボ
ートＲＡＭの１２８には機能プロセッサ用として使用す
ることができる。

ＭＢＳ受信メモリは両インターフェース舎ボートからリ
クエストし、適当なインターフェース−ボートと交信す
る。メモリ・リクエストがＭＢＤ及び機能プロセッサか
ら同時に受信される場合、ＭＢＤが機能プロセッサに優
先する。もしＭＢＤがメモリと交信中であり、機能プロ
セッサがメモリをアクセスしようとしている場合メモリ
・ロジックの一部がＭＢＤの”ホールド・メモリ”′フ
ラグをテストし、ＭＢＤが完結するまで機能プロセッサ
の始動をロックする。ただし、バス使用中信号が作用中
ならこのロックは起こらない。

第２０図はデュアル・ボート共用メモリのブロック・ダ
イヤグラムである。データ及びアドレスを共に含むＤＨ
Ｃバスは図面左側のＭＢＤボー）２４０において供給さ
れ、機能プロセッサ・ボート２５０を含むマルチパスの
アドレス及びデータ線は図面右側に示した。アドレスは
一般に図面上部に示す素子によって処理され、データの
流れは図面下部を通過する。従って、ＭＢＤボート２４
０から受信されたアドレスはラッチ２４２にラッチされ
てＲＡＭ２４４をアクセスするのに使用され、入データ
はラッチ２４６にラッチされた後ＲＡＭ２４４に転送さ
れる。他方、ＭＢＤポート２４０を外方に通過するデー
タはラッチ２４８によってラッチされる。同様に、機能
プロセッサΦボート２５０から受信されるアドレスは受
信機２５２に受信され、Ｍ　Ｂ　Ｄ　機能／リフレッシ
ュ・アドレス・コントロール２５４を介してＲＡＭ２４
４に対するアドレスとなるのに対して、ＦＰアボート５
０から受信されたデータは機能データ受信機２５６にラ
ッチされた後、ＲＡＭに供給される。機能プロセッサー
ボート２５０へのデータ出力はバイト出力コントロール
２５８を介して、マルチパス線を駆動するための機能デ
ータ・ドライバ２６０に進む。ＭＢＤポー）２４０の制
御はＭＢＳ命令バスを介して伝送される下記の命令によ
って行なわれる。

１、アドレスを増分し、読取れ ２、アドレスを増分し、書込め ３．現時アドレスで読取れ ４、現時アドレスで書込め ５、アドレスを増分し、ワードの下位半分にバイトを書
込め ６、現時アドレスでワードの上位半分にバイトを書込め ７、アドレスを増分し、読取り、ロックを解け ８、アドレスを増分し、書込み、ロックを解け ９、現時アドレスで読取り、ロックを解けｌＯ１現時ア
ドレスで書込み、ロックを解け １１、アドレスを増分し、読取り、ロックせよ １２、アドレスを増分し、書込み、ロックせよ １３、現時アドレスで読取り、ロックせよ１４、現時ア
ドレスで書込み、ロックせよ２つのバイト書込み命令５
及び６を除きすべてのアクセスがワード・アクセスであ
る。

使用アドレスはＭＢＤによってロードされるＭＢＳアド
レス・ラッチ２２に含まれている。読取り命令後の第２
サイクルにおいて、ＭＢＤはＤＨＣバスへ読出されたデ
ータをイネーブルする命令を出力することができる。

アドレス・ラッチ２４２はＤＨＣアドレス及びデータＱ
バスを介してＭＢＤからアドレス信号を受信し、ＭＢＳ
がＭＢＤ宛であればこのアドレスをラッチする。アドレ
ス・ラッチ２４２は読取りにも書込みにも利用される。

メモリの書込み動作にはＭＢＤからのデータ情報がＤＨ
Ｃアドレス及びデータ・バスを介して受信され、ＭＢＳ
がＭＢＤ宛であればラッチ２４６にラッチされる。

メモリの読取り動作に際しては、ＭＢＳがＤＨＣをアド
レス及びデータのソースとする場合、ＭＢＳデータ・ア
ウト・ラッチ２４８を介してデータがＤＨＣアドレス及
びデータ会バスに伝送される。

ＦＰボート２５０はマルチパスを介して機能プロセッサ
とインターフェースする。マルチパル舎アドレス線はバ
ッファ２５２を利用して受信される。

公知のように、マルチパス・データ線は受信及び送信に
際して受信機２５２及びドライブ２６０によってそれぞ
れバッファされる。

マルチパスからは下記信号が受信され る。

１、メモリ書込み命令 ２、メモリ読取り命令 ３、バス使用中 ４、バイトやハイ・イネーブル ５、アドレス・ビットＯ 転送確認はこのバスで機能プロセッサに送信される信号
である。

ＭＢＳの２つのポートは各種の３ステイタス・ロジック
拳レシーバのイネーブルを利用して多重化される。マル
チパスがメモリ・／くスを制御する場合マルチパスのイ
ンターフェース論理回路が内部ＲＡＭメモリと交信する
ことができる。ＭＢＤがこのメモリｅ　／＜スを制御す
５る場合にはメモリ・ボードのＭＢＤ論理回路が内部Ｒ
ＡＭメモリと交信することができる。

以　下　余　白 ８゜データ・ハイウェイ会プロセッサの動作 第２１図はデータ・ハイウェイ・プロセ・ンサ（ＭＢＤ
）の動作を略示するフローチャートである。第２２．２
３及び２４図にそれぞれ詳細に図示するブロック３３７
．３３７Ａ及び３３８から成る。フローチャートの論理
起点はＭＢＤが３３０において２つの通信カードＭＢＣ
７２の１つから″適正メツセージ割込み”を受信する時
点である。この信号は２８０〜２８３に示す、Ｊ−ウニ
ＭＢＣｃｒ＋７２によって形成される。２８０及び２８
２において開始及び終了フラグ（第７ｃ図）が検知され
ると、２８３において公知の態様でＣＲＣチェックが行
なわれる。ＭＢＤが３３０において最初にＧＯＯＤ　Ｍ
ＳＧを指示するＭＢＣ７２からメツセージを取出す。従
って両ハイウェイ及び両ＭＢＣは常時オン・ライン状態
にあり、いずれか一方を第１または第２と指定したりす
る複雑な切換えを行なう必要のない冗長性が与えられる
。

特に、本発明ではデータ・ハイウェイである２木のケー
ブルの物理的位置を変えることができるから、例えば局
部的なノイズ発生源があっても、その影響を受けるのは
１本のケーブルだけである。

３３０において適正メツセージ割込みが受信されれば最
終メツセージが受信されたことを意味するから、ドロッ
プはアドレス・フィールドを増分し、かつ回復ハンド書
オフ・メツセージを送信する必要がない。次いでドロッ
プは送信されたばかりのメツセージがみずからのメツセ
ージであるかどうかを３３１においてチェックする。も
しみずからのメツセージでなければ３３２において、最
後に受信されたメツセージがこのドロップに対するハン
ド・オフであったのかどうかをチェックする。即ち、自
ドロップの記号が最終受信メツセージのＡフィールドに
あるかどうかをチェックする。もしなければ、データ・
ハイウェイ・プロセッサが３４２において、前記３３０
において“適正メツセージ割込み”′を検知した時の動
作状態に戻る。

記号が認識された状態で、３３３においてＤＨＣによっ
て行なわれる最初の動作はＣフィールドのＭビットを検
査することにより７０Ｍモード送信が行なわれるのかデ
モクラチック・モード送信が行なわれるのかを認識する
ことである。いずれの場合にも次のＡフィールドが３３
４において始めて形成される。即ち、バス割当て表に対
する指標であるＡフィールドは送信シーケンスにおける
次のドロップの正しい記号を提供するように増分される
。ここでもしＴＤＭモードに移行すると、後述する出力
バッファにおいて組立られる次のＴＤＭメツセージが３
３５から供給される。もしバッファ内にメツセージがな
ければ空のハンド・オフ、即ち、記号と開始及び終了バ
イトを含むだけのメツセージが３３６において送信され
る。

ＴＤＭモードにおける次の段階は次のＴＤＭメツセージ
の作成である。これについては第２２図を参照して詳し
く後述する。次いですでに受信されたデータが３３８に
おいて処理されるが、これについては第２４図を参照し
て説明する。最後に、出力バッファがすべてロードされ
、受信データがすべて処理された状態で、３３９におい
て準備操作を行なうことができる。この操作にはシステ
ム舎クロック信号の維持、タイムキーパ間になんらかの
コンフリクトが存在する場合のバス割当て表に関する決
裁などの操作が含まれる。３４０に示すように、プロセ
ッサはブロック３３７に戻って次のＴＤＭメツセージを
作成する。なぜなら、ＴＤＭメツセージは機能プロセッ
サが次のＴＤＭメツセージにおいてリポートすべきデー
タになんらかの変化があることを通告するごとに更新さ
れるからである。これに対し、次のデモクラチック・メ
ツセージはこのような更新を必要としない。

送信すべきメツセージがデモクラチック・モードの場合
にもほぼ同様のプロセスが展開する。即ち、Ａフィール
ドが３３４において更新され、メツセージが３３５Ａに
おいて供給され、バッファ３３６にメツセージが存在し
なければ空のハンド昏オフとなり、また、次のメツセー
ジが３３７Ａにおいて作成される。

適正メツセージ割込みがドロップ自身のメツセージと関
連することが３３１において確認された場合には３４１
においてドロップがタイマを１１０マイクロセコンドに
セットしてバス上に後続の活動が現われるかどうかを確
認する。もｊ７現れれば、次のドロップが正しく記号を
受信したと考えることができる。もし現われなければ、
ドロップは再びＡフィールドを増分することで次のドロ
ップへの記号を増分し、４３１Ａにいて回復ハンド・オ
フ・メツセージを送信する。この動作は指標がバス割当
て表を一巡して、送信中のドロップがおそらくエラー発
生器であることを指示するまで反復することができる。

この場合、問題のドロップはオフ・ラインすることがで
きる。

もしタイマ活動が正しく検知されれば、ドロップは例え
ば３４２における割込み状態から再びそれ以前の状態に
戻る。

すでに述べたように１本発明システムの一部は冗長方式
で実施することができる。典型的な形として、冗長デー
タ・ハイウェイ同軸ケーブル、冗長通信インターフェー
ス及びトランシーバを設け、いずれもデータハイウェイ
・プロセッサがアクセスできるようにデータ・ハイウェ
イ・コントローラ会バスにフィードする。通信インター
フェース（ＭＢＣ）は上述のように受信される各メツセ
ージのＣＲＣフィールドをチェックし、メツセージが正
しくデコードされておればこれを取除く。通信インター
フェースはこうして上述の“適正メツセージ割込み”を
形成する。従って、最初に適正メー７セージ割込みを提
供するトランシーバがデータ争ハイウェイ・プロセッサ
によってアクセスされるから、これは有用な特徴部分で
ある。両方のトランシーバは常時オン・ライ゛ン状態に
あり、両方のデータ・ハイウェイは従来技術において多
く見られるように一方を主ハイウェイ、他方を副ハイウ
ェイ、または一方を一部ハイウェイ、他方を二次ハイウ
ェイと指定するのではなく、交換自在に使用される。従
って、双方が連続的に使用され、同期上の問題、メツセ
ージ消失などの原因となる一方から他方への明確な切換
えを伴わずに利用できる。一方の同軸ハイライにおける
ランダム−エラーは他方の同軸ハイウェイにおけるラン
ダムＯエラーと同時に発生しないのが普通であるから、
この方式はシステムのビット誤り率をも高める。

Ａ　、ＴＤＭモードｅメツセージの形成すでに述べたよ
うに、第２２図は次のＴＤＭメツセージの形成を示す。

先ず３４３における、１／ｌ　０秒インターバルに送信
したいポイントを指示するローディングφノメラメータ
を考察する。いくつかのポイントは共用メモリのデータ
定義表（ＤＤＴ）の１／１０秒起点部分から転送され（
第２９図）、同様に３４４において、°“１秒データ″
即ち、毎秒送信されるデータは通信バッファに対するＤ
ＤＴの１秒起点部分から転送される。従って、例えば上
述した記号の検知と同時に出力／へソファから転送され
る任意のメツセージはフィードパンク・ループに使用さ
れるプロセス制御変数値のような１／１０秒インターバ
ルで転送されるデータと、急速には変化しないかまたは
ＣＲＴ図形更新だけに必要な値などのように１秒インタ
ーバルで送信される通常は比較的少数の可変値とを含む
。

Ｂ、デモクラチック・モード・メツセージの形成 第２３図は次のデモクラチック・モード・メツセージの
形成プロセスを示す。ワン・ショク）−メツセージが要
求されているのか、リクエスト／変更または通常メツセ
ージが送信されているのかを確認するため、３４５にお
いて、ＤＤＴフラッグ・フィールドの０ビツトがチェッ
クされる。このビットがセットされておれば、３４６に
おいてワンＯショット・メツセージが送信されるはずで
あり、必要なワン・ショット会データが３４７において
共用メモリからＭＢＣ出力バッファに送信されるだけで
ある。３４８においてこのバッファがフル状態なら、処
理は停止する。フル状態でなければ、３４９に示すよう
にいくつかのメツセージを送信しなければならない場合
、起点フラグ・ブロック３４５が再びアクセスされる。

もしフラグ・フィールド０ビツトがセットされていなけ
れば、Ｒビット３５０をめてＤＤＴ中の受信ポイントが
操作される。セットされているならば、リクエスト／変
更メツセージが３５１において送信されることを意味し
、リクエストを送信したドロップによって要求されてい
るデータが３５２において出力バッファに送信される。

もしバッファがフル状態なら、３５３に　′いて処理が
停止し、フル状態でなければ再びブロック３４５がアク
セスされる。

最後に、もしＲビットが３５０においてセットされてい
なければ、通常メツセージが要求されたことになる０機
能プロセッサが３５４に−おいて送信すべき通常メツセ
ージを出力ＦＩＦＯに送った場合、プロセッサはこの出
力ＦＩＦＯをチェックする。この場合、メツセージは３
５５において出力バッファに　。

転送される。ここでも、バッファがフル状態なら処理は
停止し、フル状態でなければブロック３４５が再びアク
セスされる。

Ｃ９受信メツセージの処理 ＭＢＤ動作の優先順位としては、先ずＴＤＭメツセージ
が残らず作成されていることを確かめ、次いでデモクラ
チック・メツセージが残らず作成されていることを確か
め、最後に受信メツセージをすべて処理する。従ってデ
ータ・ハイウェイの動作が受信メツセージの復号などの
ために中断されることはあり得ない。このことも本発明
の分布形処理システムの利点である。システム全体の動
作を中断する必要はなく、ハイウェイはドロップにいか
なるエラーが発生しても、これに関係なく動作を持続す
る。

以下、第２４図を参照して本発明システムによる受信ワ
ードの復号方法を説明する。

３００において最初に行なわれる動作はワードの制御フ
ィールドまたはＣフィールドの検査である。３０１にお
いてＭビア）がセットされているなら、時分割多重化モ
ードにあることを意味する０次にプロセッサが３０２に
おいてデータ認識アレイ（ＤＲＡ）中からシステム識別
子（Ｓ　Ｉ　Ｄ）を探索する。

もし識別子が存在すれば、メツセージの内容がこの特定
ドロップと関連性を持つことを意味する。もしＳＩＤが
見つからなければ、例えば３０３においてアラーム・チ
ェックをアクセスすることができる。これについては後
述する（第２８図）。もしＳＩＤがＤＲＡ中に存在すれ
ば、３０４におけるＤＤＴ表の探索によってデータの正
しい位置が確認される。次いで３０５においてデータが
ＭＢＳの該当場所に記憶され、作動中のタイマが３０６
においてリセットされる。このタイマは特定データ・ポ
イントの更新間の時間を測定するのに利用され、また、
（状態ワード中のビットを介して）機能プロセッサに、
特定値がすでに無効であることを知らせる０次に３０７
においてスティタス・ワードの変化を送ることによって
行なわれる。

３０９においてメツセージの次の要素にアクセスする。

データ・ワードがアナログかデジタルかを確認するため
ＳＩＤのピッ）１５を検査する。もしデジタルなら、第
８ｂ図に関連してすでに述べたように、スティタス・ワ
ードだけが関連性を持ち、もしアナログなら、２ワード
であるアナログ値（第８Ｃ図）と同様にスティタス・ワ
ードも関連性を持つ、従って、次のＳＩＤを探索する前
にスキップすべきバイト数をめるのにＳＩＤのとット１
５を利用する。

“１揃い”かどうかを確認するため各ＳＩＤをチェック
することにより、３１０において各送信の最終ＳＩＤが
検知される。プロセッサに最終ＳＩＤが存在したことを
確認する手段を与えるため、ＣＲＣチェー、り後にＭＢ
Ｃによりこのワードが挿入される。

Ｍビットがセットされていなければ（３００）、３１１
においてデモクラチック・モードが処理される。ここで
もデータ番ワードがローカル・プロセッサに関係がある
かどうかを確認するため３１２において、ＤＲＡ中にＳ
ＩＤが探索される。いかなる種類のデモクラチック・メ
ツセージが受信されたかを確認するため、３１３におい
てＳＩＤの次の２つの上位ビットが検査される。ビット
１５が１なら、これは３１４においてワン・ショット・
メツセージであることを意味し、ワン・ショットのＡＡ
フィールド（第８図）中のデータが３１５におけるＤＤ
Ｔに対する探索によって決定されるＭＢＳ中の場所に記
憶される。次いで３１６において次の記述事項が処理さ
れる。

どット１５が０なら、デモクラチック・モード−メツセ
ージが起点３１７に対する通常メツセージまたはリクエ
スト／変更メツセージであることを意味する。３１Ｂに
おい　。

てプロセッサがＤＤＴを探索することにより、メンセー
ジ中に指定されている起点であるかどうかを確認する。

もしそうでなければ、ノー２セージは全く関連性を持た
ず、次の記述事項が３１９において処理される。もし該
当の起点ならば、ピッ）１４をチェックすることにより
、メツセージがリクエスト／変更メツセージか通常メツ
セージかを３２０において確認する。もし′ピッ）１４
がセットされておれば、メツセージが通常メツセージで
あり、３２１〜３２２において入力ＦＩＦＯに送られる
。ビット１４がセットされていなければ、メツセージは
３２３においてリクエスト／変更メツセージまたはワン
・ショット・メツセージである。ワード・カウントが０
なら、リクエストは３２４におけるワン書ショフトに対
するリクエストであり、フラグＤＤＴフィールド中のワ
ン・ショットφビー７トＯが３２５においてセットされ
る。カッコ３２６内に記述したように、フラグ・フィー
ルドＤＤＴ中にＯを検知すると、ＭＢＤは第２３図に関
連して述べたように送信のためメツセージを作成する。

ワードｅカウントが０でなければ、３２７に示すように
メツセージがリクエスト／変更メツセージであることを
意味する６次に変更すべきデータの位置をめるため変位
フィールドが利用され、ＡＤフィールド・データが３２
８において新しいデータを示す、３２９において次の要
素が処理される。

９、クロック制御−詳論 分布形データ処理システムにおいては、あとで重要であ
ると判明する事象を歴史的に分析できるようにシステム
をクロック制御する手段を設ける必要がある。即ち、回
路遮断器が引はずし状態にあると仮定する。この引はす
しの原因を確定するため、回路遮断器の引はずしに至る
事象を再構成しなければならない。従って、種々の喜象
間に正確な相関性を確立するため各ドロップにおけるデ
ータを同期させる必要があることはいうまでもない。

例えば、各ドロップに簡単な水晶発振器を使用すると、
温度変化などを伴なう経時変化によって個々のクロック
に異なる影響が現われる。そこで本発明の１つの特徴と
して、各ｌＯＯミリセコンドのタイム等フレームの終り
に全システム中の各ドロップのクロックを同期させる。

それぞれのローカル・ドロップがマスタｍ−クロック信
号をコピーし、各ドロップの内部クロックを調整するこ
とによってその値を反映させる。こうしてシステムは反
復的に同期される。

第２５図はこの同期の態様を示す。デモクラチック・モ
ードの終りに近い時点で、このモードで送信すべき最終
メツセージが検知される。この検知は各ドロップに設置
された１００ミリセコンド内部タイマーの時間切れによ
って行なわれる。（内部タイマーは最悪の場合でも各１
００ミリセコンド周期内の正確な時間に対する狂いが２
５０マイクロセコンドである程度の精度を持つ）。最終
メツセージが送信される場合、制御フィールドのＵ”ビ
ットが３１６のおいてセットされ。

３６２においてメツセージが送信される・ドロップが３
６３においてＵビットを検知すると、ドロップは時分割
多重モードが始まろうとしていることを検知し、３６４
において各ドロップが内部クロックの“スナップショッ
ト″を撮る。即ち、このために各ドロップは内部クロッ
クの現時値をレジスタに記憶させる。タイムキーパは１
０Ｍモードで送信する最初の３つのドロップであり、み
ずからのクロック値、即ち、スナップショットの結果を
３６５において送信する。この値は各タイムキーパによ
って送信されるメツセージ・フレームの制御フィールド
の後に挿入される。タイムキーパ−ドロップはそれぞれ
に割当てられた局部的な処理機能を実施する際に送信す
る“普通”データのほかに、制御　−ワード中に現われ
るＳビットをタイムキーパＡ、Ｂ及びＣに対してそれぞ
れ０１．１０及び１１にセットすることによりスナップ
ショットを送信しようとしていることを指示する。タイ
ムキーパを含むすべてのドロップが３６６において隣接
の２つのタイムキーパのスナップショット値を平均し、
それぞれの内部クロックを３６７において調整してこの
平均値に一致させる。３６８にいおいて、１０Ｍモード
が継続される。即ち、タイムキーパに続く次のドロップ
がそのデータを送信する。

好ましい実施例では、内部クロックが精度を高めるため
１ミリセコンド及び１２５マイクロセコンドのクロック
を含む。

以下余白 ｌＯ，バスの割当て 当然のことながら、必ずしも各ドロップの１／１０秒ご
とに送信すべきデータ量が同じであるとは限らない。デ
ータによっては他のデータよりも頻繁に送信しなければ
ならないことも明白であり、急速に変化し、フィードバ
ック・ループで利用されるプロセス変数値に関するデー
タなどがその一例であり、当然頻繁に送信する必要があ
る。頻繁には変化しないその他のデータはそれほど頻繁
に送信しなくてもよい。本発明の好まいし実施例では、
あるデータは１秒間隔で送信され、他のデータはｌ／１
０秒間隔で送信される。また、各ドロップには１０Ｍモ
ードにおけるデータ送信のための複数タイム・スロット
を設けることができる。即ち、多くの場合、１００モリ
セコンドに１同径行の頻度でドロップがデータ・ハイウ
ェイにアクセスし、そのつど異なるデー・夕を送信する
シーケンスを決定するバス割当表に所与のドロップを見
出すことができる。

第２６ａ及び２６ｂ図はこれを示す。第２６ｂ図はデモ
クラチック・モードでも７０Ｍモードでもほとんど同じ
であるバス割当表の１つを示す。いずれのモードでも、
簡単なポインタ、即ち、各ワードのＡフィールドがバス
割当表中のスロットを指すから、割当表中のこのスロッ
トに位置するドロップはすべて次に送信するドロップで
ある。図から明らかなように、いくつかのドロップが複
数回にわたて現われる。従って、これらのドロップは各
１００ミリセコンド周期内の異なる時点に異なるデータ
を送信するドロップである。

第２６ａ図は単一ドロップにより逐次的に送信されるデ
ータの一例を示す。例えば最初の１００ミリセコンドの
タイムｅフレームの第１スロツトにおいて、データ項目
Ａ、Ｂ、Ｃ及びＤが送信され、同じ１００ミリセコンド
・タイム−フレームのＴＤＭ部分のスロットにおいて項
目ｘ、Ｙ、Ｚ及びＷが送信される。次の１００ミリセコ
ンド・インターバルに項目Ａ、Ｂ、Ｃが第１スロツトに
おいて繰返され、Ｘ、Ｙが第２スロツトにおいて繰返さ
れる。ただし項目Ｅが項目りに代わり、この両項目Ｕ及
びＶがＺ及びＷに代わる。第３スロツトにおいて、Ｆが
Ｅに代わり、Ｐ及びＱがＵ及び■に代わる。このような
送信が１０回行なわれ、１秒が経過すると、第１インタ
ーバルにおいて送信された値、即ち、Ａ、Ｂ、Ｃ，Ｄ及
びコ、ｔ１．ニ続＜ｘ、ｙ、ｚ、ｗが繰返される。

従って、第２６ｂ図のバス割当表はきわめて重要な情報
部分である。どちらの表も各ドロップによって記憶され
、タイムキーパによって絶えず更新される。各ドロップ
は２つのバス割当表の１／８をデモクラチック・モード
・メツセージの１つにおいて毎秒送信する。従って、各
ドロップのメモリにおいて８秒ごとにバス割当表が全面
的に更新される。受信されたバス割当表に異議があれば
ドロップがこれについて゛°投票″する。即ち、通常は
タイムキーパの２つが同意し、第３のタイムキーパが無
視される。

デモクラチックΦモードにおいては１００ミリセコンド
周期の残り部分が埋まるまでバス割当表が繰返し循環さ
れるが、時分割多重モードはバス割当表が一巡されたと
ころで終了する。

１１、制御フィールド 各メツセージΦフレームの制御フィールドの利用につい
てはすでにいくつもの箇所で言及した。以下のこの問題
を１つの特定場所に関して検討する。

第２７図は、１つの１００ミリセコンド周期における制
御フィールド争ビットの変化例を示す。昨分割多重化モ
ードを図の左半分に、デモクラチック・モードを右半分
に示す、制御フィールドは時分割モードの開始時にアド
レスやフィールドのＤ　１１で始まる。

これは最後に送信されるデモクラチック・モード・メツ
セージのバス割当表における位置に対するポインタであ
る。この時、制御フィールドはＸＩ　１００００１とな
る。７０Ｍモードがすでに始まっているから第２の即ち
、Ｍビットがセットされる。第３の、即ち、Ｔビットは
次のメツセージのモードを指示する０次のメツセージ群
はすべてＴＤＭであるから、このビットはセットされた
ままである。Ｓビットは０１である。これは第１ＴＤＭ
メツセージであるから、タイムキーパＡがそのスナップ
ショ・ントを送信する番である。次の２つのメツセージ
において、タイムキーパＢ及びＣが送信すると、Ｓビｙ
）は１゜Ｏに、更に１１になる。

各送信ごとにアドレス−フィールドが増分され、値”　
Ｔ　Ｄ　Ｍ”に達するまでポインタがバス割当表に従っ
て移行する。なお、前記値゛Ｔ　Ｄ　Ｍ　”はバス割当
表中の最高番号ドロップに対応するポインタの値である
。この値に達すると次のメツセージはデモクラチックモ
ードであるから、Ｔビットはセットを解かれる。ここで
値りはアドレス・フィールドとなるから、デモクラチッ
クｅメツセージは終了位置をピックアップすることがで
き、デモクラチック・モードが始まる。図の右半分から
明らかなように、メツセージのモードはもややＴＤＭで
はないからＭフィールドは０となる。再び送信が継続し
、アドレス・フィールドを増分することでバス割当表に
従って進行する。図から明らかなように、Ｔ及びＵビッ
トは図示の例の場合アドレス・フィールド２を有する最
終デモクラチック・フレーム・の制御バイトにおいてセ
ットされる。

制御フィールド中の他のビットを簡単に説明すると次の
通りである。Ｐは組合わされたＡ及びＣフィールドのパ
リティを示すパリティ拳ビットである。その値をＸとし
て図示したが、ここではアドレス及び制御フィールドは
限定されない。即ち、“Ｄ′”“ＴＤＭ”または°“Ｎ
　”が現われる。Ｈビットはデータ・ハイウェイ・コン
トローラによってセットされ１．この特定メツセージが
先行のハンド・オフが回答を得られないための回復ハン
ド会オフであることを指示する。即ち、各データ・ハイ
ウェイ・コントローラはみずからのメツセージ送信に続
くメツセージを探索し、検知しなければアドレスφフィ
ールドを増分してそのメツセージを再送信し、この再送
信がＨビットをセットすることによってなされることを
指示する。このことはタイムキーパに関連して上述した
が、タイムキーパもまた、ハイウェイが長時間にわたっ
て非作動状態のままである場合、第１タイムキーパによ
　”る送信と共にバスをバス割当中の所定ポイントから
、多くの場合ＴＤＭモードの開始点で再始動する。Ｒビ
ットのセットは上述のような異常に長い非作動状態を検
知し、このメツセージでバスを再始動するタイムキーパ
であることを示す。

１２、アラームΦハンドリング 既に述べたように、本発明ではあるデータは反復送信さ
れるが他のデータはワンショット・リクエストなどによ
るリクエストに基づいて送信される。また、データに関
して他のドロップの注意を喚起することが望ましい場合
もある−０例えば１人／機械インターフェースとして構
成されたドロップの場合がそれである。その典型的な例
がビデオ表示データ端末装置であり、制御下にあるプロ
セス中の測定場所と共に種々の変数値を表示するのに使
用することができる。通常はオペレータがモニタすべき
特定のプロセス部分を選択すると、局部ソフトウェアが
対応のデータ認識アレイを作成し、以後ＤＨＣはシステ
ムＩＤをケータ認識アレイの記憶値と比較することによ
って認識されるポイントだけをハイウェイから選択する
。ただし、オペレータには例えばプロセス中のどこかで
アラーム限界を越えたとの指示をも提供しなければなら
ない、そこで各メツセージはアラーム限界を越えたかど
うかをも指示するスティタス・フィールドをも含む［分
布形プロセッサ制御システムに中央コンピュータを避け
るべき理由がたくさんあるにもかかわらずデータ・ベー
ス全体へのアクセスが容易であるため中央メモリに直接
アクセスする中央コンピュータの周辺装置としてオペレ
ータ端末装置を構成した代表的な公知システムと比較さ
れたい］。上記スティタス・メツセージはそのＳＩＤが
ＤＲＡ中にあるかどうかを各ドロップによって検査され
、オペレータが常時アラーム状態を知ることができるよ
うに適当な処置がとられる。

第２８図はアラーム処理段階を示す、３７０において、
データやハイウェイのメツセージからシステムＩＤ　Ｓ
ＩＤが検索される。

ＳＩＤが発見されたら、メツセージのスティタス・ワー
ドが３７４において、記憶されているスティタスｅマス
クとのＡＮＤ演算することで先行スティタス・ワードと
比較される。なおこのスティタス・ワードは問題のデー
タ・ポイントに関してあらかじめ受信されたものである
。３７８においてなんらかの変化が認めれらる場合、３
８０においける機能プロセッサによるアクセスのためス
ティタスＩＤがＭＢＤの新しい状態変化ＦＩＦＯに組込
まれる。変化がなければ、上述のような通常のメツセー
ジ処理が行なわれた後、３８１において次のスティタス
ＩＤがアクセスされるだけである。もしスティタスＩＤ
がＤＲＡ中に存在せず、かつスティタス拳ワードのビッ
ト７がセットされていて、３８２において、１つのポイ
ントがアラーム状態にあることが指示されると、３８４
においてスティタスＩＤがコピーされてアラームＦＩＦ
Ｏとなり、これに機能プロセッサによって定期的にチェ
ックされる。さもなければ次のＳＩＤがアクセスされる
だけである。１つのポイントがアラーム状態にあること
が判明すると、機能プロセッサが次のような一連の動作
を行なうのが普通である。先ずアラームＦＩＦＯをアク
セスし、起点ドロップによるアクセスが行なわれるよう
に３８６においてハイウェイに対してワン・ショットや
リクエストを送信すると、起点ドロップがアラーム状態
のポイントに関するすべての追加情報、Ｑ３８８におい
て送信し、ドロップは３９０において°前記ポイントに
関するあらゆる属性を供給される。この属性はオペレー
タ端末装置のモニター・スクリーンに表示され、どのポ
イントがアラーム状態にあるかを指示する。現実値及び
これと比較される限界のほかに、例えば前記ポイントの
英語表示識別子も表示できる。いつくかのドロップがワ
ン・ショット・メツセージを送信するかに関係なく、す
べてのドロップがエラー状態のポイントに関するあらゆ
る情報を同時に提供される。このことは個々のメツセー
ジを別々に確認し、これに応答しなければならないシス
テムとは対照的である。

１３、共用メモリの構成 第２９図は本発明の共用メモリ・システム３９１の構造
を示す、構成の目的は例えば入データ・レコード３９２
を、機能プロセッサが利用すべきデータ部分を含んでい
るかどうか確認するため容易に検査できる手段を提供す
ることにある０次いでメツセージをその構成部分に分断
して正確な意味を確定すればよい。例えば各メツセージ
３９２の一部としてシステムＩＤを設け、データ認識ア
レイ（ＤＲＡ）３９４をアクセスするのにこれを利用す
る。もし非ゼロ欄があれば、連携の機能プロセッサがこ
のデータ部分に関与することを意味する０次いでＤＲＡ
３９４に配置された値°“ローカルＩＤ”を利用して、
フラグ及びデータ・フィールド・サイズ情報を含むデー
タ定義表（ＤＤＴ）３９６をを索引する。

データ定義表３９６にはデータ赤しコード３９８自体が
記憶されている共用メ早り中の場所を指示するポイント
も記憶されている。レコード３９８は各ポイントのステ
ィタスＩＤ、その他、限界値、英語記述のほか、関連属
性などを含む。アラーム状態のポイントのシステムＩＤ
は別にアラーム・バッファ３９９に記憶させることがで
きる。

結論 以上数々の新規技術を採用する分布形プロセス制御シス
テムを説明した。新規技術には混合モードデータ送信方
式の採用が含まれ、この方式では各サイクルの一部を時
分割多重動作に使用し、この多重モードにおいては各デ
ータ取得または制御ドロップが接続線を介して反復デー
タを送信する機会を与えられ、各サイクル−の残り部会
、即ち、“デモクラチック”動作モードではその他の命
令、データ・リクエストなどを送信することができる０
個々のデータ取得部が局部プロセッサにとって重要なデ
ータを選択してこのデータ（ハイウェイに供給する第１
プロセツサをくみ、ハイウェイは第２機能プロセッサま
たｌ；第３、第４などその他の機能プロセッサとυ働し
てその場所に必要なプロセス制御入／１力などあらゆる
機能を実行する。この２つｔ；上述のように多大の利点
を有するデュアル・ポート共用メモリを介して互いにイ
ンターフェースする。処理機能をこのように分布Ｓせる
ことによりシステム全体に全く透過性σデータ・ベース
が与えられ、中央または上ベコンヒュータを採用する公
知システムに見Ｑれた必要条件は解消される。信頼性、
１ジユ一ル方式、理解し易くかつ使用し易いことなど多
くの長所を持つが、恐らく最も重畏な長所は分布された
処理機能の一部が作動しなくてもシステムが動作できる
ことであろう。

システムはデータ取得部として構成された３つのタイム
キーパによって同期され、クロック制御線などのような
信号線を別設する替　必要はなく、別々のデータ取得ポ
イントを蛇Ｌ　行状に接続する単一の簡単な、かつ構成
の容易な冗長同軸ケーブルだけでよい。本発明システム
におけるデータ送信に二相符号化法を利用すること、ま
た、この二相コードを位相口・ンクループ回路によって
下位部分に分割し、これらの下位部分を重み付けするこ
とにより情報受信の正確さを記することも説明し：　た
。

【図面の簡単な説明】

第１図は本発明の分布形プロセス制御システムを採用す
る工場の想像上の切欠き斜面図、第２図は本発明のプロ
セス制御システムのより詳細な切欠き斜面図、第３図は
本発明システムを構成するブロックの図、第４図は典型
的なドロップを構成する成分を示すブロック・ダイヤグ
ラム、第５図は冗長ハイウェイ成分の使用を示す典型的
ドロップの詳細図、第６図は典型的ドロップ図の物理的
構成図、第７ａ、７ｂ及び７０図から成る第７図は典型
的なデータ会ハイウェイ送信ブロック及びメツセージの
構成図、第８ａ〜８ｄ図から成る第８図は伝送されるデ
ータやメツセージの構成図、第９図は種々のデータ・符
号化法を示す一連の曲線を含む図、第１θ図は本発明に
利用されるデータ・符号化技術及びメツセージ−プロト
コルを示す一連の曲線を含む図、第１１図は本発明で採
用される二相符号化方式を実施する回路の回路図、第１
２図は二相符号化されたデータを正しく復号するために
使用されるデジタル位相ロックループ回路の回路図、第
１３ａ−１３ｅ図から成る第１３図は二相データ重み付
は方式を示す波形図、第１４図は種々のドロップを互い
に正しく同期した状態に維持するためのクロック制御論
理の説明図、第１５図はデータ拳ハイウェイ・プロセッ
サ（ＭＢＤ）のブロック・ダイヤグラム、第１６図はデ
ータ拳ハイウェイ会プロセッサ（ＭＢＤ）に使用するマ
イクロプロセッサのブロック番ダイヤグラム、第１７図
はデータ争ハイウェイ拳プロセッサ（ＭＢＤ）に使用す
る随伴マイクロシーケンサ・ユニ・ントのブロック番ダ
イヤグラム、第１８図はデーターハイウェイ通信回路（
ＭＢＣ）のブロック番ダイヤグラム、第１９図はデータ
Φハイウェイ通信（ＭＢＣ）カードにおけるマイクロエ
ンジンのブロック・ダイヤグラム、第２０図は機能プロ
セッサとデータ・ハイウェイ・プロセッサ・ユニットと
の間の通信に使用されるデュアル・ボート共用メモリの
ブロック・ダイヤグラム、第２１ＦｊｌＪはＭＢＣ動作
シーケンスの全体的なフローシート、第２２図は第２１
図に示したブロックを補足するＴＤＭメツセージ作成に
関するブロック・ダイヤグラム、第２３図はデモクラチ
ック・メツセージの作成態様を示す、第２１図のブロク
・ダイヤグラムを補足するブロック・ダイヤグラム、第
２４図は受信メツセージを復号する態様を示す、第２１
図のブロック・ダイヤグラムを補足するブロック・ダイ
ヤグラム、第２６ａ及び２６ｂ図から成る第２６図のう
ち第２６ａ図は所与のドロップにより１００ミリセコン
ドのインターバルで行なわれる数個のメツセージを送信
シーケンス及び実際の送信されるメツセージに起こり得
る変化の態様を、第２６図はバス割当表の一例をそれぞ
れ示す図、第２７図は時分割多重化モード及びデモクラ
チック会モードにおける制御フィールドの変化態様を示
す図、第１８図はスティタス・ワード・アラーム・ビッ
トの利用態様を示すフローシート、第２９図は共用メモ
リの構成図である。 −１５υ、Ｊ Ｆひ、４ −二ｒ々、６ Ｆ’ひ・ｌ −ｒ勾、８ −１５分、９ 可府 一二ｒ々、ｌθ ＼１２８ Ｔひ、〃 Ｆ’υＪ２ ＋ｄ＋ ε・、小ボ　“°“０００１００１１００侶［１０１２
，０３２０００１０［１３２０Ｑ６ ＼ し−一−−−−−〕Ｆ−−−−−」 ７優、１３ −ノ５υ、／４ １６４−　ｔ：卆、°フペ〕にしう＾り７ドレス？４＋
、ｌｆｆ１１）２ でイ２１Ｊ）”ｏジし久 ＝＝◇１２−　体ＱＭ　Ｌ＆ｖ″＼ −Ｔｋ、ＩＩ Ｆυ、２６ａ ７１１．ンづ−１しド　７ＳノＪｔ鳥）１幻ｊＪｌ−１ 一１５υ、ｚｙ −１５Ｑ、２Ｂ 第１頁の続き ■Ｉｒ＋ｔ、ＣＩ、’　識別記号　庁内整理番号Ｇ　Ｏ
６Ｆ　Ｉ５／１６　Ａ−６６１９−５Ｂ優先権主張　６
１９８３１６月２９日［相］米国（Ｕ　Ｓ）６５０９１
２２０発　明　者　ウオレン・アルバー　アメリカ合衆
国、ト・ニドブラッド　フィールド・ドラ ０発　明　者　ドナルド・ジエイム　アメリカ合衆国、
ス・ジョンズ　ギャリー・ドライ ＠発明者　デビット・マイケル・　アメリカ合衆国、オ
ラベツ　ラド・ドライブ ペンシルベニア州、ピッツバーグディアイブ　１５６ ペンシルベニア州、ピッツバーググレンブ６１０ ペンシルベニア州、ピッツバークカーウ０９ 手　続　補　正　書　（ｊ５　カ 昭和６０年６月＞７日 ２、発明の名称　分布形プロセス制御システム３、補正
をする者 事件との関係　特許出願人 住　所　アメリカ合衆国、ペンシルベニア州、ピッツバ
ーグ。 ゲイトウェイφセンター（番地ナシ） 名　称（７１１）　ウェスチングハウス拳エレクトリッ
ク・コーポレーション 代表者　アールψブイ・ガパート 国　籍　アメリカ合衆国 ４、代理人 住　所　神戸市中央区京町７６の２番地入江ビルウェス
チンダハウス中エレクトリック・ジャパン７、補正の内
容　１．明細書第１５９頁２行、「第２６ａ」の前に「
第２５図はシステムやクロックが全て更新される時の、
タイムキーパの送信シーケンスを示す図、」を挿入する
。 図」に訂正する。

Claims (1)

1. 【特許請求の範囲】 システム内の種々のポイントに配設された複数のプロセ
   ッサ及び前記プロセッサ間を接続するデータ・ハイウェ
   イを有する分布形プロセス制御システムにおいて、前記
   プロセッサのそれぞれが各システム争ポイントからデー
   タを受信し前記データをメツセージとして前記ハイウェ
   イ上へ送信する回路を具備すると共に、前記メツセージ
   を受信してスティタス・ワードを分析し、所与の状態が
   存在するとこれを検知する回路をも具備することを特徴
   とする分布形プロセス制御システム。 ２、各プロセッサが、アラーム状態の存在検知に応答す
   る検知回路及びアラーム状態が存在するポイントに関す
   る追加情報のリクエストを送信する回路を具備すること
   を特徴とする特許請求の範囲第１項に記載のシステム。 ３、プロセッサが受信メツセージの識別子部分を検査し
   かつ確定する第１回路と、アラーム状態がシステム内の
   他のポイントに存在するかどうかを確定するため前記メ
   ツセージの前記スティタス部分を検査する第２回路と、
   もしアラーム・スティタスが存在すればこれに関する追
   加情報をリクエストするリクエスト回路を含むことを特
   徴とする特許請求の範囲第１項または第２項に記載のシ
   ステム。 ４、関連のデータ拳ポイントに対応する識別子を記憶す
   る記憶回路と、各メツセージの前記識別子部分を記憶さ
   れている識別子と比較するコンパレータと、アラーム・
   スティタスを確定するため前記メツセージの各スティタ
   ス部分の所定ビットを検査する回路を含むことを特徴と
   する特許請求の範囲第３項に記載のシステム。 ５、前記プロセッサがレジスタを介してデータ・ハイウ
   ェイ・プロセッサと連動する機能プロセッサを含み、前
   記データ中ハイウェイ参プロセッサが前記第１及び第２
   検査回路を含むことを特徴とする特許請求の範囲第３項
   または４項に記載のシステム。 ６、前記プロセッサ間を接続するハイウェイを含む特許
   請求の範囲第１項に記載のシステムにおいて、各プロセ
   ッサがデータを受信しかつ記憶する回路を含み、前記シ
   ステムの総データ・ベースがいずれか１つのプロセッサ
   で記憶するには大き過ぎ、各プロセッサが前記ハイウェ
   イでデータやメツセージを送信する送信機及び他のプロ
   セッサから前記データ・メツセージを受信する受信回路
   をも含み、前記送信機が前記ハイウェイで伝送される前
   記データ・メツセージにデータの識別子部分を挿入する
   ための回路を含み、前記受信回路が前記識別子部分を、
   記憶されている識別子と比較してすべての前記送信メツ
   セージのうち一部だけを選択するコンパレータを含み、
   前記送信機が前記データ・メツセージのそれぞれにステ
   ィタス部分を挿入する挿入回路をも含み、前記受信回路
   が連携の識別子部分が記憶識別子と一致するかしないか
   に関係なく前記対応部分をデコードして追加メツセージ
   を選択するデコーダをも含むことを特徴とするシステム
   。 ７、前記プロセッサのそれぞれが、連携のメツセージが
   該メツセージの識別子が該プロセッサに記憶されている
   かいないかに関係なく該プロセッサにとって重要である
   炉かどうかを確定するため信号のスティタス部分をすべ
   て検査する検査回路をも含むことを特徴とする特許請求
   の範囲第１項に記載のシステム。 ８、定期データΦメツセージ送信を中断することなく前
   記データ・ハイウェイを介してアラーム指示を含むメツ
   セージを通信する通信回路を含むことを特徴とする特許
   請求の範囲第１項に記載のシステム。 ９、複数バス−データ・ハイウェイを有する特許請求の
   範囲第１項に記載のシステムにおいて、前記プロセッサ
   のそれぞれが間隔を置いて前記ハイウェイにメツセージ
   を出力するための回路及び必要に応じて他のプロセッサ
   のメツセージを選択する選択回路を含み、前記ハイウェ
   イの各パスにおけるメツセージを検知し、各プロセッサ
   がメツセージが正しく受信された時このことを示す信号
   を発生する複数の検知回路と連携すると共に、最初に前
   記信号を出力する検知手段から特定の検知メツセージを
   受信する受信機を含むことを特徴とするシステム。 １０、７’ロセツサを含むシステムがパスにおいてメツ
   セージを検知し、前記メツセージに対するエラー・チェ
   ック動作を行ない、前記エラー〇チェック動作が満足に
   行なわれた場合圧しいメツセージが受信されたことを表
   わす信号を前記プロセッサに対して出力する受信機を含
   み、前記受信機が前記パスの別々のパスとそれぞれ接続
   する少なくとも２つの受信機から成り、前記プロセッサ
   が荊記正しいメツセージが受信されたことを表わす信号
   を出力するために前記受信機のうちの第１受信機によっ
   て受信されたメツセージを選択する選択回路を含み、従
   って、前記受信機のすべてが常時オン・ライン状態にあ
   って切換え自在に使用されることを特徴とする特許請求
   の範囲第１項に記載のシステム。 １１、前記プロセッサが分布形プロセス制御システム中
   の分布形プロセッサであり。オペレータ端末装置、プロ
   セス制御部、及びデータ取得部から成ることを特徴とす
   る特許請求の範囲第１θ項に記載のシステム。 １２、前記プロセッサの冗長接続を行なう２本のパスを
   含み、前記パスのそれぞれを物理的に別々に配置したこ
   とを特徴とする特許請求の範囲第１１項に記載のシステ
   ム。 １３、プロセッサが複数のケーブルで接続され、前記プ
   ロセッサのそれぞれが前記ケーブルのそれぞれを介して
   伝送されるメツセージを受信し、復号し、これに対する
   エラー・チェック動作を行ない、メツセージが正しく復
   号されると正しいメツセージが受信されたことを表わす
   信号を連携のプロセッサに供給する複数の受信機を含み
   、前記プロセッサが最初に前記信号を供給する受信機か
   ら前記メツセージを選択する選択回路を含むことを特徴
   とする特許請求の範囲第１項に記載のシステム。