JPS60243721A - Plug-in unit system - Google Patents
Plug-in unit systemInfo
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- JPS60243721A JPS60243721A JP59097560A JP9756084A JPS60243721A JP S60243721 A JPS60243721 A JP S60243721A JP 59097560 A JP59097560 A JP 59097560A JP 9756084 A JP9756084 A JP 9756084A JP S60243721 A JPS60243721 A JP S60243721A
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- input
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Abstract
Description
【発明の詳細な説明】
1品88め履ナス鈷傷ム野)
この発明は?II′Ikのプラグインユニットで構成さ
れるプラグインユニットシステム、特に数個々のユニッ
トをシステムがオンラインの状態で挿脱して保守または
点検等を行なうことが可能なプラグインユニットシステ
ムに関する。[Detailed description of the invention] What is this invention? The present invention relates to a plug-in unit system composed of II'Ik plug-in units, and particularly to a plug-in unit system in which maintenance or inspection can be performed by inserting and removing several individual units while the system is online.
一般に、この種のシステムとしては、例えば第3図に示
される如きプルセス制御システムが考えられる。なお、
第3図は一般的なプラグインユニットシステムの1例を
示すブロック図である。同図において、1はシステムバ
ス、2は該バスの制御を行なうバス制御ユニット(BS
C)、3は中央処理ユニット(CPU)、4はメモリユ
ニット(M)、5はディジタル入カユニツ)(Di)、
6はアナログ入カニニット(Ai)、7はディジタル出
カニニット(Do)、8はアナログ出カニエツト(Ao
)、9社上記各ユニットに電源を供給する電源供給ユニ
ット(pow)である。ユニット2〜8は夫々プラグイ
ン機構を有しており、該機構によってシステムバス1に
着贈、自在となっていふ。Generally, as this type of system, for example, a pulse control system as shown in FIG. 3 can be considered. In addition,
FIG. 3 is a block diagram showing an example of a general plug-in unit system. In the figure, 1 is a system bus, and 2 is a bus control unit (BS) that controls the bus.
C), 3 is a central processing unit (CPU), 4 is a memory unit (M), 5 is a digital input unit (Di),
6 is an analog input crab unit (Ai), 7 is a digital output crab unit (Do), and 8 is an analog output crab unit (Ao).
), 9 companiesThis is a power supply unit (POW) that supplies power to each of the above units. Each of the units 2 to 8 has a plug-in mechanism, which allows them to be attached to the system bus 1 at will.
したがって、プラントまたはプロセス側からの情報線、
接点51または発信器61等からそれぞれディジタル入
カニエツト5、アナログ入カニニット6に入力されるの
で、これらの情報はシステムバス1を介して中央処理ユ
ニット(CPU)3に読みとられる(入力処理と呼ぶ。Therefore, the information line from the plant or process side,
Since the information is input from the contacts 51 or the transmitter 61 to the digital input unit 5 and analog input unit 6, respectively, this information is read by the central processing unit (CPU) 3 via the system bus 1 (referred to as input processing). .
)。CPU3では、メモリ4に格納されている制御プロ
グラムにもとづいて所定の演算処理が行なわれ(演算処
理と呼ぶ。)、その制御出力情報は、システムバス1を
介してディジタル出カニニット7またはアナ四グ田方ユ
ニット8に出力され(出力処理と呼ぶ。)でリレー71
.バルブ81等の操作が行なわれる。なお、以上の如き
制御はサイクリックに繰り返される。). The CPU 3 performs predetermined arithmetic processing based on the control program stored in the memory 4 (referred to as arithmetic processing), and the control output information is sent to the digital output unit 7 or analog output via the system bus 1. It is output to Tagata unit 8 (referred to as output processing) and relay 71
.. Valve 81 and the like are operated. Note that the above control is cyclically repeated.
ところで、このような制御システムにおいては、該シス
テムの稼動率を向上させるためにオンライン状態で所定
のプラグインユニットを保守1点検したり、または故障
したプラグインユニットを交換すること等が要求される
が、このような場合、保守すべきプラグインユニットを
オンライン状態で着脱しても、制御システムが誤動作し
たり、あるいは停止するような悪影響が生じないことが
必要である。By the way, in such a control system, in order to improve the operating rate of the system, it is required to perform maintenance and inspection on a predetermined plug-in unit in an online state, or to replace a malfunctioning plug-in unit. However, in such a case, it is necessary that even if the plug-in unit to be maintained is attached or detached in an online state, there will be no adverse effect such as malfunction or stoppage of the control system.
そこで、この種のプラグインユニットをオンラインで保
守する方式(活線保守方式)として、出願人は既に第4
図に示すような方法を提案している。なお、第4図は既
提案のオンライン保守機能をもつプラグインユニットシ
ステムを示す構成図である。Therefore, the applicant has already developed a method for maintaining this type of plug-in unit online (hot-line maintenance method).
We propose a method as shown in the figure. Incidentally, FIG. 4 is a configuration diagram showing a previously proposed plug-in unit system having an online maintenance function.
以下に、第4図をもとにその説明を行なう。The explanation will be given below based on FIG. 4.
同図は、第3図におけるディジタル入カニニット5を例
としたもので、10で示す電源およびリセット信号供給
用サブコネクタを11で示すプラグインユニット側コネ
クタ(保守用コネクタト呼ぶ)にかん介させ、電源およ
びリセット信号を供給しつつプラグインユニット5を活
線挿脱する方法である。すなわち、リセット信号88に
より、システムハス1への出力を阻止状態とすることに
より、挿脱の際の電気的なじょう乱を生じさせないよう
にし、かつ、サブコネクタ1oを抜き差しする際に、活
線保守の開始および終了を示す保守割込み信号INを発
生する保守割込み発生回路12を設け、割込み信号IN
をライン15を介してCPU3に通知することにより、
オンライン保守作業の間はCPU3が保守中のプラグイ
ンユニット5をアクセスしないようにして、未実装のプ
ラグインユニットをアクセスした時におこる、データ有
効信号(スレーブユニット(Di 、 Do、 Ai
、Ao)よりマスタユニット(CPU)に返信するいわ
ゆるレディー信号)の未返答によるバスのりツク、ある
いはそれに起因するシステムの停止を防ぐことを意図し
たものである。The figure shows an example of the digital input crab unit 5 in Fig. 3, in which the power supply and reset signal supply sub-connector shown at 10 is connected to the plug-in unit side connector (called a maintenance connector) shown at 11. , a method of hot-inserting and removing the plug-in unit 5 while supplying power and a reset signal. That is, by blocking the output to the system hub 1 by the reset signal 88, electrical disturbances during insertion and removal are prevented, and when the sub-connector 1o is inserted and removed, the live wire is A maintenance interrupt generation circuit 12 is provided which generates a maintenance interrupt signal IN indicating the start and end of maintenance.
By notifying the CPU 3 via line 15,
During online maintenance work, the CPU 3 is prevented from accessing the plug-in unit 5 under maintenance, and the data valid signal (slave unit (Di, Do, Ai
, Ao) to the master unit (CPU)) is intended to prevent a bus connection due to non-reply of a so-called ready signal sent back to the master unit (CPU), or to prevent system stoppage due to this.
しかしながら、この従来方法は、CPU3が活線保守さ
れようとするプラグインユニットをアクセスしている陣
中(すなわち、同図においてCPU3によるデータ読出
し動作により発生されるデータ読出し信号RDが有効と
なり、ディジタル入力回路14からのデータがバスドラ
イバ17を介してデータバス16に出力されているとき
)に、用コネクタ11に挿入されると、リセット信号R
5が有効(′0”にて有効)となり、バスドライバ17
が阻止状態となって出力がアクセスの途中でしゃ断され
る。このような場合、CPU3はプラグインユニット5
のデータを確実に受取れずに鋏ったデータを読取ること
となり、システムの誤動作をまねくことになる。なお、
かかる動作は、アナログ入カニニット6を従来の方法に
よって活線挿脱する場合にも、同様にして生じるもので
ある。However, in this conventional method, while the CPU 3 is accessing the plug-in unit to be subjected to live maintenance (in other words, in the figure, the data read signal RD generated by the data read operation by the CPU 3 becomes valid, and the digital input When the data from the circuit 14 is being outputted to the data bus 16 via the bus driver 17), the reset signal R is inserted into the connector 11.
5 is valid ('0'' is valid), and the bus driver 17
is in a blocked state and output is cut off in the middle of access. In such a case, the CPU 3 uses the plug-in unit 5.
This will result in the data being read without being able to reliably receive the data, leading to system malfunction. In addition,
This operation occurs in the same way when the analog input crab unit 6 is hot-wired and removed using the conventional method.
つまり、従来の方法の如く活線保守の開始時にマスタユ
ニットに対して割込み信号INを発生させるだけでは、
マスタユニットとスレーブユニット間のデータ転送を正
常に終結することができないという問題を内在している
ことになる。In other words, it is not possible to simply generate an interrupt signal IN to the master unit at the start of live-line maintenance as in the conventional method.
This has the inherent problem that data transfer between the master unit and the slave unit cannot be terminated normally.
この発明は上述の欠点を除去すべくなされたもので、制
御システムの動作に悪影響を与えず、より信頼性の高い
活線採寸機能を備えたプラグインユニットシステムを提
供することを目的とする。The present invention has been made to eliminate the above-mentioned drawbacks, and an object of the present invention is to provide a plug-in unit system that does not adversely affect the operation of a control system and has a more reliable live wire measuring function.
rを囮の叩占)
この発明は、複数のプラグインユニットの少なくとも1
つをマスクユニット、他をスレーブユニットとしてこれ
らを共通バスに並設し、該マスタユニットから所望のス
レーブユニットをアクセスして所定の制御を行なうため
に、前記スレーブユニットには主プラグイン機構とは別
に設けた電源電圧およびリセット信号(保守信号)を供
給するサブコネクタと、該サブコネクタの着脱時にマス
タユニットへ活線保守の開始および終了を通知する手段
とを設けることKより、活線保守時の電気的なしよう乱
および活線保守中にマスクユニットによるスレーブユニ
ットのアクセスを行なわないようにしたプラグインユニ
ットシステムにおいて、該サブコネクタより供給あるい
はサブコネクタの挿入時に発生されるリセット信号(保
守信号)を該制御システムにより決定されうる一定の時
間だけ遅らせる遅延手段を付加することにより、スレー
ブユニットの活線保守開始時とマスタユニットによる該
スレーブユニットのアクセスが重なった場合に生じうる
データの誤出力を防止し、これによってシステムの誤動
作あるいは停止を回避するようにしたものである。r as a decoy) This invention provides at least one of a plurality of plug-in units.
One is a mask unit and the other is a slave unit, and these are arranged in parallel on a common bus, and in order to access a desired slave unit from the master unit and perform predetermined control, the slave unit has a main plug-in mechanism. By providing a separately provided sub-connector that supplies the power supply voltage and a reset signal (maintenance signal), and a means for notifying the master unit of the start and end of live-line maintenance when the sub-connector is connected/disconnected, it is possible to In a plug-in unit system that prevents the slave unit from being accessed by the mask unit during electrical disturbances or live-line maintenance, a reset signal (maintenance signal) is supplied from the sub-connector or generated when the sub-connector is inserted. ) by a certain period of time that can be determined by the control system, it is possible to prevent erroneous data output that may occur when the start of live maintenance of a slave unit overlaps with the master unit's access to the slave unit. This is to prevent system malfunctions or stoppages.
第1図はこの発明の実施例を示すものであり、第4図と
同じくシステムバス1、ディジタル入カニニット5を中
心に図示したものである。FIG. 1 shows an embodiment of the present invention, and like FIG. 4, the system bus 1 and digital input unit 5 are mainly illustrated.
同図において、ディジタル入カニニット5は保守用コネ
クタ11.割込み発生回路12、入力データ用コネクタ
13、ディジタル入力回路14およびデータバスドライ
バ17から成る従来回路(第4図)に、20で示す遅延
回路を付加した構成となっている。したがって、ディジ
タル入カニニット5は割込み信号線15およびデータバ
ス16によりシステムバス1と結合されており、外部か
らのサブコネクタ10と保守用コネクタ11をかん合さ
せることにより、ディジタル入カニニット5の活線保守
および点検を行なうものであることは従来例と同様であ
る。In the figure, the digital input crab knit 5 has a maintenance connector 11. It has a configuration in which a delay circuit shown at 20 is added to a conventional circuit (FIG. 4) consisting of an interrupt generation circuit 12, an input data connector 13, a digital input circuit 14, and a data bus driver 17. Therefore, the digital input crab unit 5 is connected to the system bus 1 by an interrupt signal line 15 and a data bus 16, and by mating the external sub-connector 10 and the maintenance connector 11, the digital input crab unit 5 is connected to the live wire. Maintenance and inspection are carried out in the same way as in the conventional example.
これに対し、新たに設けられた遅延回路20は、サブコ
ネクタ10を保守用コネク゛りIIK接続させることに
より@ OHとなる保守信号MA(従来方式ではリセッ
ト信号と呼んでいた信号)を入力として、それから一定
時間の遅れの後″′1″から0″に変化す為リセット信
号R8を発生させる機能をもつ。この遅延回路20の内
部酸、モノステープルフリップ70ツブ21と、それに
接続されたコンデンサ22と抵抗23による時定数設定
回路およびパワーオンリセット回路24により構成され
ている。On the other hand, the newly installed delay circuit 20 inputs the maintenance signal MA (a signal called a reset signal in the conventional system) which becomes @OH by connecting the sub-connector 10 to the maintenance connector IIK. Then, after a certain time delay, it has the function of generating a reset signal R8 in order to change from ``1'' to 0''. , a time constant setting circuit using a resistor 23, and a power-on reset circuit 24.
以下に、実稗例の動作をIII図にもとづいて説明する
。ディジタル入カニニット5をシステムのオンライン中
に保守9点検する場合は、まず、電源とグランドを供給
するサブコネクタ10を保守用コネクタ11に挿入する
。この時、保守信号風は′1″から′0”に変化するの
で、割込み発生回路12において形成された割込み信号
INが共通バス15を介してマスタユニット1に通知さ
れる。さらに、保守信号MAは、遅延回路20内のモノ
ステープル7リツプフ四ツブ21の入力Bに・入力され
る。Below, the operation of the actual example will be explained based on Figure III. When performing maintenance and inspection on the digital input crab knit 5 while the system is online, first, the sub-connector 10 for supplying power and ground is inserted into the maintenance connector 11. At this time, the maintenance signal wind changes from '1' to '0', so the interrupt signal IN generated in the interrupt generating circuit 12 is notified to the master unit 1 via the common bus 15. Furthermore, the maintenance signal MA is inputted to the input B of the monostaple 7-rip filter 21 in the delay circuit 20.
ここで、入力AにクロックCLKが印加されている場合
のモノステープルフリップフロツブ21の動作を以下に
示す0
(1)入力Bが@1′のとき
入力Aに印加されたクセツ表信号CLKの立下りにより
七ノステーブル動作が起動され、これによって出力Qは
′1”となり、以後は連続したクロック入力により′1
″の・状態を保持する。Here, the operation of the monostaple flip-flop 21 when the clock CLK is applied to the input A is shown below. (1) When the input B is @1', the irregular table signal CLK applied to the input A is The falling edge activates the seven-nostable operation, which causes the output Q to become '1', and from then on, continuous clock input causes it to become '1'.
Maintain the state of ″.
(11)入力B、が1”から“θ″に変化したとき出力
Qは、抵抗22およびコンデンサ23により決定される
時間(以下で社、時定数τと表わす。)の後、1”から
0″に変化する。(11) When the input B changes from 1 to θ, the output Q changes from 1 to 0 after a time determined by the resistor 22 and capacitor 23 (hereinafter referred to as time constant τ). ”.
従って、モノステープル7リツプフシツプ21の入力B
が@1″から0″に変化したとき、(II )に示した
動作によって、一定の遅れ時間τの後、リセット信号几
Sは90”となり、有効となる。Therefore, input B of monostaple 7 lipfship 21
When the value changes from @1'' to 0'', the reset signal S becomes 90'' and becomes valid after a certain delay time τ due to the operation shown in (II).
ここで、パワーオンリセット回路24は、システムの電
源の立上げ時にリセット信号が出力されるようにした回
路である◇
以上の動作により、活線保守の開始時に割込み信号IN
の発生後、一定時間の遅れτをともなってリセット信号
R8が有効となることが判る。従って、データバスドラ
イバ17も同様に、保守開始後τ時間後に出力阻止状態
となり(ゲート、Gを閉じる。)、ディジタル入カニニ
ット5の活線挿脱が可能な状態となる。Here, the power-on reset circuit 24 is a circuit that outputs a reset signal when the system power is turned on.◇ With the above operation, the interrupt signal IN is output at the start of live-line maintenance.
It can be seen that after the occurrence of , the reset signal R8 becomes valid with a certain time delay τ. Therefore, the data bus driver 17 similarly enters the output blocking state (gate and G are closed) after a time τ after the start of maintenance, and the digital input crab unit 5 becomes ready for hot insertion and removal.
次に、以上で述べた本実施列の動作について、第2図に
示す処理タイムチャートをもとに説明する。なお、第2
図は、第3図に示した制御システムの動作を、横軸を時
間軸としてタイムチャートに表わしたものである。同図
において、制御サイクル(A)は保守される以前の1回
の制御動作(処理サイクルと呼ぶ。)を示したもので、
第3図におけるCPU3が入力処理(30)、演算処理
(31)および出力処理(32)を順次実行しているこ
とを示している。Next, the operation of this embodiment described above will be explained based on the processing time chart shown in FIG. In addition, the second
The figure shows the operation of the control system shown in FIG. 3 in a time chart with the horizontal axis as the time axis. In the figure, a control cycle (A) shows one control operation (referred to as a processing cycle) before maintenance is performed.
This shows that the CPU 3 in FIG. 3 sequentially executes input processing (30), arithmetic processing (31), and output processing (32).
いま、制御サイクル(B)の入力処理(33)において
、CPU3がディジタル入カニニット5をアクセスして
いる途中に活線保守操作(34)が開始された場合を考
える。この時、保守割込み信号35がパルスとして発生
し、CPU3に通知されるが、ディジタル入カニニット
5内のリセット信号R8は、前述した動作によりただち
には有効とならない。従って、CPU3のディジタル入
カニニット5に対するアクセス拡中断することなく終了
し、したがって、システムに悪影響を与えることはない
◇そして、CPUd割込みを受け付け、割込み処理36
を行なった後、入力処理37に復帰する。Now, consider a case where a live line maintenance operation (34) is started while the CPU 3 is accessing the digital input crab unit 5 in the input processing (33) of the control cycle (B). At this time, the maintenance interrupt signal 35 is generated as a pulse and is notified to the CPU 3, but the reset signal R8 in the digital input unit 5 does not become effective immediately due to the above-described operation. Therefore, access to the digital input crab unit 5 of the CPU 3 is completed without interruption, and therefore, there is no adverse effect on the system ◇ Then, the CPU d interrupt is accepted, and the interrupt processing
After performing this, the process returns to input processing 37.
リセット信号38ハ時間τの後に有効となり、二ニット
5の活線状態での抜き取りが可能となる。The reset signal 38 becomes valid after a time τ, and it becomes possible to extract the second unit 5 while it is in a live state.
ここで、遅れ時間τは次のように決定する。Here, the delay time τ is determined as follows.
一般的に、入力処理あるいは出力処理の前処理において
は、入出カニニットの保守状態を割込み処理によって作
成された入出力構成を表わすテーブル等により判別し、
保守状態にある入出カニニットは、その入出力処理内で
はアクセスしない構成となっている。従って、遅れ時間
の最小値は、入力処理、肖力処理各々の時間’1 t
12の大きい方の値とし、最大値はサブコネクタ1oを
挿入してから人為的にプラグインユニット5を引き抜く
までの時間(一般的に数秒)以内に設定する必要がある
。活線保守の終了時には、サブコネクタ10を11から
引き抜くことにより、保守割込み信号が再び発生すると
共にリセット信号几S (38)も同時に熱動となり、
ユニット5は動作を開始し。Generally, in pre-processing for input processing or output processing, the maintenance status of the input/output crab unit is determined using a table etc. representing the input/output configuration created by interrupt processing.
An input/output crab unit in a maintenance state is configured not to be accessed during its input/output processing. Therefore, the minimum value of the delay time is the time '1 t for each input processing and performance processing.
12, and the maximum value must be set within the time (generally several seconds) from when the sub-connector 1o is inserted until when the plug-in unit 5 is manually pulled out. At the end of live-line maintenance, by pulling out the sub-connector 10 from 11, the maintenance interrupt signal is generated again and the reset signal S (38) also becomes heated at the same time.
Unit 5 starts operating.
制御システムは通常の動作に復帰する。The control system returns to normal operation.
以上の説明により、活線保守の開始時にリセット信号を
一定時間遅らせることにより、マスタユニットがスレー
ブユニットをアクセス中にリセット信号が出力されるこ
とにより生ずる誤出力、あるいはシステムの停止を防止
することができる。As explained above, by delaying the reset signal for a certain period of time at the start of live-line maintenance, it is possible to prevent erroneous output or system stoppage caused by the reset signal being output while the master unit is accessing the slave unit. can.
なお、上記では主として入出カニニットについて説明し
たが、メモリユニットについても同様である。Note that although the above description has mainly been about the input/output crab unit, the same applies to the memory unit.
この発明によれば、サブコネクタにより電源およびリセ
ット(保守)信号を供給しつつプラグインユニットを挿
脱する活線保守方式において、サブコネクタの挿入時に
保守の開始をマスタユニットに通知する手段と共に、リ
セット信号を一定時間遅延させて出力する手段を設けた
ことにより、以下の効果が得られる。According to the present invention, in a live-line maintenance method in which a plug-in unit is inserted and removed while supplying power and a reset (maintenance) signal through a sub-connector, together with a means for notifying a master unit of the start of maintenance when a sub-connector is inserted, By providing means for outputting the reset signal with a certain time delay, the following effects can be obtained.
(1) マスタユニットが保守されようとするスレーブ
ユニットをアクセスしている最中に、活線保守を開始し
た場合に生じるデータの誤出力によるシステムの誤動作
あるいは停止を防止することができるため、信頼性が向
上する。(1) It is possible to prevent system malfunction or stoppage due to erroneous output of data that would occur if hot-line maintenance is started while the master unit is accessing the slave unit to be maintained. Improves sex.
(2さらに、スレーブユニットの活線保守にとどまらず
、複数のマスクユニットが共通バスに接続きれて互いに
情報交換を行なう、いわゆるマルチマスクシステムにお
けるマスタユニットの活線保守についても、同様の考え
方で適用することが可能となる。(2 Furthermore, the same concept applies not only to live-line maintenance of slave units, but also to live-line maintenance of master units in so-called multi-mask systems, where multiple mask units are connected to a common bus and exchange information with each other.) It becomes possible to do so.
第1図はこの発明の実施例を示す構成図、第2図は第1
図の動作を説明するための処理タイムチャート、第3図
はこの発明が適用されるプロセス制御システムの一般的
な構成例を示すブロック図、第4図は従来のオンライン
保守機能を有するプラグインユニットシステムを示す構
成図である。
符号説明
1・・…・システムパス、2・・・・・・パス制御ユニ
ット(B10)、3・・・・・・演算制御ユニット(C
PU)、4・・・・・・メモリユニット、5・・・・・
・ディジタル入カニニット、6・・・・・・アナログ入
カニニット、7・・・・・・ディジタル出カニニット、
8・・・・・・アナレグ出カニニット、9・・・・・・
電源供給ユニット、10・・・・・・サブコネクタ、1
1・・・・・・保守用コネクタ、12・・・・・・割込
み発生回路、13・・・・・・入力データ用コネクタ、
14・・・・・・ディジタル入力回路、15・・・・・
・割込み信号線、16・・・・・・データバス、17・
・・・・・パストライバ、20・・・・・・遅延回路、
21・・・・・・モ/ステーブル7リツブ70ツブ、2
2・・・・・・コンデンサ、23・・・・・・抵抗、2
4・・・・・・パワーオンリセット回路、51・・・・
・・接点、61・・・・・・発信器、71・・・・・・
リレー、81・・・・・・操作端(バルブ)。
代理人 弁理士 並 木 昭 夫
第1図
ta 3 図
ll1A 図FIG. 1 is a configuration diagram showing an embodiment of this invention, and FIG.
3 is a block diagram showing a general configuration example of a process control system to which the present invention is applied; FIG. 4 is a conventional plug-in unit with online maintenance function. FIG. 1 is a configuration diagram showing a system. Description of symbols 1... System path, 2... Path control unit (B10), 3... Arithmetic control unit (C
PU), 4...Memory unit, 5...
・Digital input crab knit, 6...analog input crab knit, 7...digital output crab knit,
8... Analeg out crab knit, 9...
Power supply unit, 10...Sub connector, 1
1... Maintenance connector, 12... Interrupt generation circuit, 13... Input data connector,
14...Digital input circuit, 15...
・Interrupt signal line, 16...Data bus, 17.
...Path driver, 20...Delay circuit,
21...Mo/stable 7 ribs 70 ribs, 2
2... Capacitor, 23... Resistor, 2
4...Power-on reset circuit, 51...
...Contact, 61... Transmitter, 71...
Relay, 81... Operating end (valve). Agent Patent Attorney Akio Namiki Figure 1 ta 3 Figure 11A Figure
Claims (1)
タユニットとともに着脱可能にして共通バスに並設され
該マスタユニットによって制御されるvisOスレーブ
ユニットの各々に、共通バスに対して着脱操作が行なわ
れたとき該スレーブユニット内機器のリセットを行なう
ためのリセット信号を発生する一方前記マスタユニット
に対して活線保守の開始または終了を通知するための割
込信号を発生する信号発生手段と、前記リセット信号を
所定の時間だけ遅延させる遅延手段とを設けることによ
り、少なくともマスタユニットによるスレーブユニット
のアクセス中にはリセット信号が出力されないようにし
て誤動作を回避することを特徴とするプラグインユニッ
トシステム。Each of the VISO slave units is provided with a connector mechanism including a plug and is removable with at least one master unit, and is arranged in parallel with the common bus and controlled by the master unit. a signal generating means for generating a reset signal for resetting equipment in the slave unit, and an interrupt signal for notifying the master unit of the start or end of live-line maintenance; 1. A plug-in unit system characterized in that a reset signal is not outputted at least during access of a slave unit by a master unit to avoid malfunction by providing a delay means for delaying the slave unit by a time of .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59097560A JPS60243721A (en) | 1984-05-17 | 1984-05-17 | Plug-in unit system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59097560A JPS60243721A (en) | 1984-05-17 | 1984-05-17 | Plug-in unit system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60243721A true JPS60243721A (en) | 1985-12-03 |
Family
ID=14195616
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59097560A Pending JPS60243721A (en) | 1984-05-17 | 1984-05-17 | Plug-in unit system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60243721A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0214122U (en) * | 1988-07-08 | 1990-01-29 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51134521A (en) * | 1975-05-19 | 1976-11-22 | Hitachi Ltd | Computer reset circuit |
JPS5364421A (en) * | 1976-11-20 | 1978-06-08 | Fuji Electric Co Ltd | Hot-line insertion/removal system for plug-in unit |
JPS5395521A (en) * | 1977-02-02 | 1978-08-21 | Hitachi Ltd | Printed circuit board capable for live line connection and removal |
-
1984
- 1984-05-17 JP JP59097560A patent/JPS60243721A/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51134521A (en) * | 1975-05-19 | 1976-11-22 | Hitachi Ltd | Computer reset circuit |
JPS5364421A (en) * | 1976-11-20 | 1978-06-08 | Fuji Electric Co Ltd | Hot-line insertion/removal system for plug-in unit |
JPS5395521A (en) * | 1977-02-02 | 1978-08-21 | Hitachi Ltd | Printed circuit board capable for live line connection and removal |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0214122U (en) * | 1988-07-08 | 1990-01-29 |
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