JPS6023503B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPS6023503B2 JPS6023503B2 JP51099137A JP9913776A JPS6023503B2 JP S6023503 B2 JPS6023503 B2 JP S6023503B2 JP 51099137 A JP51099137 A JP 51099137A JP 9913776 A JP9913776 A JP 9913776A JP S6023503 B2 JPS6023503 B2 JP S6023503B2
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- Japan
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- transistor
- switching element
- lateral transistor
- collector
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Links
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- 238000009792 diffusion process Methods 0.000 claims description 12
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はチップ面積及び速度電力種が小さくかつファン
アウトが任意の個数取り出せる論理回路用の半導体装置
に関する。
アウトが任意の個数取り出せる論理回路用の半導体装置
に関する。
従来いくつかの論理回路用半導体装置が知られているが
、その一つとして、アィソレーション拡散領域もしくは
拡散抵抗器を必要とせず素子面積を節約した集積度の高
い１２Ｌ（ｌｎにｇｒａｔｅｄｉｎｉｅｃｔｉｏｎ山ｇ
ｉｃ）構造の論理回路素子が例えば特公昭４９−３５０
３０に示されている様に周知である。
、その一つとして、アィソレーション拡散領域もしくは
拡散抵抗器を必要とせず素子面積を節約した集積度の高
い１２Ｌ（ｌｎにｇｒａｔｅｄｉｎｉｅｃｔｉｏｎ山ｇ
ｉｃ）構造の論理回路素子が例えば特公昭４９−３５０
３０に示されている様に周知である。
この構造でＮＯＲ回路を構成した時の１例を第１図に示
し、その基本的な動作原理を簡単に説明する。２つのＰ
十形拡散領域Ｐ，，Ｐ２及びＰ３がｎ形半導体基体（Ｎ
，）中に互に分離されて配列されている。
し、その基本的な動作原理を簡単に説明する。２つのＰ
十形拡散領域Ｐ，，Ｐ２及びＰ３がｎ形半導体基体（Ｎ
，）中に互に分離されて配列されている。
このＰ，をエミツタ、Ｎ．をベース、Ｐ２をコレクタと
して横方向トランジスタＴ，をＰ．をェミツタ、Ｎ，を
ベース、Ｐ３をコレクタとする横方向トランジスタＴ３
を形成する。半導体基体Ｎ，及びＰ２，Ｐ３領域内のＮ
２，Ｎ３領域をｎ十形拡散で形成する。これによってＮ
，をェミツタ、Ｐ２をベース、Ｎ３をコレクタとする垂
直方向トランジスタＴ２が、Ｎ，をエミツタ、Ｐ３をベ
ース、Ｎ３をコレクタとする垂直方向トランジスタＬが
得られる。この回路の動作は説明するまでもなく、論理
回路の基本動作を行うものである。Ｔ，，Ｔ２について
考えると、ＰＮＰトランジスタＴ，は電流を逆方向に動
作するＮＰＮトランジスタＴ２のベースへ供給する。こ
の時、Ｅ．が浮遊状態にあるとＰＮＰトランジスタＴ，
に加えられた電流はＮＰＮトランジスタＴ２のベースＰ
２に流れ、かくしてトランジスタＴ２は飽和導電状態と
なる。しかしながらＥ，が接地電位に接続される時はＴ
，に印加された電流１はＥ，を通して流れ、Ｔ２のベー
スには流れ得ない。この場合Ｌは阻止される。Ｔ２のコ
レクタに生ずる電位を考えると、Ｔ，及びＴ２は反転回
路を形成する。他のトランジスタＴ３とトランジスタＴ
４との関係も上述のトランジスタＴ，とトランジスタＴ
３との動作と同様である。このＴ．〜Ｔ４のトランジス
タによりＮＯＲ回路が形成される。以上示した従来構造
の素子においては、Ｎ，領域はトランジスタＴ２のェミ
ッタであると同時にトランジスタＴ，のベースでもある
ので、トランジスタＴ，のェミッタ注入効率を下げない
為に高不純物濃度にする事は許されず高々１０１もｔｏ
ｍ／鮒程度である。このためトランジスタＴ２は逆トラ
ンジスタとして動作しＮ２からＰ２へのェミッタ注入効
率は悪くェミッタ接地電流増幅率ｈＦ８は通常２〜３と
非常に小さい。その為コレクＮ２からのファンアウトを
多数個とる事は困難である。また更にｈＦＥを低下させ
ぬためにトランジスタＴ２のベースＰ２は比較的低不純
物濃度に押えられるためベース低抗が大きくなり演算速
度が遅くなる。またトランジスタＴ２のベース領域には
逆ドリフト電界が生じているためキャリアの拡散時間が
長く、更に少数担蓄積時間なども必要とし演算速度が遅
くなる。そこで本発明者らは上記欠点を改善すべ〈特願
昭５１〜４５０９５号にて新規なる構造のスイッチング
素子を備えた構造を提案した。
して横方向トランジスタＴ，をＰ．をェミツタ、Ｎ，を
ベース、Ｐ３をコレクタとする横方向トランジスタＴ３
を形成する。半導体基体Ｎ，及びＰ２，Ｐ３領域内のＮ
２，Ｎ３領域をｎ十形拡散で形成する。これによってＮ
，をェミツタ、Ｐ２をベース、Ｎ３をコレクタとする垂
直方向トランジスタＴ２が、Ｎ，をエミツタ、Ｐ３をベ
ース、Ｎ３をコレクタとする垂直方向トランジスタＬが
得られる。この回路の動作は説明するまでもなく、論理
回路の基本動作を行うものである。Ｔ，，Ｔ２について
考えると、ＰＮＰトランジスタＴ，は電流を逆方向に動
作するＮＰＮトランジスタＴ２のベースへ供給する。こ
の時、Ｅ．が浮遊状態にあるとＰＮＰトランジスタＴ，
に加えられた電流はＮＰＮトランジスタＴ２のベースＰ
２に流れ、かくしてトランジスタＴ２は飽和導電状態と
なる。しかしながらＥ，が接地電位に接続される時はＴ
，に印加された電流１はＥ，を通して流れ、Ｔ２のベー
スには流れ得ない。この場合Ｌは阻止される。Ｔ２のコ
レクタに生ずる電位を考えると、Ｔ，及びＴ２は反転回
路を形成する。他のトランジスタＴ３とトランジスタＴ
４との関係も上述のトランジスタＴ，とトランジスタＴ
３との動作と同様である。このＴ．〜Ｔ４のトランジス
タによりＮＯＲ回路が形成される。以上示した従来構造
の素子においては、Ｎ，領域はトランジスタＴ２のェミ
ッタであると同時にトランジスタＴ，のベースでもある
ので、トランジスタＴ，のェミッタ注入効率を下げない
為に高不純物濃度にする事は許されず高々１０１もｔｏ
ｍ／鮒程度である。このためトランジスタＴ２は逆トラ
ンジスタとして動作しＮ２からＰ２へのェミッタ注入効
率は悪くェミッタ接地電流増幅率ｈＦ８は通常２〜３と
非常に小さい。その為コレクＮ２からのファンアウトを
多数個とる事は困難である。また更にｈＦＥを低下させ
ぬためにトランジスタＴ２のベースＰ２は比較的低不純
物濃度に押えられるためベース低抗が大きくなり演算速
度が遅くなる。またトランジスタＴ２のベース領域には
逆ドリフト電界が生じているためキャリアの拡散時間が
長く、更に少数担蓄積時間なども必要とし演算速度が遅
くなる。そこで本発明者らは上記欠点を改善すべ〈特願
昭５１〜４５０９５号にて新規なる構造のスイッチング
素子を備えた構造を提案した。
この装置は任意の数だけファンアウトが自由に取り出せ
、かつ速度電力積及び素子面積の小さい論理回路素子で
ある。本発明は先の特磯昭５１一４５０９５号の発明を
更に改良し、チップ面積及び速度電力積の過小化を図っ
たものである。
、かつ速度電力積及び素子面積の小さい論理回路素子で
ある。本発明は先の特磯昭５１一４５０９５号の発明を
更に改良し、チップ面積及び速度電力積の過小化を図っ
たものである。
以下、本発明の一実施例を第２図に基づいて詳細に述べ
る。
る。
第２図ａは本発明の一実施例にかかる装置の部分的概略
平面図であり、第２図ｂは第２図ａで示した×−×で切
断した時の部分的概略断面図、第２図ｃは第２図ａで示
したＹ−Ｙで切断した時の部分的概略断面図である。
平面図であり、第２図ｂは第２図ａで示した×−×で切
断した時の部分的概略断面図、第２図ｃは第２図ａで示
したＹ−Ｙで切断した時の部分的概略断面図である。
第２図において１は低抵抗率例えば０．００１０肌程度
のｎ＋形基板であり接地電位に保たれている。
のｎ＋形基板であり接地電位に保たれている。
２は前記１上にェピタキシアル成長により形成し高抵抗
率例えば５００．伽程度のｎ‐形層である。
率例えば５００．伽程度のｎ‐形層である。
この時前記ｎ＋形基板１上に所定形状で形成した絶縁物
層３例えばＳｉ０２層上は多結晶領域、他は単結晶領域
となる。４，５は前記２の表面より前記多結晶領域を不
純物拡散源として形成したＰ十形領域であり、前記４と
５とは近接して配置され、かつ前記５は前記２の単結晶
領域を部分的にとり囲むように形成される。
層３例えばＳｉ０２層上は多結晶領域、他は単結晶領域
となる。４，５は前記２の表面より前記多結晶領域を不
純物拡散源として形成したＰ十形領域であり、前記４と
５とは近接して配置され、かつ前記５は前記２の単結晶
領域を部分的にとり囲むように形成される。
前記４，２，５で構成されたＰ舵トランジスタＴ，にお
いて４，２，６は各々ェミツ夕、ベース、コレクタとな
っている。このトランジスタＴ，においては、ベース濃
度が任意に抵くできかつ、ェミッタ、コレクタはＰ十形
不純物を多結晶領域に高濃度に形成した後わずかに単結
晶側へ再拡散させて形成しているためェミッタ、コレク
タ濃度が非常に高くでき、かつ拡散の横拡がり効果が少
なくできる。そのためェミッタ４から注入された正孔の
コレクタ５への蕩達率は従来構造に比べ非常に高くなり
、かつ素子の寸法を小さくできる。また前記５でとり囲
まれた２の領域の一部２′は前記５の電位が“０”Ｖで
は前記５と２′とで構成されるＰＮ接合の拡散電位によ
り空乏層で満たされる様に形成される。６は前記２の表
面に形成したび形領域であり、１，６，２′，５からな
るスイッチング素子Ｓ，が構成される。
いて４，２，６は各々ェミツ夕、ベース、コレクタとな
っている。このトランジスタＴ，においては、ベース濃
度が任意に抵くできかつ、ェミッタ、コレクタはＰ十形
不純物を多結晶領域に高濃度に形成した後わずかに単結
晶側へ再拡散させて形成しているためェミッタ、コレク
タ濃度が非常に高くでき、かつ拡散の横拡がり効果が少
なくできる。そのためェミッタ４から注入された正孔の
コレクタ５への蕩達率は従来構造に比べ非常に高くなり
、かつ素子の寸法を小さくできる。また前記５でとり囲
まれた２の領域の一部２′は前記５の電位が“０”Ｖで
は前記５と２′とで構成されるＰＮ接合の拡散電位によ
り空乏層で満たされる様に形成される。６は前記２の表
面に形成したび形領域であり、１，６，２′，５からな
るスイッチング素子Ｓ，が構成される。
この素子Ｓ，において各々５はゲ−ト、１，２′，６は
導電路として作用する。第２図の素子において、領域４
の端子をバイアス端子Ｂ、領域５の端子を入力端子１、
前記６の端子を出力端子０とする。大きな電流のスイッ
チングを必要とする場合にはトランジスタＴ，のコレク
タ５の領域内に表面形状が網目状の２′の領域を残し、
各々がＰＮ接合の拡散電位により空乏層で満たされる様
にする。次に本素子の動作を説明する。
導電路として作用する。第２図の素子において、領域４
の端子をバイアス端子Ｂ、領域５の端子を入力端子１、
前記６の端子を出力端子０とする。大きな電流のスイッ
チングを必要とする場合にはトランジスタＴ，のコレク
タ５の領域内に表面形状が網目状の２′の領域を残し、
各々がＰＮ接合の拡散電位により空乏層で満たされる様
にする。次に本素子の動作を説明する。
端子Ｂからは従来構造と同様電流ＩＢが常に注入されて
いる。
いる。
今端子１が浮遊状態にあると、トランジスタＴ，のェミ
ツタ４から注入された正孔によりトランジスタＴ，のコ
レク夕すなわちスイッチング素子Ｓ，のゲート５の電位
は上昇し約十０．６Ｖとなる。この為スイッチング素子
Ｓ，の導電路領域２′中に空乏層はほとんどなくなり、
１一２′一６の導電性通路が形成され、端子０の出力は
‘‘０”Ｖとなる。次に端子１が接地電位、すなわち‘
‘０”Ｖとなつた時には、スイッチング素子Ｓ．のゲー
ト５にたまっていた正孔は端子１を通り放電し、ゲート
５はＯＶとなる。
ツタ４から注入された正孔によりトランジスタＴ，のコ
レク夕すなわちスイッチング素子Ｓ，のゲート５の電位
は上昇し約十０．６Ｖとなる。この為スイッチング素子
Ｓ，の導電路領域２′中に空乏層はほとんどなくなり、
１一２′一６の導電性通路が形成され、端子０の出力は
‘‘０”Ｖとなる。次に端子１が接地電位、すなわち‘
‘０”Ｖとなつた時には、スイッチング素子Ｓ．のゲー
ト５にたまっていた正孔は端子１を通り放電し、ゲート
５はＯＶとなる。
この為スイッチング素子Ｓ，の導電路領域２′は、前述
のごとく、ゲート５と領域２′とのＰｎ接合に発生する
拡散電位のため空乏層で満たされ１と６とは電気的に分
離され端子０は浮遊状態になる。このようにしてトラン
ジスタＴｉとスイッチング素子Ｓ，とは反転回路を形成
する。なお、Ｓｉ０２３の代わりに他の絶縁膜あるいは
金属膜を用いることもできる。
のごとく、ゲート５と領域２′とのＰｎ接合に発生する
拡散電位のため空乏層で満たされ１と６とは電気的に分
離され端子０は浮遊状態になる。このようにしてトラン
ジスタＴｉとスイッチング素子Ｓ，とは反転回路を形成
する。なお、Ｓｉ０２３の代わりに他の絶縁膜あるいは
金属膜を用いることもできる。
本構造の素子においては、先の特糠昭５１−４５０９５
号に示した素子が有していた特徴、すなわち、‘１｝た
だ単にゲートの開閉によってのみ端子０に信号の伝達を
行なっているのでファンアウトは、任意の個数だけ自由
に選んで動作させることができる。
号に示した素子が有していた特徴、すなわち、‘１｝た
だ単にゲートの開閉によってのみ端子０に信号の伝達を
行なっているのでファンアウトは、任意の個数だけ自由
に選んで動作させることができる。
２トランジスタＴ，及びスイッチング素子Ｓ，の各々ベ
ース、導電路となる領域２をできるだけ低濃度、例えば
１０１４ａｔｍ・塊程度に選ぶことが可能でありこれに
よりトランジスタＴｉの注入効率を大幅に敦絶できる。
ース、導電路となる領域２をできるだけ低濃度、例えば
１０１４ａｔｍ・塊程度に選ぶことが可能でありこれに
よりトランジスタＴｉの注入効率を大幅に敦絶できる。
３は本構造素子のスイッチング素子は、多数担体で動作
する為、従来構造での様な担体の蓄積効果などは無く、
チャンネル２′中も容易に速く動作することができる。
という長所を有するとともに更に次に示す如き長所をも
有するものである。すなわち、本発明による構造の素子
においてはスイッチング素子Ｓｉのゲート領域５はほと
んど多結晶で構成されている。
する為、従来構造での様な担体の蓄積効果などは無く、
チャンネル２′中も容易に速く動作することができる。
という長所を有するとともに更に次に示す如き長所をも
有するものである。すなわち、本発明による構造の素子
においてはスイッチング素子Ｓｉのゲート領域５はほと
んど多結晶で構成されている。
多結晶中の不純物例えばボロンの拡散係数は単結晶中の
それに比べて３倍程度遠いため、ｎ‐層２の表面からの
不純物拡散に際しては先ず多結晶領域に拡がりしかる後
単結晶領域へ拡がることとなる。その為、拡散による横
拡がり現象は少なく、かつゲート領域の上部から下部ま
でほぼ均一な高濃度の拡散が行える。これにより、素子
の特性を決める上で重要なパラメーターであるゲートと
ゲートとの間隔が非常に正確に制御できかつ素子面積も
小さくできるという利点を有する。更にゲ−ト領域５と
基板１との間には絶縁物層３が介在し、ゲート周辺領域
中かなりの面積を占めるゲート領域底部では直径Ｐｎ接
合を形成していないので、接合容量は著しく減小する。
これは素子の高速度動作を可能にするものである。以上
述べたように、本発明の素子構造は容易に制御性よく、
速度電力積が小さな高密度論理回路装置が得られるとい
う利点を有するものである。
それに比べて３倍程度遠いため、ｎ‐層２の表面からの
不純物拡散に際しては先ず多結晶領域に拡がりしかる後
単結晶領域へ拡がることとなる。その為、拡散による横
拡がり現象は少なく、かつゲート領域の上部から下部ま
でほぼ均一な高濃度の拡散が行える。これにより、素子
の特性を決める上で重要なパラメーターであるゲートと
ゲートとの間隔が非常に正確に制御できかつ素子面積も
小さくできるという利点を有する。更にゲ−ト領域５と
基板１との間には絶縁物層３が介在し、ゲート周辺領域
中かなりの面積を占めるゲート領域底部では直径Ｐｎ接
合を形成していないので、接合容量は著しく減小する。
これは素子の高速度動作を可能にするものである。以上
述べたように、本発明の素子構造は容易に制御性よく、
速度電力積が小さな高密度論理回路装置が得られるとい
う利点を有するものである。
第１図は従来の１１Ｌ構造の論理回路素子の構造図、第
２図は本発明の一実施例にかかる論理回路素子を示し、
ａは要部平面図、ｂ，ｃはそれぞれａの×−×，Ｙ−Ｙ
線断面図である。 １・・・ｎ十形基板、２・・・ｎ−形層（ベース）、２
′・・・導電路、３…Ｓｉ０２膜、４…Ｐ十形領域（ェ
ミッタ）、５…ご形領域（コレクタ）、６…ｎ十形領域
、Ｔｉ・・・横方向トランジスタ、Ｓｉ・・・スイッチ
ング素子。 第１図 第２図
２図は本発明の一実施例にかかる論理回路素子を示し、
ａは要部平面図、ｂ，ｃはそれぞれａの×−×，Ｙ−Ｙ
線断面図である。 １・・・ｎ十形基板、２・・・ｎ−形層（ベース）、２
′・・・導電路、３…Ｓｉ０２膜、４…Ｐ十形領域（ェ
ミッタ）、５…ご形領域（コレクタ）、６…ｎ十形領域
、Ｔｉ・・・横方向トランジスタ、Ｓｉ・・・スイッチ
ング素子。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １ １つの横方向トランジスタのベース領域として働く
一方の導電形を有する半導体基体中に、各々その底部に
絶縁物質を有する前記横方向トランジスタのエミツタ領
域及びコレクタ領域として働く他方の導電形を有する少
なくとも２つの領域を互いに間隔を隔て形成し、前記横
方向トランジスタのコレクタ領域中に、少なくとも前記
横方向トランジスタのコレクタ領域の表面より前記横方
向トランジスタのコレクタ領域でとり囲まれた一方の導
電形よりなる導電路を有し、前記横方向トランジスタの
コレクタ領域をゲート領域とするスイツチング素子を構
成し、前記スイツチング素子の導電路が前記ゲート領域
の拡散電位により空乏層で満たされていることを特徴と
する半導体装置。 ２ 横方向トランジスタ構造とエミツタ領域に接続され
た電流源と、上記トランジスタ構造のコレクタ領域に接
続された入力信号源と、前記スイツチング素子の導電路
の上記トランジスタ構造のベース領域と異なる一端に接
続された出力端子とを備えたことを特徴とする特許請求
の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51099137A JPS6023503B2 (ja) | 1976-08-18 | 1976-08-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51099137A JPS6023503B2 (ja) | 1976-08-18 | 1976-08-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5324285A JPS5324285A (en) | 1978-03-06 |
| JPS6023503B2 true JPS6023503B2 (ja) | 1985-06-07 |
Family
ID=14239320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51099137A Expired JPS6023503B2 (ja) | 1976-08-18 | 1976-08-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6023503B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563432A (en) * | 1978-11-07 | 1980-05-13 | Nec Corp | Integrated circuit |
| JPS55174478U (ja) * | 1979-06-04 | 1980-12-15 |
-
1976
- 1976-08-18 JP JP51099137A patent/JPS6023503B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5324285A (en) | 1978-03-06 |
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