JPS60234318A - Photographic processing method - Google Patents
Photographic processing methodInfo
- Publication number
- JPS60234318A JPS60234318A JP59089422A JP8942284A JPS60234318A JP S60234318 A JPS60234318 A JP S60234318A JP 59089422 A JP59089422 A JP 59089422A JP 8942284 A JP8942284 A JP 8942284A JP S60234318 A JPS60234318 A JP S60234318A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- chip pattern
- exposure
- film
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70691—Handling of masks or workpieces
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、写真処理技術に関し、特に半導体の製造にお
ける、写真処理、に利用して有効な技術に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a photographic processing technique, and particularly to a technique effective for use in photographic processing in the manufacture of semiconductors.
半導体装置の製造工程の一つであるフォ) IJソゲラ
フイエ程では、半導体ウェーハ表面に7オトレジスト膜
を形成し、これ1に所要のパターンの露光を行ないかつ
現像を行なうことによりこのフォトレジスト膜をバター
ニングt2、こねを更に下層膜のマスクに利用して下層
膜のパターンエツチングを行なうよう蹟している。とこ
為で、このフォトリングラフィ工程においてウェーハ上
にチップパターンを露光する場合、ステッパ(ステップ
アンドリピートカメラ)を使用してレチクルのチップパ
ターンを縮小して一つずつウェーハ上にu列置光する方
法が考えられる。そしてこの場合、第1図に示すように
、完全なチップ形状が得られなイウェーハ1の周辺部1
aではステッパによるチップパターン1bの露光を積極
的に行なわないようにし、その分のステッパ作動の無駄
をなくしてスループットの向上を図るようにすることが
考えられる。In the IJ Sogelafye process, which is one of the manufacturing processes for semiconductor devices, a photoresist film is formed on the surface of a semiconductor wafer, and this photoresist film is made into a butter by exposing it to light in a desired pattern and developing it. In step t2, the kneading is further used as a mask for the lower layer film to perform pattern etching of the lower layer film. For this reason, when exposing a chip pattern on a wafer in this photolithography process, a stepper (step-and-repeat camera) is used to reduce the chip pattern on the reticle and place it one by one on the wafer in U rows. There are possible ways. In this case, as shown in FIG.
In case a, it is conceivable to prevent the stepper from actively exposing the chip pattern 1b, thereby eliminating wasteful stepper operation and improving throughput.
しかしながら、この方式ではウェーハ周辺の未露光部に
7オトレジヌトが残り後工程の下層膜エツチングによっ
てもこの部分の下層膜がエツチングされな〜・ことにな
る。したがって、下層膜がそのまま残さJすることにな
り、ウェーハを個々のチップに分割するダイシング工程
においてこの下層膜が同時にダイシングされるためにダ
イシングブレードが破片、紛などによって目詰りを起し
、ダイシング機能が低下ないし阻害されると(・う問題
が生じることが、本発明者によって明らかにされた。However, in this method, the 7-layer photoresist remains in the unexposed area around the wafer, and the lower layer film in this area is not etched even when the lower layer film is etched in a later step. Therefore, the lower layer film is left as it is, and in the dicing process for dividing the wafer into individual chips, this lower layer film is simultaneously diced, causing the dicing blade to become clogged with debris and dust, resulting in the dicing function not working properly. The present inventors have clarified that a problem arises when the
また、前述のようにウェーハ周辺部に金属膜。Also, as mentioned above, there is a metal film around the wafer.
熟成形酸化膜1例えばA、8膜が残存していると、ウェ
ーハが温度変化を受けたときにAAとウェーハ(シリコ
ン)の熱膨張率差に基づく熱応力が生じ、ウェーハが湾
曲して平面性が阻害されるという問題も生じる。更に、
l膜のエツチング時にエツチングされないAA膜が比較
的に大きな面積を占めていると、分光法等を利用したエ
ツチング終点検出の情報量が少なくなり、エツチング終
点を高精度に検出することが難かしいという問題がある
ことが本発明者によって明らかにされた。Aged oxide film 1 For example, if the A, 8 film remains, thermal stress based on the difference in thermal expansion coefficient between AA and the wafer (silicon) will occur when the wafer undergoes temperature changes, causing the wafer to curve and become flat. There is also the problem that sexuality is inhibited. Furthermore,
If the AA film that is not etched during etching of the film occupies a relatively large area, the amount of information for detecting the etching end point using spectroscopy etc. will be small, making it difficult to detect the etching end point with high precision. It has been revealed by the inventor that there is a problem.
〔発明の目的〕
本発明の目的はチップパターン露光のスループットを低
下させることなくウェーハ周辺部のA2膜の残りを解消
でき、これによりダイシングブレードの目詰り防止を図
ると共にウェーハの湾曲やエツチング終点検出の精度の
低下を防止することのできる半導体製造方法を提供する
ことにある。[Object of the Invention] The object of the present invention is to eliminate the remaining A2 film at the periphery of the wafer without reducing the throughput of chip pattern exposure, thereby preventing clogging of the dicing blade and detecting wafer curvature and etching end point. An object of the present invention is to provide a semiconductor manufacturing method that can prevent a decrease in accuracy.
本発明の前記ならびにそのほかの目的と新規な特徴は1
本明細書の記述および添付図面からあきらかになるであ
ろう。The above and other objects and novel features of the present invention are as follows:
It will become clear from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち5チツプパターンの露光に前後してチップパタ
ーン以外のウェーハ部分に一括して露光を行なってこの
部分の7オトレジストを除去する方法を用いることによ
り、例えば下層膜としての金属膜のエツチング除去を実
現し、これによりダイシングブレードの目詰り防止を図
り、かつ一方ではウェーハ湾曲の防止およびエツチング
終点検出精度の向上を図るものである。In other words, by using a method in which parts of the wafer other than the chip pattern are exposed all at once before and after the exposure of the 5-chip pattern, and the 7-photoresist in this part is removed, it is possible, for example, to remove the metal film as the underlying film by etching. This is intended to prevent clogging of the dicing blade, as well as to prevent wafer curvature and improve etching end point detection accuracy.
先ず本発明方法を実施するための装置の一例を第2図に
より説明する。図におい壬、この装置は半導体ウェーハ
上にチップパターンを一つずつ縮小露光するためのステ
ッパ10と、その後にチップパターン以外のウェーハ周
辺部を一括露光するための副露光部11とを備えている
。前記ステッパ10の前側にはウェーハ1を収納してい
るカートリッジ12を設置するローダ部13と、ウェー
ハlのオリ7うを利用して大略の位揄′決めを行ない得
る仮位置決めテーブル14を有し、更にこの位置決めテ
ーブル14上のウェーハ1を前記ステッパ10ないし副
露光部11に搬送する回転搬送アーム15を有する。ま
た、副露光部11の後側には露光完了後のウェーハを収
納するカー) 1/ノジ16を設置するアンローダ部1
7を有している。First, an example of an apparatus for carrying out the method of the present invention will be explained with reference to FIG. As shown in the figure, this apparatus is equipped with a stepper 10 for reducing exposure of chip patterns one by one on a semiconductor wafer, and a sub-exposure section 11 for subsequently exposing the periphery of the wafer other than the chip patterns at once. . On the front side of the stepper 10, there is a loader section 13 in which a cartridge 12 containing a wafer 1 is installed, and a temporary positioning table 14 capable of roughly positioning the wafer 1 using an orifice 7. Furthermore, it has a rotary transfer arm 15 for transferring the wafer 1 on the positioning table 14 to the stepper 10 or the sub-exposure section 11. Further, on the rear side of the sub-exposure section 11, there is an unloader section 1 in which the wafer is stored after exposure is completed.
7.
このアンローダ部17およびローダ部13には図示を省
略するアンシャ等が設けられ、カートリッジ12から仮
位置決めテーブル14へ、また副露光部1工からカート
リッジ16へとウェーハを移動でき得るものである。The unloader section 17 and the loader section 13 are provided with an unshader (not shown), which allows the wafer to be moved from the cartridge 12 to the temporary positioning table 14 and from the sub-exposure section 1 to the cartridge 16.
前記ステッパ10はウェーハ1を載置してこれをX、Y
および2方向、更にθ方向に位置移動できる可動ステー
ジ18を有すると共に、チップパターンを形成したレチ
クル19を縮小投影する光 ゛学系20を有する。この
光学系20は光源21゜コンデンサレンズ22.縮小結
像レンズ23.更に図外のシャッタ等を備えてレチクル
19のパターンを縮小してウェーハ1上に結像投影露光
でき。The stepper 10 places the wafer 1 and moves it to X, Y.
It has a movable stage 18 that can move in two directions, and further in the θ direction, and an optical system 20 that reduces and projects a reticle 19 on which a chip pattern is formed. This optical system 20 includes a light source 21.degree. condenser lens 22. Reduction imaging lens 23. Furthermore, a shutter (not shown) or the like is provided to reduce the size of the pattern on the reticle 19 and perform image projection exposure onto the wafer 1.
前記可動ステージ1Bの作動と協彷してウェー・・1上
に複数個のチップパターン1bを桝目状に配列露光する
(第1図参照)。In conjunction with the operation of the movable stage 1B, a plurality of chip patterns 1b are arrayed and exposed in a grid pattern on the wafer 1 (see FIG. 1).
前記副露光部11はウェーハ1をオリフラを利用して大
略位置決めする固定ステージ24と、この固定ステージ
24上のウェーハ1表面にマスクパターンを投影するた
めのマスク25と、ランプ26およびコンデンサレンズ
27からなる照明系28とを有し、ウェーハ1上にマス
ク25のパタ ′−ンを露光する。前記マスク25は前
記レチクル19と同じように透明基板上にCr等の金属
膜をバターニングした構成としている。そして、本例に
おけるマスク25のパターンは、第3図に示すように、
前記ウェーハ1上のチップパターン1bに和尚する部位
をマスク25 a L、、チップパターン1b以外のウ
ェーハ1周辺部1a((のみ光を照射、つまり露光でき
るようにしている。The sub-exposure section 11 includes a fixed stage 24 for roughly positioning the wafer 1 using an orientation flat, a mask 25 for projecting a mask pattern onto the surface of the wafer 1 on the fixed stage 24, a lamp 26, and a condenser lens 27. The illumination system 28 exposes the pattern of the mask 25 onto the wafer 1. Like the reticle 19, the mask 25 has a structure in which a metal film such as Cr is patterned on a transparent substrate. The pattern of the mask 25 in this example is as shown in FIG.
A portion of the wafer 1 that is to be exposed to the chip pattern 1b is covered with a mask 25aL, and only the peripheral portion 1a of the wafer 1 other than the chip pattern 1b can be irradiated with light, that is, exposed.
次に以上の構成の装置を用いた本発明方法の一例を説明
する。Next, an example of the method of the present invention using the apparatus configured as described above will be explained.
処理されるウェーハ1は下層膜として金属膜を全面形成
し、その上にポジ型の7オトレジスト膜を形成している
。このウェーハ1はローダ部13のカートリッジ12か
ら仮位置決めテーブル14上に移載され、オリフラを利
用し1仮の位置決めがなされた後に回転搬送アーム15
によってステッパ10の可動ステージ18上に載せられ
る。そして、このステージ18のX、Y移動と光学系2
0の投影作用の協彷によってウェーハ1表面に複数個の
チップパターン1bが桝目状に配列露光される。この場
合チップパターンは夫々が完全な形を有するように露光
され、従って円弧辺によっ℃欠けた形状となるウェーハ
周辺部には露光は行なわれない、この露光の完了後、ウ
ェーハ1は回転搬送アーム15によって副露光部11へ
移載される。A wafer 1 to be processed has a metal film formed on the entire surface as a lower layer film, and a positive type 7 photoresist film is formed thereon. The wafer 1 is transferred from the cartridge 12 of the loader section 13 onto the temporary positioning table 14, and after being temporarily positioned using the orientation flat, the rotary transfer arm 15
is placed on the movable stage 18 of the stepper 10. The X and Y movements of this stage 18 and the optical system 2
A plurality of chip patterns 1b are arranged and exposed in a square pattern on the surface of the wafer 1 by the cooperation of the projection action of 0. In this case, the chip patterns are exposed so that each has a perfect shape, and therefore, the periphery of the wafer, which has a chipped shape due to the arcuate sides, is not exposed. After this exposure is completed, the wafer 1 is transferred by rotation. It is transferred to the sub-exposure section 11 by the arm 15.
副露光部11では固定ステージ24上にウェーハ1を載
置し、そのオリフラを利用して大略位置決めする。そし
て、固定位置に対して予め位置を決め1いるマスク25
をウェーハ1上に重ね照明系28を用いてウェーハ1に
露光を行なう。これにより、ウェーハ1はチップパター
ン1b以外の周辺部1aにのみ光が一括して照射される
8この副露光が完了されたウェー/・1はアンローダ部
17のカートリッジ16内に収納される。なお、この副
露光の最中に、次のウェーハ1はステッパ10において
チップパターンの露光が行なわれており、処理効率の向
上を図っている。In the sub-exposure section 11, the wafer 1 is placed on a fixed stage 24, and approximately positioned using its orientation flat. Then, the mask 25 is positioned in advance with respect to the fixed position.
is placed on the wafer 1, and the wafer 1 is exposed to light using the illumination system 28. As a result, only the peripheral portion 1a of the wafer 1 other than the chip pattern 1b is irradiated with light at once.The wafer 1 on which the sub-exposure has been completed is stored in the cartridge 16 of the unloader section 17. Note that during this sub-exposure, the chip pattern of the next wafer 1 is exposed in the stepper 10 to improve processing efficiency.
以上のように露光の行なわれたウェーハlは次にフォト
レジストの現像処理が施されるが、ウェーハ1のチップ
パターン1b以外のフォトレジストには副露光により露
光が行なわれているために。The wafer 1 that has been exposed as described above is then subjected to a photoresist development process, but this is because the photoresist other than the chip pattern 1b of the wafer 1 has been exposed by sub-exposure.
この現像工程において核部のフォトレジストは除去され
、下層膜の金属膜が露呈される。したがりて、次のエツ
チング工程、通常ではドライエツチングによりこの部分
のAA膜は全てエツチング除去されることになる。In this development process, the photoresist in the core portion is removed and the underlying metal film is exposed. Therefore, in the next etching step, usually dry etching, all of the AA film in this area will be etched away.
この結果、後工程のダイシング工程においてブレードに
目詰りが生じることはなく、またエツチング終了後にお
いて熱応力に伴なうウェーッ・の湾曲が生じることもな
い。一方、ドライエツチング時においても比較的大きい
面積(周辺部)の金属膜がエツチングされるので、エツ
チング終点検出を高精度釦付なうことができる。As a result, the blade does not become clogged in the subsequent dicing process, and the wave does not become curved due to thermal stress after etching. On the other hand, since a relatively large area (periphery) of the metal film is etched even during dry etching, the etching end point can be detected with high precision.
(1)チップパターンの露光に前後してナツプパターン
以外の部分を一括露光しているので、ポジ型フォトレジ
ストが現像により除去されることになり、エツチング工
程においてチップパターン以外の部分の下層膜を除去で
きる。(1) Since the areas other than the nap pattern are exposed all at once before and after the exposure of the chip pattern, the positive photoresist is removed by development, and the underlying film in areas other than the chip pattern is removed during the etching process. can.
(2)前記(1)により、チノブダインングに際してウ
ェーハ周辺部において下層膜を切断する必要がなくなり
、下層膜に金属膜を使用した場合にもダイシングブレー
ドの目詰りを生じることはない。(2) According to (1) above, there is no need to cut the lower layer film at the periphery of the wafer during chinobutding, and even when a metal film is used as the lower layer film, clogging of the dicing blade does not occur.
(3)前記(1)によりウェーハの周辺部においてシリ
コンと金属膜等の下層膜との間に熱応力が生じることは
なく、ウェーハの湾曲が防止できる。(3) According to (1) above, thermal stress is not generated between silicon and a lower layer film such as a metal film in the periphery of the wafer, and wafer bending can be prevented.
(4) ウェーハ周辺部の下層膜をドライエツチングす
るので、エツチング面積を増大し、エツチングの終点検
出精度を高めることができる。(4) Since the lower layer film around the wafer is dry-etched, the etching area can be increased and the accuracy of detecting the end point of etching can be improved.
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、副露光部を
ステッパの前に設けてチップパターンの露光前に周辺部
を予め一括露光してもよい。また、ステッパの光学系の
一部を変更し、ステッパによる露光と略同時に周辺部の
の一括露光を行なうようにしてもよい。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor. For example, a sub-exposure section may be provided in front of the stepper, and the peripheral portion may be exposed all at once before exposing the chip pattern. Further, a part of the optical system of the stepper may be changed so that the peripheral portion can be exposed at once at substantially the same time as the exposure by the stepper.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である1チップ単位のステ
ッパを利用した露光技術に適用した場合について説萌し
たが、それに限定されるものではなく、数チップを同一
に露光するステッパを使用する露光方法においても同様
に適用できる。In the above explanation, the invention made by the present inventor is mainly applied to the field of application which is the background of the invention, which is an exposure technique using a stepper in units of one chip. However, the present invention is not limited to this. The present invention can be similarly applied to an exposure method using a stepper that exposes several chips at the same time.
第1図はウェーハ上のチップパターンおよび周辺部を説
明するためのウェーハ平面図。
第2図は本発明方法を実施する装置の全体構成斜視図、
第3図はマスクの平面図である。
1・・・ウェーハ、1a・・・周辺部、1b・・・チッ
プパターン、10・・・ステッパ、11・・・副露光部
、13・・・ローダ部、14・・・仮位置決めテーブル
、15・・回転搬送アーム、17・・・アンローダ部、
19・・レチクル、20・・・光学系、25・・・マス
ク、28・・・照明系。
第 1 図
)
/4
第 3 図
SFIG. 1 is a wafer plan view for explaining the chip pattern and peripheral area on the wafer. FIG. 2 is a perspective view of the overall configuration of an apparatus for carrying out the method of the present invention, and FIG. 3 is a plan view of a mask. DESCRIPTION OF SYMBOLS 1... Wafer, 1a... Peripheral part, 1b... Chip pattern, 10... Stepper, 11... Sub-exposure part, 13... Loader part, 14... Temporary positioning table, 15 ... Rotating transfer arm, 17... Unloader section,
19... Reticle, 20... Optical system, 25... Mask, 28... Illumination system. Figure 1) /4 Figure 3 S
Claims (1)
光に前後してチップパターン露光箇所以外の部位に一括
して光照射を行なうことを特徴とする写真処理方法。 2、 ウェーハにポジ型フォトレジヌト膜を形成し。 このフォトレジスト膜上に前記チップパターン露光と一
括、光照射を行なうことを特徴とする特許請求の範囲第
1項記載の写真処理方法。[Claims] 1. Selective exposure of a chip pattern on a wafer. 1. A photographic processing method characterized in that when performing a lithography process, light is irradiated all at once to areas other than the exposed area of the chip pattern before and after exposing the chip pattern. 2. Form a positive photoresin film on the wafer. 2. The photographic processing method according to claim 1, wherein the chip pattern exposure and light irradiation are performed on the photoresist film at the same time.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59089422A JPS60234318A (en) | 1984-05-07 | 1984-05-07 | Photographic processing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59089422A JPS60234318A (en) | 1984-05-07 | 1984-05-07 | Photographic processing method |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60234318A true JPS60234318A (en) | 1985-11-21 |
Family
ID=13970218
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59089422A Pending JPS60234318A (en) | 1984-05-07 | 1984-05-07 | Photographic processing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60234318A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5290709A (en) * | 1991-04-16 | 1994-03-01 | Nec Corporation | Method of manufacturing semiconductor device |
-
1984
- 1984-05-07 JP JP59089422A patent/JPS60234318A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5290709A (en) * | 1991-04-16 | 1994-03-01 | Nec Corporation | Method of manufacturing semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6617265B2 (en) | Photomask and method for manufacturing the same | |
US7794921B2 (en) | Imaging post structures using x and y dipole optics and a single mask | |
US6057206A (en) | Mark protection scheme with no masking | |
US8911920B2 (en) | Methods for fabricating EUV masks and methods for fabricating integrated circuits using such EUV masks | |
US5885756A (en) | Methods of patterning a semiconductor wafer having an active region and a peripheral region, and patterned wafers formed thereby | |
TWI356183B (en) | High throughput wafer stage design for optical lit | |
US4349621A (en) | Process for X-ray microlithography using thin film eutectic masks | |
JPH03108310A (en) | Aligner | |
JPH07117744B2 (en) | Dicing line formation method | |
JPS60234318A (en) | Photographic processing method | |
US5362583A (en) | Reticle mask exposure method comprising blank to remove incomplete circuits | |
US20210398910A1 (en) | Integrated circuit with scribe lane patterns for defect reduction | |
JPH03237459A (en) | Exposing method for semiconductor wafer and reticule for step exposing | |
JPS5931852B2 (en) | Photoresist exposure mask | |
JPH0664337B2 (en) | Photomask for semiconductor integrated circuit | |
JPH0613292A (en) | Manufacture of mask for x-ray exposure | |
CN114200796B (en) | Alignment mark and forming method thereof | |
JPH1064779A (en) | Manufacture of semiconductor device and semiconductor manufacturing apparatus for use therewith | |
JP2545431B2 (en) | Lithography reticle and reticle pattern transfer method | |
JPH03242922A (en) | Exposing apparatus of peripheral part of plate-shaped body and exposing method of periphery of wafer | |
JPS6037461B2 (en) | Pattern transfer mask | |
JP2715462B2 (en) | Reticle and method of manufacturing semiconductor device using the same | |
JPS62128121A (en) | Manufacture of semiconductor device | |
JPS627538B2 (en) | ||
JPS6155106B2 (en) |