JPS60226092A - Sense amplifier - Google Patents
Sense amplifierInfo
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- JPS60226092A JPS60226092A JP59083106A JP8310684A JPS60226092A JP S60226092 A JPS60226092 A JP S60226092A JP 59083106 A JP59083106 A JP 59083106A JP 8310684 A JP8310684 A JP 8310684A JP S60226092 A JPS60226092 A JP S60226092A
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Abstract
Description
【発明の詳細な説明】
(技術分野)
く5
本発明は、同期式CMO8RAM(相補型電界効果トラ
ンジスタランダムアクセスメモリ)のセンスアンプに関
するものである。DETAILED DESCRIPTION OF THE INVENTION (Technical Field) 5. The present invention relates to a sense amplifier for a synchronous CMO8RAM (complementary field effect transistor random access memory).
(従来技術)
第1図はスタティック型CMO8RAMの従来の一例の
要部を示す回路図でめる。第1図では1列のみ示してい
るが、メモリセル(CI−Cn)は通常複数列配置され
る。メモリセルはCIの如くCMOB構造のpチャネル
MO8)ランジスタ(以下−pMO8’l’というo)
Q7とnチャネルM08トランジスタ(以下、nMO8
Tと−う0)Q9からなるインバータと、0MO8構造
のpMO8TQ11.nM08TQ、、からなるインバ
ータ対一方のゲート部から他方のドレイン部へのたすき
掛は接続によ多構成され、2個のゲート・ドレイン接続
節点は、nMO8TQ1t + Ql鵞によシそれぞれ
ビットラインBL、BLに接続される。4nMO8T
χQtt 。(Prior Art) FIG. 1 is a circuit diagram showing a main part of a conventional example of a static type CMO8RAM. Although only one column is shown in FIG. 1, memory cells (CI-Cn) are usually arranged in a plurality of columns. The memory cell is a p-channel MO8) transistor (hereinafter referred to as -pMO8'l') with a CMOB structure like CI.
Q7 and n-channel M08 transistor (hereinafter referred to as nMO8)
An inverter consisting of T and pMO8TQ11. A pair of inverters consisting of nM08TQ, , cross-over from the gate part of one to the drain part of the other is configured by multiple connections, and the two gate-drain connection nodes are nMO8TQ1t + Ql and the bit lines BL, respectively. Connected to BL. 4nMO8T
χQtt.
QllのゲートはワードラインWL14C接続され、W
L、によシメモリセルCIの情報の取り出しが制御され
る。The gate of Qll is connected to word line WL14C and W
L, the extraction of information from the memory cell CI is controlled.
ビットラインBL、BLの一方はpMO8T Qts
。One of the bit lines BL and BL is pMO8T Qts
.
Q14によシミ源端子VDDに接続され、他方にはデー
タ書込み回路及び、読出し用のセンスアンプが接続され
ている。Q14 is connected to the stain source terminal VDD, and the other side is connected to a data write circuit and a sense amplifier for reading.
第1図の14 A Mにおいて、データの読出しは次の
様に行なわれる。アドレスが非確定のとき、プリチャー
ジパルスPCは′L″であり、pMO8TQra *
Q14 は導通状態となシ、ビットラインBL。At 14 AM in FIG. 1, data reading is performed as follows. When the address is undefined, the precharge pulse PC is 'L'' and pMO8TQra *
Q14 is not conductive and bit line BL.
BLは”H”にプリチャージされる。アドレスが確足し
、ワードラインWL、が選択されると、プリチャージパ
ルスPCがH”になシ、pMos’rQ1s + Q1
4は非導通状態となる。同時に、ワードライyWL、
が”H”に11>、nMO8T Qt 1@ Qtxが
導通状態となシ、メモリセルC1の内容に応じてビット
ラインBL、 BLの一方がL″に変化し始める。この
ビットラインBL、BLの電位変化を、BL、BLの他
方に接続されたセンスアンプによシ検知してデータの出
力を行なう。BL is precharged to "H". When the address is established and the word line WL is selected, the precharge pulse PC becomes H", pMos'rQ1s + Q1
4 is in a non-conductive state. At the same time, word dry yWL,
When nMO8T Qt1@Qtx becomes "H", one of the bit lines BL, BL starts to change to "L" according to the contents of the memory cell C1. A potential change is detected by a sense amplifier connected to the other of BL and BL, and data is output.
この場合、第2図に示す、従来のNANDゲートG、
、 G、を交差接続したラッチ型のセンスアンプでは、
ビットラインBL、BLの電位が、NANDゲ−トG、
、G、のしきい値電圧を越えて初めてデータが検知され
る。つま)、第2図に示すセンスアンプを用いた場合、
RAMを筒速動作させるためにはビットラインBL、B
Lの電位変化を速くする必要かめる。In this case, the conventional NAND gate G shown in FIG.
, G, are cross-connected in a latch type sense amplifier,
The potential of the bit lines BL, BL is the same as that of the NAND gate G,
, G, is exceeded before data is detected. When using the sense amplifier shown in Figure 2,
To operate RAM at cylinder speed, bit lines BL, B
It is necessary to speed up the potential change of L.
ここで、第1図においてビットラインBL、 BLが′
H″からL”に変化する速度は、メモリセルCt 17
’lノnMO8T(Qs * Qll L (Qto
+ Ql 2→の対のコンダクタンスgm で決足され
る。従りて、nMO8T Qs = Qso −Qtl
、Q!x の寸法を大きくしてコンダクタンスgm を
大きくすれば、の高速動作は達成される。しかし、メモ
リセル内ゆえに、上記の改良手段は、胃集積度化をめる
場合、望ましいものではない。Here, in FIG. 1, the bit lines BL and BL are '
The speed of change from H'' to L'' is the memory cell Ct 17
'lnonMO8T(Qs * Qll L (Qto
It is determined by the conductance gm of the pair +Ql 2→. Therefore, nMO8T Qs = Qso - Qtl
,Q! By increasing the dimension x and the conductance gm, high-speed operation of can be achieved. However, because of the internal nature of the memory cell, the above-mentioned improvement measures are not desirable when increasing the degree of gastric integration.
ければならず、RAMの高集積度化が困難になるという
欠点かめった。This resulted in the drawback that it became difficult to increase the degree of integration of the RAM.
(発明の目的)
本発明の目的は、上記欠点を除去し、高集積度を保ちつ
つ読出し動作速度金回上させたCMO8RAM =i実
現可能とするセンスアンプを提供することにある。(Object of the Invention) An object of the present invention is to provide a sense amplifier which eliminates the above-mentioned drawbacks and enables the implementation of CMO8RAM=i, which increases the read operation speed while maintaining a high degree of integration.
(発明の構成)
不発明のセンスアンプは、メモリセルのうちの選択され
たものに含まれる情報信号を検知するように1対のど、
トラインによってメモリセルのプレイに接続されるセン
スアンプであって、一方の前記ビットラインをゲート入
力とする一導電型の第1のMOSトランジスタと、他方
の前記と、トラインをゲート入力とする一導電型の第2
のMOSトランジスタと、前記第1.第2のMOSトラ
ンジスタの各一方の端子間の共通接続節点と第1の電源
端子間に接続された一導電型の第3のMOS)ランジス
タと、前記第1のIV108トランジスタの他方の端子
と第2の電源端子間に接続された逆導電型の第4のMO
Sトランジスタと、前記第2のMOS)ランジスタの他
方の端子とg2の電源端子間に接続された逆導電型の第
5のA40Sトランジスタと、前記第1のMOSトラン
ジスタと前記第4のMo8)ランジスタの共通接続節点
と前記第2の電源端子間に接続された逆導電型の第6の
MOSトランジスタとからなシ、前記第4゜第5のMo
8)ランジスタのゲート入力を前記第2のMo8)ラン
ジスタと前記第5のMo8トランジスタの共通接続節点
に共通接続し、かつ前記第3のMo8)ランジスタのゲ
ート入力と前記第6のMo8)ランジスタのゲート入力
とを共通接続しセンスアンプの導電性を制御するための
制御端子に接続し、前記第1のMo8)ランジスタの他
方の端子を出力端子に接続したことから構成される。(Structure of the Invention) The inventive sense amplifier includes a pair of throats configured to detect information signals contained in selected ones of the memory cells.
A sense amplifier is connected to a play of a memory cell by a trine, and includes a first MOS transistor of one conductivity type having one of the bit lines as a gate input, and a first MOS transistor of one conductivity type having the other bit line as a gate input. Type 2
MOS transistor, and the first MOS transistor. a third MOS transistor of one conductivity type connected between a common connection node between one terminal of each of the second MOS transistors and the first power supply terminal; A fourth MO of opposite conductivity type connected between the power supply terminals of
a fifth A40S transistor of an opposite conductivity type connected between the other terminal of the second MOS) transistor and the power supply terminal of g2; the first MOS transistor and the fourth Mo8) transistor; and a sixth MOS transistor of opposite conductivity type connected between the common connection node of and the second power supply terminal;
8) The gate inputs of the transistors are commonly connected to the common connection node of the second Mo8) transistor and the fifth Mo8) transistor, and the gate inputs of the third Mo8) transistor and the sixth Mo8) transistor are connected in common. The gate input is commonly connected to the control terminal for controlling the conductivity of the sense amplifier, and the other terminal of the first Mo8) transistor is connected to the output terminal.
すなわち、本発明のセンスアンプは、ビットラインBL
、BL を入力とするMo8)ランジスタによル構成さ
れたシングルエンド型の差動増幅器と、差動増幅器の負
荷用のMo8)ランジスタと同じ電源端子と出力端子と
の間に接続された、負荷用MO8)ランジスタと同一の
導電型のMo8トランジスタとから構成され、差動増幅
器の一流源のMo8)ランジスタのゲートと、差動増幅
器の出力端子に接続されたMOSトラン7スタのゲート
ヲ共コ市接続した回路からなっている。That is, the sense amplifier of the present invention has a bit line BL
, BL, and a load connected between the same power terminal and output terminal as the Mo8) transistor for the load of the differential amplifier. The gate of the Mo8) transistor, which is the primary source of the differential amplifier, and the gate of the MOS transistor connected to the output terminal of the differential amplifier are in common. Consists of connected circuits.
(実施例)
以下、本発明の実施例について図面を参照して説明する
。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings.
第3図は本発明の第1の実施例を示す回路図である。FIG. 3 is a circuit diagram showing a first embodiment of the present invention.
本実施例は、メモリセルのうちの選択されたものに含ま
れる情報信号を検知するように1対のビットラインBL
、BLによってメモリセルのアレイに接続されるセンス
アンプでろって、
ビットラインBLをゲート入力とするnMo8TQaと
、ビットラインBLをゲート入力とするnMo8TQI
と、nMo8TQx、Qa の各ソース間の共通接続節
点N1と接地端子GND間に接続されたnMo8’l’
Q3と、nMo8TQ1のドレインと電源端子VDD間
に接続されたpMO8TQ、と、nMo8TQ2ty)
ドレインと11源端子vDD間1ci続されfcpMO
8TQ5.!:、nMo8TQtとnMo8TQ4の共
通接続節点と電源端子vDD間に接続されたpMO8T
Q、とからなり、1)Mo8TQ4− Qsのゲート入
力f n MOS T Q !とpMO8TQ、の共通
接続節点N!に共通接続し、nMo8TQ3のゲート入
力とpMO8TQ6のゲート入力とを共通接続しセンス
アンプの導電性を制御するための制御端子REVc接続
し、nMo8TQtのドレインを出力端子0UT4C接
続したことから構成される。In this embodiment, a pair of bit lines BL are configured to sense information signals contained in selected ones of the memory cells.
, a sense amplifier connected to the array of memory cells by BL, nMo8TQa whose gate input is the bit line BL, and nMo8TQI whose gate input is the bit line BL.
and nMo8'l' connected between the common connection node N1 between each source of nMo8TQx and Qa and the ground terminal GND.
Q3, pMO8TQ connected between the drain of nMo8TQ1 and power supply terminal VDD, and nMo8TQ2ty)
1ci connected between drain and 11 source terminal vDD fcpMO
8TQ5. ! :, pMO8T connected between the common connection node of nMo8TQt and nMo8TQ4 and power supply terminal vDD
1) Mo8TQ4-Qs gate input f n MOS T Q ! and pMO8TQ, the common connection node N! The gate input of nMo8TQ3 and the gate input of pMO8TQ6 are commonly connected to the control terminal REVc for controlling the conductivity of the sense amplifier, and the drain of nMo8TQt is connected to the output terminal 0UT4C.
なお、n MOS T Q 1と910寸法およびnM
o8TQ4とQllの寸法は等しく、6対のトランジス
タは同一のコンダクタンスgm金保有しているものとす
る。In addition, n MOS T Q 1 and 910 dimensions and nM
It is assumed that o8TQ4 and Qll have the same dimensions, and the six pairs of transistors have the same conductance gm gold.
次に、本実施例の動作について説明する。Next, the operation of this embodiment will be explained.
ここで、制御端子R,EおよびビットラインBL。Here, control terminals R, E and bit line BL.
BLが′H”である場合には、Mo8T(Qa 、 Q
l)。When BL is 'H', Mo8T(Qa, Q
l).
(Qs 、Ql )の各々対応する端子電位は等しくな
ρ、n Mo 8 TQ 1を流れる′電流とnMo8
TQ*を流れる電流は等しくなる。いま、この状態から
ビットラインBLが”L”に下がり始めると、nMo8
TQ1 を流れる電流は減少するが、nMo8TQs
によシ構成される足電流源によりnMO,5TQt を
流れる電流はn 1vl−08TQ 1 金泥xLる電
流の減少分だけ増加する。nMo8TQz t”流れる
電流の増加に従ってpMO8TQ= による電圧降下に
ょシ節点N2の電位が下がる。節点N2の電位が下がる
とpM−O8TQ4の抵抗が減少し、また、nA40S
TQtを流れる電流も減少するので、nMo8TQ4
による電圧降下が小ざくなフ、出力端子(JUTの電位
が上昇する。また、逆にビットラインBLがL”に下が
る場合も同様に、nMo8TQ* k流れる電流が減少
し、nMo8TQ1 を流れる電流が増力口し、節点N
2の電位が上昇して出力端子OUTの電位が降下する。The corresponding terminal potentials of (Qs, Ql) are equal to ρ, the current flowing through nMo8TQ1 and nMo8
The currents flowing through TQ* will be equal. Now, when the bit line BL starts to fall to "L" from this state, nMo8
Although the current flowing through TQ1 decreases, nMo8TQs
The current flowing through nMO,5TQt due to the current source configured as shown in FIG. As the current flowing through nMo8TQz t" increases, the potential at node N2 decreases due to the voltage drop due to pMO8TQ=. When the potential at node N2 decreases, the resistance of pM-O8TQ4 decreases, and nA40S
Since the current flowing through TQt also decreases, nMo8TQ4
If the voltage drop caused by the drop is small, the potential of the output terminal (JUT) increases. Conversely, when the bit line BL goes low, the current flowing through nMo8TQ*k decreases, and the current flowing through nMo8TQ1 decreases. Power booster, node N
The potential of the output terminal OUT increases and the potential of the output terminal OUT decreases.
以上説明した如く、本実施例では、ビットラインBL、
BLの一方の電位がH”から”L”に下がることにより
、出力端子0tJTの電位が上昇または下降して、メモ
リセルの内容を検知することができる。As explained above, in this embodiment, the bit lines BL,
When one potential of BL falls from "H" to "L", the potential of the output terminal 0tJT rises or falls, and the contents of the memory cell can be detected.
lた、この動作は、ビットラインBL、B〒の一方の電
位が下が9、ビットラインBLとBLの間に電位差がで
きると始まるものであるから、回路のしきい値以下にビ
ットラインの電位が下がらないと検出動作が行なわれな
いという、従来のセンスアンプの欠点を除去できる。Additionally, this operation begins when the potential of one of the bit lines BL and B is lower than 9 and there is a potential difference between the bit lines BL and BL, so if the bit line is below the threshold of the circuit. This eliminates the drawback of conventional sense amplifiers that a detection operation is not performed unless the potential drops.
また、読出し時以外には、制御端子REを′L″にして
nMO8TQs t−非導通状態にし、センスアンプを
休止状態にでき、消費電力を減らすことができる。しか
し、出力端子OUTが不足状態になると、センスアンプ
の出力を人力としている回路の消費電力が増加するので
、休止時にはpMO8TQsにより出力端子OUTを′
Hnにつり上げている。In addition, at times other than reading, the control terminal RE is set to 'L' to put the nMO8TQs into a non-conducting state, and the sense amplifier can be placed in a dormant state, thereby reducing power consumption.However, when the output terminal OUT is in an insufficient state, In this case, the power consumption of the circuit that uses the sense amplifier's output manually increases, so the output terminal OUT is
It is hoisted to Hn.
第4図は本発明の第2の実施例を示す回路図でおる。本
実施例は第3図におけるMOS)ランジスタの導電型、
及び電源端子、信号端子の極性を反対にしたもので、対
応する部分には同一符号を用い、かつ、それにダラシ、
を付けて示しである。FIG. 4 is a circuit diagram showing a second embodiment of the present invention. In this embodiment, the conductivity type of the MOS transistor shown in FIG.
, and the polarity of the power terminal and signal terminal are reversed, and corresponding parts are given the same symbol, and the same symbol is used.
It is shown with .
本実施例の動作原理は第3図と同様であシ、同様の効果
が得られる。The operating principle of this embodiment is the same as that in FIG. 3, and similar effects can be obtained.
(発明の効果)
以上、詳細説明したとおり、本発明のセンスアンプは、
上記の構成により、0MO8RAMの休止時の消費′電
力をおさえながら、読出し速度を同上する効果t″Mす
る。(Effects of the Invention) As described above in detail, the sense amplifier of the present invention has the following features:
The above configuration has the effect of increasing the read speed while suppressing power consumption when the 0MO8RAM is at rest.
第1図は従来の0MO8RAM の−例の要部を示す回
路図、第2図は従来のセンスアンプの一例を示す回路図
、第3図は本発明の第1の実施例を示す回路図、第4図
は本発明の第2の実施例を下す回路図である。
BL、BL、・−・ビットライン、Ct t C2g
Un・・・・・・メモリセル、G、、G!・・・・・・
NANDゲート、GNLI・・・・・・接地端子、N1
e Nl’ I N、 I N2’・・・・・・節点、
OUT・・・・・・出力端子、PC・・・・・・プリチ
ャージパルス、Qt t Q2 * Qs j Q4
’ + Qs j Qs ’ *Qs〜Q14・・・・
・・nチャネルMO8)ランジスタ、Qt ’ t Q
t ’ # Qs ’ e Q4 w Qll # Q
s I Qt e Qs・・・・・・pチャネルM(J
S)ランジスタ、BE・・・・・・制御端子、vDD’
・・・・・電源端子、WL、、WL、、WLn・・・・
ワードライン。
第2閃
oUT
乃3図
oUT
乃4圀FIG. 1 is a circuit diagram showing the main part of an example of a conventional 0MO8RAM, FIG. 2 is a circuit diagram showing an example of a conventional sense amplifier, and FIG. 3 is a circuit diagram showing a first embodiment of the present invention. FIG. 4 is a circuit diagram of a second embodiment of the present invention. BL, BL, --- Bit line, Ct t C2g
Un...Memory cell, G,,G!・・・・・・
NAND gate, GNLI...Ground terminal, N1
e Nl' I N, I N2'...Node,
OUT...Output terminal, PC...Precharge pulse, Qt t Q2 * Qs j Q4
' + Qs j Qs ' *Qs~Q14...
・・n channel MO8) transistor, Qt' tQ
t '# Qs ' e Q4 w Qll # Q
s I Qt e Qs...p channel M(J
S) Transistor, BE... Control terminal, vDD'
...Power terminal, WL,, WL,, WLn...
word line. 2nd Flash oUT No. 3 oUT No. 4
Claims (1)
を検知するように1対のと、トラインによってメモリセ
ルの7レイに接続されるセンスアンプであって、 一方の前記ビットラインをゲート入力とする一導電型の
第1のMOSトランジスタと、他方の前記ビットライン
金ゲート入力とする一導電型の第2のMOSトランジス
タと、前記第1.第2のMO8トランジス′りの各一方
の端子間の共通接続節点と第1の電源端子間に接続され
た一導電型の第3のMOS)ランジスタと、前記第1の
MOSトランジスタの他方の端子と第2の電源端子間に
接続された逆導電型の第・4のMOS)ランジスタと、
前記第2のMOS)ランジスタの他方の端子と第2の゛
電源端子間に接続された逆4電型の第5のMOSトラン
ジスタと、前記第1のMOS)ランジスタと前記第4の
MOS)ランジスタの共通接続節点と前記第2の電源端
子間に接続された逆導電型の第6のMOS)7ンジスタ
とからなシ、前記第4、第5のMOS)ランジスタのゲ
ート入力を前記第2のMOS)ランジスタと前記第5の
MOS)ランジスタの共通接続節点に共通i続し、前記
第3のMOS)ランジスタのゲート入力と前記第6のM
OS )ランジスタのゲート入力とを共通接続しセンス
アンプの導電性を制御する制御端子に接続し、前記第1
のMOS)ランジスタの他方の端子を出力端子に接続し
たことを特徴とするセンスアンプ。[Scope of Claims] A sense amplifier connected to seven arrays of memory cells by a pair of and trines so as to sense information signals contained in selected ones of the memory cells, the sense amplifier comprising: a first MOS transistor of one conductivity type having a bit line as a gate input; a second MOS transistor of one conductivity type having a gold gate input of the other bit line; a third MOS transistor of one conductivity type connected between the common connection node between one terminal of each of the second MO8 transistors and the first power supply terminal; and the other terminal of the first MOS transistor. and a fourth MOS transistor of a reverse conductivity type connected between the second power supply terminal and the second power supply terminal;
a fifth MOS transistor of an inverted quaternary voltage type connected between the other terminal of the second MOS) transistor and a second power supply terminal; the first MOS) transistor; and the fourth MOS) transistor. and a sixth MOS transistor of the opposite conductivity type connected between the common connection node of the transistor and the second power supply terminal, and the gate input of the fourth and fifth MOS transistor The gate input of the third MOS) transistor and the sixth MOS) transistor are commonly connected to the common connection node of the MOS) transistor and the fifth MOS) transistor.
(OS) is commonly connected to the gate input of the transistor and connected to a control terminal that controls the conductivity of the sense amplifier, and the first
A sense amplifier characterized in that the other terminal of a MOS) transistor is connected to an output terminal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59083106A JPS60226092A (en) | 1984-04-25 | 1984-04-25 | Sense amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59083106A JPS60226092A (en) | 1984-04-25 | 1984-04-25 | Sense amplifier |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60226092A true JPS60226092A (en) | 1985-11-11 |
JPH0560198B2 JPH0560198B2 (en) | 1993-09-01 |
Family
ID=13792945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59083106A Granted JPS60226092A (en) | 1984-04-25 | 1984-04-25 | Sense amplifier |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60226092A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03116493A (en) * | 1989-09-28 | 1991-05-17 | Toshiba Micro Electron Kk | Sense amplifier circuit |
-
1984
- 1984-04-25 JP JP59083106A patent/JPS60226092A/en active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03116493A (en) * | 1989-09-28 | 1991-05-17 | Toshiba Micro Electron Kk | Sense amplifier circuit |
JPH0531238B2 (en) * | 1989-09-28 | 1993-05-12 | Toshiba Maikuro Erekutoronikusu Kk |
Also Published As
Publication number | Publication date |
---|---|
JPH0560198B2 (en) | 1993-09-01 |
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