JPS60222911A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPS60222911A JPS60222911A JP7939484A JP7939484A JPS60222911A JP S60222911 A JPS60222911 A JP S60222911A JP 7939484 A JP7939484 A JP 7939484A JP 7939484 A JP7939484 A JP 7939484A JP S60222911 A JPS60222911 A JP S60222911A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えば電源電圧変換回路を有する半導体集
積回路メモリ等忙使用される基準電圧発生回路に関する
。
積回路メモリ等忙使用される基準電圧発生回路に関する
。
一般に、基準電圧発生回路は、集積回路中で必要とする
定電圧を発生するものである。微細化されたＭＯＳＦＥ
Ｔを含むＶＬＳＩにおいては、外部供給電源電圧（例え
ば５Ｖ）とＶＬＳＩ内部での使用電圧（例えば３Ｖ）が
異なる場合がある。これは例えば信頼性を向上させるた
めで、その際に用いられる電源電圧変換回路の一構成要
素としてこの基準電圧発生回路が用いられている。
定電圧を発生するものである。微細化されたＭＯＳＦＥ
Ｔを含むＶＬＳＩにおいては、外部供給電源電圧（例え
ば５Ｖ）とＶＬＳＩ内部での使用電圧（例えば３Ｖ）が
異なる場合がある。これは例えば信頼性を向上させるた
めで、その際に用いられる電源電圧変換回路の一構成要
素としてこの基準電圧発生回路が用いられている。
第１図は、このような基準電圧発生回路の基本構成を示
している。図において、１１は負荷で、この負荷１１の
一端には電源電圧ｖＤＤが印加される電源端子１２が接
続され、他端には非線形電圧電流特性を有する素子１３
を介して接地点ｖａ８が接続される。そして、上記負荷
１ノと上記非線形素子１３との接続点から基準電圧ｖｒ
ｅｆを得るようになっている。
している。図において、１１は負荷で、この負荷１１の
一端には電源電圧ｖＤＤが印加される電源端子１２が接
続され、他端には非線形電圧電流特性を有する素子１３
を介して接地点ｖａ８が接続される。そして、上記負荷
１ノと上記非線形素子１３との接続点から基準電圧ｖｒ
ｅｆを得るようになっている。
第２図は、上記第１図の回路の構成例を示すもので、負
荷１１はダートが接地点ｖ８８に接続されたＰチャネル
形のＭＯＳＦＥＴ １４からなシ、非線形素子１３は、
ダート、ドレイン間が接続され直列接続されたＮチャネ
ル形のＭＯＳＦＥＴ Ｊ ５ 。
荷１１はダートが接地点ｖ８８に接続されたＰチャネル
形のＭＯＳＦＥＴ １４からなシ、非線形素子１３は、
ダート、ドレイン間が接続され直列接続されたＮチャネ
ル形のＭＯＳＦＥＴ Ｊ ５ 。
１６および１７からなる。なお、上記ＭＯ８［’ＥＴ１
５．１６および１７のパックタートはそれぞれのンース
に接続されている。
５．１６および１７のパックタートはそれぞれのンース
に接続されている。
第３図は、上記非線形素子１３としてのＭＯＳＦＥＴ
１５ 、１６および１７の直列回路における電圧電流特
性を示している。実線で示すように、印加電圧が所定の
電圧ＶｃＫ達すると急激に電流が流れ始めるので、この
回路に直列接続された負荷１１ （ＭＯＳＦＥＴ １４
）によってこの電流が電圧に変換され、出力電圧Ｖｒ
ｅｆとしてＶ。レベル付近の定電圧が得られる。この電
圧は電源電圧ｖＤＤによらない。
１５ 、１６および１７の直列回路における電圧電流特
性を示している。実線で示すように、印加電圧が所定の
電圧ＶｃＫ達すると急激に電流が流れ始めるので、この
回路に直列接続された負荷１１ （ＭＯＳＦＥＴ １４
）によってこの電流が電圧に変換され、出力電圧Ｖｒ
ｅｆとしてＶ。レベル付近の定電圧が得られる。この電
圧は電源電圧ｖＤＤによらない。
しかし、前記第２図に示した構成では、定電圧を発生す
る際、ＭＯＳＦＥＴ Ｊ ４〜１７を介して貫通電流が
流れ、消費電力が増大する欠点がある。
る際、ＭＯＳＦＥＴ Ｊ ４〜１７を介して貫通電流が
流れ、消費電力が増大する欠点がある。
今、前記第２図における負荷１７ （ＭＯＳＦＥＴ７４
）の特性を前記第３図の破線で示すものとすると、出力
電圧Ｖ ｒｅｌはＶ、［Ｖ］となり、この時の電流るが
、回路が動作しない時には無駄である。
）の特性を前記第３図の破線で示すものとすると、出力
電圧Ｖ ｒｅｌはＶ、［Ｖ］となり、この時の電流るが
、回路が動作しない時には無駄である。
このような欠点を除去して低消費電力化を図るため、第
４図に示すように、負荷ＭＯ８ＦＥＴ １４０ケ１−ト
にスタンドパイ時にハイ（”Ｈ” ）レベル、アクティ
ブ時にロー（”Ｌ”）レベルとなる信号、例えばチップ
イネーブル信号ＣＥを供給して導通制御することにより
、このＭＯＳＦＥＴ １４をスタンドパイ時にオフ状態
とすれば、スタンドパイ時の貫通電流ＩＡを零にできる
。しかし、このような構成では、スタンドバイ時時に出
力電圧■ｒｅｆがＯｖとなり、スタンドパイ状態からア
クティブ状態に移行する時の出力電圧■ｒｅｆは、第５
図に示すように１０ｖ＃からＩＩ ｖＡ＃までゆっくり
と立ち上がる。このため、出力電圧Ｖｒｅｆが定常値Ｖ
Ａに達するまでには多大な時間が必要となシ、集積回路
の速度特性を低下させる欠点がある。
４図に示すように、負荷ＭＯ８ＦＥＴ １４０ケ１−ト
にスタンドパイ時にハイ（”Ｈ” ）レベル、アクティ
ブ時にロー（”Ｌ”）レベルとなる信号、例えばチップ
イネーブル信号ＣＥを供給して導通制御することにより
、このＭＯＳＦＥＴ １４をスタンドパイ時にオフ状態
とすれば、スタンドパイ時の貫通電流ＩＡを零にできる
。しかし、このような構成では、スタンドバイ時時に出
力電圧■ｒｅｆがＯｖとなり、スタンドパイ状態からア
クティブ状態に移行する時の出力電圧■ｒｅｆは、第５
図に示すように１０ｖ＃からＩＩ ｖＡ＃までゆっくり
と立ち上がる。このため、出力電圧Ｖｒｅｆが定常値Ｖ
Ａに達するまでには多大な時間が必要となシ、集積回路
の速度特性を低下させる欠点がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、スタンドバイ時の消費ｍ力を
低減できるとともに、スタンドバイ状態からアクティブ
状態に移行した際に速やかに所定のレベルの定電圧を発
生できる基準電圧発生回路を提供することである。
その目的とするところは、スタンドバイ時の消費ｍ力を
低減できるとともに、スタンドバイ状態からアクティブ
状態に移行した際に速やかに所定のレベルの定電圧を発
生できる基準電圧発生回路を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、前記第４図における負荷ＭＯ８Ｆ’ＥＴ ２４
と並列に高抵抗素子を接続したもので、上記負荷ＭＯ８
ＦＥＴ １４はスタンドバイ時にオフ状態とし、上記高
抵抗素子によって出力ノードを所定のレベルに設定する
ことにより、動作速度を大幅に低下させることなく低消
費電力化を図れるようにしたものである。
ために、前記第４図における負荷ＭＯ８Ｆ’ＥＴ ２４
と並列に高抵抗素子を接続したもので、上記負荷ＭＯ８
ＦＥＴ １４はスタンドバイ時にオフ状態とし、上記高
抵抗素子によって出力ノードを所定のレベルに設定する
ことにより、動作速度を大幅に低下させることなく低消
費電力化を図れるようにしたものである。
以下、この発明の一実施例について図面を参照して説明
する。第６図は基本構成を示している。図において、１
８はチップイネーブル信号ＣＥで制御される遮断手段と
してのスイッチ、１９は負荷、２０は非線形電圧電流特
性を有する素子で、これらスイッチ１８．負荷Ｊ９およ
び非線形素子２０は、電源電圧ｖＤＤが印加される電源
端子２１ｈと接地点７８８間に直列接続される。そして
、上記負荷１９と非線形素子２０との接続点Ｎと電源端
子２１ｂ間には、高抵抗素子２２が挿接され、上記接続
点Ｎから出力電圧ｖｒｅｆを得るようにして成る。
する。第６図は基本構成を示している。図において、１
８はチップイネーブル信号ＣＥで制御される遮断手段と
してのスイッチ、１９は負荷、２０は非線形電圧電流特
性を有する素子で、これらスイッチ１８．負荷Ｊ９およ
び非線形素子２０は、電源電圧ｖＤＤが印加される電源
端子２１ｈと接地点７８８間に直列接続される。そして
、上記負荷１９と非線形素子２０との接続点Ｎと電源端
子２１ｂ間には、高抵抗素子２２が挿接され、上記接続
点Ｎから出力電圧ｖｒｅｆを得るようにして成る。
上記のような構成において、スイッチ１８は、チップイ
ネーブル信号ＣＦによってスタントノぐイ時に遮断され
、アクティブ時に導通される。従って、スタンドバイ時
には、接続点Ｎの電位は高抵抗素子２２の抵抗値と非線
形素子２０の抵抗値との比によって決定される電源電圧
ｖＤＤの分圧値となる。この時、電源端子２１１］から
高抵抗素子２２および非線形素子２０を介して貫通電流
が流れるが、この値は負荷１９および非線形素子２０を
介して流れる貫通電流より充分小さな値でちり、低消費
電力化できる。
ネーブル信号ＣＦによってスタントノぐイ時に遮断され
、アクティブ時に導通される。従って、スタンドバイ時
には、接続点Ｎの電位は高抵抗素子２２の抵抗値と非線
形素子２０の抵抗値との比によって決定される電源電圧
ｖＤＤの分圧値となる。この時、電源端子２１１］から
高抵抗素子２２および非線形素子２０を介して貫通電流
が流れるが、この値は負荷１９および非線形素子２０を
介して流れる貫通電流より充分小さな値でちり、低消費
電力化できる。
また、接続点Ｎの電位はスタントノ々イ時にＯＶとなら
ないため、スタンドバイ状態からアクティプ状態への移
行の際、出力電圧ｖｒｅ、の立ち上がシを高速化できる
。
ないため、スタンドバイ状態からアクティプ状態への移
行の際、出力電圧ｖｒｅ、の立ち上がシを高速化できる
。
第７図は、上記第６図の回路の構成を示すもので、前記
第４図の回路と同一構成部には、同じ符号を付してその
説明は省略する。すなわち、ＭＯＳＦＥＴ Ｊ ４と１
５との接続点と電源電圧ＶＤＤが印加される端子２３と
の間に、高抵抗素子２２を挿接したものである。
第４図の回路と同一構成部には、同じ符号を付してその
説明は省略する。すなわち、ＭＯＳＦＥＴ Ｊ ４と１
５との接続点と電源電圧ＶＤＤが印加される端子２３と
の間に、高抵抗素子２２を挿接したものである。
第８図は、非線形素子としてのＭＯＳＦＥＴ １５ 。
１６および１７の直列回路における電圧電流特性をセミ
ログ１０ツトして示している。アクティブ時には出力電
圧ｖｒｅｆ ”” ＶＡ ％ 貫通電流が工えテするの
に対し、スタンドバイ時には負荷が高抵抗となるため、
貫通電流を数ケタ低い−Ｒｔで減少できる。これによっ
てスタンドバイ電流は、ｌμＡ以下となシ、電池によっ
て作動されるシステムでも許容できる値となる。この時
、出力電圧ｖｒｅｆは■ｓＴとなシ、Ｏｖよシ高いので
、スタンドバイ状態からアクティブ状態に移行する際の
出力電圧ｖｒｅｆは、第９図に示すように高速に定常値
ｖＡまで、上昇する。
ログ１０ツトして示している。アクティブ時には出力電
圧ｖｒｅｆ ”” ＶＡ ％ 貫通電流が工えテするの
に対し、スタンドバイ時には負荷が高抵抗となるため、
貫通電流を数ケタ低い−Ｒｔで減少できる。これによっ
てスタンドバイ電流は、ｌμＡ以下となシ、電池によっ
て作動されるシステムでも許容できる値となる。この時
、出力電圧ｖｒｅｆは■ｓＴとなシ、Ｏｖよシ高いので
、スタンドバイ状態からアクティブ状態に移行する際の
出力電圧ｖｒｅｆは、第９図に示すように高速に定常値
ｖＡまで、上昇する。
なお、この発明は上記実施例に限定されるものではなく
、例えば第１０図に示すように構成しても良い。すなわ
ち、電源電圧ｖＤＤが印加される電源端子２４ｍと接地
点Ｖｓｓ間には、チップイネーブル信号ＣＥで制御され
るスイッチ１８、負荷としての抵抗２５、および非線形
素子として働くダイオードＤＩ、Ｄ２．・・・＋ Ｄ
ｎが直列接続される。上記抵抗２５とダイオードＤ１と
の接続点Ｎと電源端子２４ｂとの間には、Ｐチャネルデ
ィグレッション形のＭＯ８Ｆ’ＥＴ ２６が挿接され、
このＭＯ８Ｆ’ＥＴ ２６のダートには上記接続点Ｎが
接続される。そして、この接続点Ｎから出力電圧ｖｒｅ
ｆを得るようにして成る。
、例えば第１０図に示すように構成しても良い。すなわ
ち、電源電圧ｖＤＤが印加される電源端子２４ｍと接地
点Ｖｓｓ間には、チップイネーブル信号ＣＥで制御され
るスイッチ１８、負荷としての抵抗２５、および非線形
素子として働くダイオードＤＩ、Ｄ２．・・・＋ Ｄ
ｎが直列接続される。上記抵抗２５とダイオードＤ１と
の接続点Ｎと電源端子２４ｂとの間には、Ｐチャネルデ
ィグレッション形のＭＯ８Ｆ’ＥＴ ２６が挿接され、
このＭＯ８Ｆ’ＥＴ ２６のダートには上記接続点Ｎが
接続される。そして、この接続点Ｎから出力電圧ｖｒｅ
ｆを得るようにして成る。
このような構成においても基本的には上記実施例と同様
な動作を行ない、同じ効果が得られる。
な動作を行ない、同じ効果が得られる。
第１１図は、この発明の他の実施例を示すもので、前記
第７図におけるＭＯＳＦＥＴ １４と１５との接続点と
接地点Ｖ。間に、Ｎチャネル形のＭＯＳＦＥＴ ２７を
挿接し、このＭＯ８Ｆ’ＥＴ ２７のダートをＭＯＳＦ
ＥＴ １６と１７との接続点に接続したものである。第
１１図において、前記第７図と同一構成部には同じ符号
を付してその説明は省略する。
第７図におけるＭＯＳＦＥＴ １４と１５との接続点と
接地点Ｖ。間に、Ｎチャネル形のＭＯＳＦＥＴ ２７を
挿接し、このＭＯ８Ｆ’ＥＴ ２７のダートをＭＯＳＦ
ＥＴ １６と１７との接続点に接続したものである。第
１１図において、前記第７図と同一構成部には同じ符号
を付してその説明は省略する。
上記のような構成において、スタンドパイ時の出力電圧
ｖｒｅ ｆは抵抗２２の抵抗値と、ＭＯ８ＦＥＴ１５〜
１７およびＭＯＳＦＥＴ ２７の導通抵抗の合成値とに
よって電源電圧ｖＤＤを分圧した所定の値となる。一方
、アクティブ時の出力電圧ｖｒｅ ｆは、ＭＯＳＦＥＴ
１４の導通抵抗と抵抗２２の抵抗値との合成抵抗値と
、ＭＯＳＦＥＴ １５〜１７およびＭＯＳＦＥＴ ２７
の導通抵抗の合成値とによって電源電圧■ＤＤを分圧し
た所定の値となる。このような構成においても上記各実
施例と同様な動作を行ない同様な効果が得られる。
ｖｒｅ ｆは抵抗２２の抵抗値と、ＭＯ８ＦＥＴ１５〜
１７およびＭＯＳＦＥＴ ２７の導通抵抗の合成値とに
よって電源電圧ｖＤＤを分圧した所定の値となる。一方
、アクティブ時の出力電圧ｖｒｅ ｆは、ＭＯＳＦＥＴ
１４の導通抵抗と抵抗２２の抵抗値との合成抵抗値と
、ＭＯＳＦＥＴ １５〜１７およびＭＯＳＦＥＴ ２７
の導通抵抗の合成値とによって電源電圧■ＤＤを分圧し
た所定の値となる。このような構成においても上記各実
施例と同様な動作を行ない同様な効果が得られる。
第１２図は、さらにこの発明の他の実施例を示すもので
、電源電圧ｖＤＤが印加される電源端子２８ｍと接地点
ｖ８８間には、チップイネーブル信号ＣＦで導通制御さ
れるＰチャネル形ＭＣ６ｒｇ’ｒ２９、抵抗３０．ダー
ト、ドレイン間が接続されたＮチャネル形ＭＯ８ＦＥＴ
３２〜３３および抵抗３４が直列接続される。上記抵
抗３０とＭＯ８ＦＥＴ３１との接続点Ｎには、Ｎチャネ
ル形のＭＯ８ＦＥＴ３５．３６を介して電源端子２８ｂ
が接続される。上記ＭＯ８Ｆ’ＥＴ Ｊ ５のダートに
は、ＭＯ８Ｆ’ＥＴ ３５ 。
、電源電圧ｖＤＤが印加される電源端子２８ｍと接地点
ｖ８８間には、チップイネーブル信号ＣＦで導通制御さ
れるＰチャネル形ＭＣ６ｒｇ’ｒ２９、抵抗３０．ダー
ト、ドレイン間が接続されたＮチャネル形ＭＯ８ＦＥＴ
３２〜３３および抵抗３４が直列接続される。上記抵
抗３０とＭＯ８ＦＥＴ３１との接続点Ｎには、Ｎチャネ
ル形のＭＯ８ＦＥＴ３５．３６を介して電源端子２８ｂ
が接続される。上記ＭＯ８Ｆ’ＥＴ Ｊ ５のダートに
は、ＭＯ８Ｆ’ＥＴ ３５ 。
と３６との接続点が接続され、上記ＭＯ８ＦＥＴ ３５
のダートには上記電源端子２８ｂが接続される。
のダートには上記電源端子２８ｂが接続される。
３７のダートには、上記ＭＯ８ＦＥＴ ３３と抵抗３４
との接続点が接続される。そして、上記接続点Ｎから出
力電圧■ｒｅｆを得るようにして成る。
との接続点が接続される。そして、上記接続点Ｎから出
力電圧■ｒｅｆを得るようにして成る。
上記のような構成において、高抵抗素子としてエンハン
スメント形のＭＯＳＦＥＴ ３５．３６を使用している
が、基本的には前記第１１図の回路と同様な動作を行な
い同じ効果が得られる。
スメント形のＭＯＳＦＥＴ ３５．３６を使用している
が、基本的には前記第１１図の回路と同様な動作を行な
い同じ効果が得られる。
以上説明したようにこの発明によれば、スタンドパイ時
の消費電力を低減できるとともに、スタンドパイ状態か
らアクティブ状態に移行しｆｃ際に速やかに所定のレベ
ルの定電圧を発生できる基準電圧発生回路が得られる。
の消費電力を低減できるとともに、スタンドパイ状態か
らアクティブ状態に移行しｆｃ際に速やかに所定のレベ
ルの定電圧を発生できる基準電圧発生回路が得られる。
第１図は従来の基準電圧発生回路の基本構成を示すブロ
ック図、第２図は上記第１図の回路の構成例を示す図、
第３図は上記第２図の回路の動作を説明するための図、
第４図は改良された従来の基準電圧発生回路を示す図、
第５図は上記第４図の回路の動作を説明するだめのタイ
ミングチャート、第６図はこの発明の一実施例に係る基
準電圧発生回路の基本構成を示すブロック図、第７図は
上記第６図の回路の構成例を示す図、第８図および第９
図はそれぞれ上記第７図の回路の動作を説明するだめの
図、第１０図ないし第１２図はそれぞれこの発明の他の
実施例を説明するための回路図である。 １８・・・スイッチ（遮断手段）、１９・・・負荷、２
０・・・非線形電圧電流特性素子、２２・・・高抵抗素
子。 第１図 第２図 ＳＳ 電圧〔■〕− 第４図 ＳＳ 第５図 ” Ｉ ” 一−ス舛ハ傅厄−二−７クテツ７゛１ズ箆−第６図 第７因 第８図 喫圧〔■〕− 第９図 １″ −スラントハイ４ｆｔ近、−１−−アフラ′づフ゛Ｊ欠
でやし・−■ 第１０図 ＳＳ
ック図、第２図は上記第１図の回路の構成例を示す図、
第３図は上記第２図の回路の動作を説明するための図、
第４図は改良された従来の基準電圧発生回路を示す図、
第５図は上記第４図の回路の動作を説明するだめのタイ
ミングチャート、第６図はこの発明の一実施例に係る基
準電圧発生回路の基本構成を示すブロック図、第７図は
上記第６図の回路の構成例を示す図、第８図および第９
図はそれぞれ上記第７図の回路の動作を説明するだめの
図、第１０図ないし第１２図はそれぞれこの発明の他の
実施例を説明するための回路図である。 １８・・・スイッチ（遮断手段）、１９・・・負荷、２
０・・・非線形電圧電流特性素子、２２・・・高抵抗素
子。 第１図 第２図 ＳＳ 電圧〔■〕− 第４図 ＳＳ 第５図 ” Ｉ ” 一−ス舛ハ傅厄−二−７クテツ７゛１ズ箆−第６図 第７因 第８図 喫圧〔■〕− 第９図 １″ −スラントハイ４ｆｔ近、−１−−アフラ′づフ゛Ｊ欠
でやし・−■ 第１０図 ＳＳ
Claims (2)
- （１）非線形電圧電流特性を有する素子と、この素子に
直列接続される負荷と、スタンドパイ時にこの負荷に流
れる電流を遮断する遮断手段と、上記負荷に並列接続さ
れる高抵抗素子とを具備し、上記非線形電圧電流特性を
有する素子と上記負荷との接続点から出力を得る如く構
成したことを特徴とする基準電圧発生回路。 - （２）前記負荷および遮断手段は、チッゾイネーブル信
号によって導通制御されるＭＯＳＦＥＴから成ることを
特徴とする特許請求の範囲第１項記載の基準電圧発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7939484A JPS60222911A (ja) | 1984-04-20 | 1984-04-20 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7939484A JPS60222911A (ja) | 1984-04-20 | 1984-04-20 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60222911A true JPS60222911A (ja) | 1985-11-07 |
Family
ID=13688640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7939484A Pending JPS60222911A (ja) | 1984-04-20 | 1984-04-20 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60222911A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH027866A (ja) * | 1988-06-21 | 1990-01-11 | Matsushita Electric Ind Co Ltd | 電源電圧変換回路 |
-
1984
- 1984-04-20 JP JP7939484A patent/JPS60222911A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH027866A (ja) * | 1988-06-21 | 1990-01-11 | Matsushita Electric Ind Co Ltd | 電源電圧変換回路 |
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