JPS60220645A - Data transmission system - Google Patents
Data transmission systemInfo
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- JPS60220645A JPS60220645A JP59077712A JP7771284A JPS60220645A JP S60220645 A JPS60220645 A JP S60220645A JP 59077712 A JP59077712 A JP 59077712A JP 7771284 A JP7771284 A JP 7771284A JP S60220645 A JPS60220645 A JP S60220645A
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- card
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はたとえばICカード、ICカード読取書込部
および・ぐ−ソナルコンビーータの間でデータを伝送す
るデータ伝送方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a data transmission system for transmitting data between, for example, an IC card, an IC card reading/writing unit, and a digital converter.
最近、金融機関における自動取引装置あるいはホームバ
ンキングシステム等では、データの安全性のため、記憶
されているデータを容易に読取ることができないデータ
メモリを有するしかしながら、上記のようなものでは、
ICカード読取書込部とICカードとの間でデータ伝送
を行う場合、ICカード読取書込部からの命令(コマン
ド)に対するICカードからの応答データ(レスポンス
)が単なる応答データのみである。したがって、インタ
ーフェイス異常等によIIcカード読取書込部からの命
令とICカードからの応答データのシーケンスが乱れた
場合、今回の応答データがどの命令に対するもの七らる
かを識別することができ表力・りた。Recently, automatic transaction devices or home banking systems in financial institutions have data memories that cannot be easily read for data security reasons.
When data is transmitted between the IC card reading/writing section and the IC card, response data (response) from the IC card to a command (command) from the IC card reading/writing section is simply response data. Therefore, if the sequence of commands from the IIc card reading/writing section and response data from the IC card is disrupted due to an interface abnormality, etc., it is possible to identify which command the current response data corresponds to and display the table. Rita Rita.
この発明は上記事情に鑑みてなされたもので、その目的
とするところは、一方の装置からの命令と、この命令に
対する他方の装置から一方の装置への応答データとのシ
ーケンスが乱れた場合でも、応答データがどの命令に対
するものなのかを容易に識別することができるデータ伝
送方式を提供することにある。This invention was made in view of the above-mentioned circumstances, and its purpose is that even if the sequence of the command from one device and the response data from the other device to the one device in response to this command is disrupted, The object of the present invention is to provide a data transmission method that can easily identify which command response data corresponds to.
戸/7′1益囮H3一方の装置からの命令に対して他方
の装置から出力される応答データに命令の内容を示すデ
ータを含めるようにしたものである。Door/7'1 Decoy H3 In response to a command from one device, response data output from the other device includes data indicating the content of the command.
以下、この発明の一実施例について図面を参照して説明
する。An embodiment of the present invention will be described below with reference to the drawings.
第1図において、1は携帯可能電子装置としてのICカ
ードである。このICカード1の表面にはコネクト部2
が設けられておシ、たとえば複数の端子21 、・・・
28によって構成されている。上記端子21は動作用の
電源電圧(−)−5V)用、端子22は接地用、端子2
3はクロック信号用、端子24はリセット信号用、端子
25〜2γはデータ入出力用、端子2Bはデータ書込み
用の電源電圧(−1−21V)用となりている。In FIG. 1, 1 is an IC card as a portable electronic device. The surface of this IC card 1 has a connection section 2.
are provided, for example, a plurality of terminals 21,...
It is composed of 28. Terminal 21 is for operating power supply voltage (-5V), terminal 22 is for grounding, terminal 2
3 is for a clock signal, a terminal 24 is for a reset signal, terminals 25 to 2[gamma] are for data input/output, and a terminal 2B is for a power supply voltage (-1-21V) for data writing.
また、上記ICカード1の内部には、第2図に示すよう
に、制御用のCPU (セントラル・ゾロセ、Vング・
ユニット) s 、制御fログラム、暗証番号およびデ
ータ等が記録され、E2FROMあるいはFROMで構
成されるデータメモリ4、インターフェイス回路5およ
びデータ処理用のRAM6によって構成されている。上
記各部はICチップで構成され、1つの基板上に設けら
れている。ま′た、上記インターフェイス回路5とコネ
クト部2とは配線されている。Also, inside the IC card 1, as shown in FIG.
The unit (unit) s, a control program, a password, data, etc. are recorded, and is composed of a data memory 4 constituted by E2FROM or FROM, an interface circuit 5, and a RAM 6 for data processing. Each of the above parts is composed of an IC chip and is provided on one substrate. Furthermore, the interface circuit 5 and the connection section 2 are wired.
また、上記ICカード1の表面には固定用の凹部(ある
いは穴)2が設けられている。Furthermore, a fixing recess (or hole) 2 is provided on the surface of the IC card 1.
上記CPU 3は図示しない書込読取器からの命令に対
して第3図に示すように命令を示すデータと応答データ
とを出力するようになっている。The CPU 3 is adapted to output data indicating the command and response data as shown in FIG. 3 in response to a command from a writer/reader (not shown).
上記応答データとしては、r OK J 、 「z?リ
ティエラー」等があシ、命令を示すデータとしては命令
、命令の一部、命令を暗号化したものあるいは通番等が
用いられるようになっている。Examples of the above response data include r OK J, "z? property error", etc., and data indicating the command includes commands, parts of commands, encrypted versions of commands, serial numbers, etc. There is.
第4図および第5図はこの発明に係わるICカード取扱
機10の構成を示すものである011は全体を制御する
CPU (セントラル・プロセッシング・ユニ、) )
、I Jはデータを入力する入力手段たとえばキーデー
ト、13はCRTディスプレイ装置、14は制御プログ
ラムが格納されているROM (リード・オンリ・メモ
リ)、15はデータが記憶されるRAM (ランダム・
アクセス・メモリ)、16は種々の印字データが出力さ
れるドツトプリンタ、12はフロッピーディスク挿入口
18から挿入されたフロッピーディスク19においてデ
ータの記憶、再生を行うフロッピーディスク装置、20
はICカード読取書込部である。上記CPU 11はI
CCカード読書書込20内の読取書込器(図示しない)
に対して命令とこの命令に対応するデータとを出力する
ようになっている。4 and 5 show the configuration of the IC card handling machine 10 according to the present invention. 011 is a CPU (Central Processing Unit) that controls the entire system.
, IJ is an input means for inputting data such as a key date, 13 is a CRT display device, 14 is a ROM (read only memory) in which a control program is stored, and 15 is a RAM (random memory) in which data is stored.
16 is a dot printer that outputs various print data; 12 is a floppy disk device that stores and reproduces data on a floppy disk 19 inserted from the floppy disk insertion slot 18; 20
is an IC card reading/writing section. The above CPU 11 is I
A reader/writer in the CC card reader/writer 20 (not shown)
It outputs an instruction and data corresponding to the instruction.
上記ICカード読取書込部20はカード挿入口2ノから
挿入されたICカード1上のICチップ2におけるメモ
リのデータを読取ったシ、あるいはメモリ内にデータを
書込むものであシ、カード発行機本体とケーブル22に
よって接続されるようになっている。すなわち、第6図
に示すように、カード挿入口21から挿入されたICカ
ード1を搬送する搬送ノス31が設けられている・この
搬送ノ母ス31にはICカード1を搬送する際にこれを
上下から挾むように位置し、回転可能な搬送ローラ32
が対になって複数個備えられている。対になって備えら
れている各搬送ローラ32は搬送ノ母ス3ノに沿って互
いに等間隔に設けられている。これらの各搬送ロー23
2の中心から隣シ合う搬送ローラ32の中心までの距離
がカードの搬送方向における幅の寸法を有している。そ
れゆ(ICカード1は搬送)fス3ノは、搬送ガイド3
3によりて規定されている。The IC card reading/writing unit 20 reads the data in the memory of the IC chip 2 on the IC card 1 inserted from the card insertion slot 2, or writes the data in the memory, and issues the card. It is connected to the main body of the machine by a cable 22. That is, as shown in FIG. 6, a transport nozzle 31 for transporting the IC card 1 inserted from the card insertion slot 21 is provided. A rotatable transport roller 32 is positioned between the top and bottom of the
are provided in pairs. The pair of conveyor rollers 32 are provided at equal intervals along the conveyance base 3. Each of these transport rows 23
The distance from the center of the card 2 to the center of the adjacent transport roller 32 has the width dimension in the card transport direction. (IC card 1 is transported) f 3 is transport guide 3
3.
また、上記搬送ガイド33上にはICカード1内のCP
U Sとデータの授受を行う読取書込器34が配置され
ている。この読取書込器34はコネクト部2と電気的に
接続するようになっている。Further, the CP in the IC card 1 is placed on the transport guide 33.
A reader/writer 34 is arranged to exchange data with the US. This reading/writing device 34 is electrically connected to the connecting section 2.
上記読取書込器34は、第7図に示すように、全体を制
御するCPU 41 、制御プログラムが格納されてい
るROM42、データ記憶用のRAM43、前記ICカ
ード1用のインターフェイス回路44、前記ICカード
1のコネクト部2と接続されるコネクト部45および前
記カード取扱機10用で前記CPU J 1に接続され
るインターフェイス回路46によって・構成されている
。As shown in FIG. 7, the reading/writing device 34 includes a CPU 41 that controls the whole, a ROM 42 in which a control program is stored, a RAM 43 for data storage, an interface circuit 44 for the IC card 1, and an interface circuit 44 for the IC card 1. It is constituted by a connect section 45 connected to the connect section 2 of the card 1 and an interface circuit 46 for the card handling machine 10 and connected to the CPU J 1.
上記CPU 4 JはICカード1に対して命令とこの
命令に対応したデータとをインターフェイス回路44お
よびコネクト部45を介して出力し、前記CPU 11
からの命令に対して第3図に示すように命令を示すデー
タと応答データとをインターフェイス回路46を介して
出力するようになっている。The CPU 4J outputs an instruction and data corresponding to the instruction to the IC card 1 via the interface circuit 44 and the connection section 45, and outputs the instruction and data corresponding to the instruction to the IC card 1.
In response to a command from the interface circuit 46, data indicating the command and response data are output as shown in FIG.
また、上記ICカード1がICカード読取書込部20内
に取込まれ、データの伝送を行っている間は第1図に示
すようにピン8とICカード1の凹部7とが噛み合い、
ICカード1が抜けないようになっている。これによシ
、低度の位置ずれの補正ができ、しかもアクセス中のI
Cカード1の抜取シを防止することができる。Further, when the IC card 1 is loaded into the IC card reading/writing unit 20 and data is being transmitted, the pin 8 and the recess 7 of the IC card 1 engage with each other as shown in FIG.
IC card 1 is designed not to come out. This makes it possible to correct low-level positional deviations, and also
It is possible to prevent the C card 1 from being removed.
次に、このような構成においてこの発明のデータ伝送方
式について説明する。たとえば今、利用者はICカード
読取誉込部20のカード挿入口21へICカード1を挿
入する。すると、ICガード1のコネクト部2とコネク
ト部46とが電気的に接続される。このとき、ピン8と
穴7とが噛み合い、ICカード1が固定される。Next, the data transmission system of the present invention in such a configuration will be explained. For example, now, the user inserts the IC card 1 into the card insertion slot 21 of the IC card reading and loading section 20. Then, the connecting portion 2 of the IC guard 1 and the connecting portion 46 are electrically connected. At this time, the pin 8 and the hole 7 engage with each other, and the IC card 1 is fixed.
このような状態においで、CPU i Jから書込み命
令とデータとがインターフェイス回路46を介してCP
U 41に供給される。すると、CPU11は受取った
書込み命令とデータとが正しいか否かをチェ、りする。In this state, a write command and data are sent from the CPU iJ to the CPU via the interface circuit 46.
Supplied to U41. Then, the CPU 11 checks whether the received write command and data are correct.
正しく伝送されていた場合、そのデータと書込み命令と
をインターフェイス回路44、コネクト部46、コネク
ト部2およびインターフェイス回路5を介してCPU3
に供給する。また、CPU 41は上記チェックの結果
を示す応答データとその応答データに対する命令を示す
データ、たとえば第3図に示すようなデータをCPU
11へ出力する。これによh 、CPU J zは書込
み命令に対する応答データがICカード読取書込部20
よシ返送されてきたことおよび正しく伝送が行われたか
を判断するO
一方、書込み命令とデータが供給されたCPU3は、そ
れらのデータが正しく伝送されたかをチェ、りする。正
しく伝送されている場合、CPU Sは供給された書込
み命令に応じてデータをデータメモリ41に記憶せしめ
る。また、CPU 3は、上記チェ、りの結果を示す応
答データとその応答データに対する命令を示すデータ、
たとえば第3図に示すデータをCPU 41へ出力する
。これによシ、CPU 41は書込み命令に対する応答
データがICカード1よシ返送されてきたこと、および
正しく伝送が行われたかを判断する。If the data and write command have been transmitted correctly, the data and write command are sent to the CPU 3 via the interface circuit 44, the connection section 46, the connection section 2, and the interface circuit 5.
supply to. Further, the CPU 41 sends response data indicating the result of the above-mentioned check and data indicating an instruction for the response data, for example, data as shown in FIG.
Output to 11. As a result, the CPU Jz transfers the response data to the write command to the IC card reading/writing unit 20.
On the other hand, the CPU 3 to which the write command and data have been supplied checks whether the data have been transmitted correctly. If the data has been transmitted correctly, the CPU S causes the data memory 41 to store the data in accordance with the supplied write command. The CPU 3 also receives response data indicating the results of the above checks and data indicating an instruction for the response data.
For example, the data shown in FIG. 3 is output to the CPU 41. Thereby, the CPU 41 determines whether the response data to the write command has been returned from the IC card 1 and whether the data has been transmitted correctly.
また、他の伝送エラーあるいは命令実行中のエラーが生
じたときも、上記同様に命令を示すデーデエラーの内容
とを返送するようにカっている。Further, when another transmission error or an error occurs during instruction execution, the contents of the data error indicating the instruction are sent back in the same manner as described above.
したがって、データ伝送工2−で装置を停止することな
く、一種の自動復旧機能で動作を実行できる。Therefore, operations can be performed using a kind of automatic recovery function without stopping the device in the data transmission section 2-.
以上詳述したようにこの発明によれば、一方の装置から
の命令と、この命令に対する他方の装置から一方の装置
への応答データとのシーケンスが乱れた場合でも、応答
データがどの命令に対するものなのかを容易に識別する
ことができるデータ伝送方式を提供できる。As described in detail above, according to the present invention, even if the sequence of a command from one device and response data from the other device to the command is disrupted, the response data is not related to which command. It is possible to provide a data transmission method that can easily identify whether the
図面はこの発明の一実施例を説明するためのもので、第
1図はICカードの外観斜視図、第2図はICカードの
電気回路の構成を概略的に示すブロック図、第3図は命
令を示すデータと応答データとの一例を示す図、第4図
はカード取扱機の外観斜視図、第5図はカード取扱機の
概略構成プロ、り図、第6図は読取書込部の概略構成を
示す断面図、第7図り読取書込器の概略構成ブロック図
である。
1・・・ICカード、2・・・コネクト部、3・・・C
PU。
4・・・データメモリ、5・・・インターフェイス回路
、り、、+rutm 16.、、TI’−h−−kmm
It、、。
CPU、20・・・読取書込部、33・・・読取書込器
、41・・・CPU、44.46・・・インターフェイ
ス回路、45・・・コネクト部。 。
出願人代理人 弁理士 鈴 江 武 彦第1図
第2図
第3図
巨EWR4Q>* xヨコ
第4図
0
第5図
第6図
瀕The drawings are for explaining one embodiment of the present invention, and FIG. 1 is an external perspective view of an IC card, FIG. 2 is a block diagram schematically showing the configuration of the electric circuit of the IC card, and FIG. A diagram showing an example of data indicating a command and response data, FIG. 4 is an external perspective view of the card handling machine, FIG. 5 is a schematic diagram of the card handling machine, and FIG. 6 is a diagram of the reading/writing section. They are a sectional view showing a schematic structure and a block diagram schematically showing the structure of a seventh reading/writing device. 1...IC card, 2...Connection part, 3...C
P.U. 4...Data memory, 5...Interface circuit, +rutm 16. ,,TI'-h--km
It... CPU, 20...Reading/writing section, 33... Reading/writing device, 41... CPU, 44.46... Interface circuit, 45... Connecting section. . Applicant's Representative Patent Attorney Takehiko Suzue Figure 1 Figure 2 Figure 3 Giant EWR4Q>* x Horizontal Figure 4 0 Figure 5 Figure 6 Dying
Claims (1)
タを一方の装置へ出力するものにおいて、前記応答デー
タに命令の内容を示すデータを付加する手段を設けたこ
とを特徴とするデータ伝送方式。A data transmission method for outputting response data from another device to one device in response to a command from one device, characterized in that a means is provided for adding data indicating the content of the command to the response data. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59077712A JPS60220645A (en) | 1984-04-18 | 1984-04-18 | Data transmission system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59077712A JPS60220645A (en) | 1984-04-18 | 1984-04-18 | Data transmission system |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22067687A Division JPS63118828A (en) | 1987-09-03 | 1987-09-03 | Data transmission system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60220645A true JPS60220645A (en) | 1985-11-05 |
Family
ID=13641501
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59077712A Pending JPS60220645A (en) | 1984-04-18 | 1984-04-18 | Data transmission system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60220645A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4845717A (en) * | 1986-11-14 | 1989-07-04 | Kabushiki Kaisha Toshiba | IC card having two output buffers |
US5161231A (en) * | 1986-09-27 | 1992-11-03 | Kabushiki Kaisha Toshiba | Processing system which transmits a predetermined error code upon detection of an incorrect transmission code |
US5414835A (en) * | 1986-11-19 | 1995-05-09 | Kabushiki Kaisha Toshiba | IC card processing system capable of determing send timing between an IC card and an accepting device |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50153195A (en) * | 1974-05-31 | 1975-12-09 |
-
1984
- 1984-04-18 JP JP59077712A patent/JPS60220645A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS50153195A (en) * | 1974-05-31 | 1975-12-09 |
Cited By (3)
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US4845717A (en) * | 1986-11-14 | 1989-07-04 | Kabushiki Kaisha Toshiba | IC card having two output buffers |
US5414835A (en) * | 1986-11-19 | 1995-05-09 | Kabushiki Kaisha Toshiba | IC card processing system capable of determing send timing between an IC card and an accepting device |
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