JPS60219816A

JPS60219816A - Ｄ−ａ変換器の直線性誤差測定回路

Info

Publication number: JPS60219816A
Application number: JP7685984A
Authority: JP
Inventors: Masao Matsuda; 正夫松田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-04-17
Filing date: 1984-04-17
Publication date: 1985-11-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ｔａ）　発明の技術分野Ｄ−Ａ変換器（以下ＤＡＣと略称す）の直線性誤差を測
定する回路に関する。

（ｂｌ　技術の背景第１図は、ＤＡＣの直線性誤差を説明する図である。　
ＤＡＣの直線性誤差とは、第１図に示すように、ゼロス
ケールおよびフルスケールを理想の直線に一致させ、そ
の間のアナログ出力が、理想直線に対してどれだけずれ
ているかを表すものである。従って、ＤＡＣの直線性誤
差はＤＡＣの良否を判定する最も重要な特性である。本
発明は、このＤＡＣの直線性誤差を測定する回路の改良
に関するものである。

（Ｃ１従来技術と問題点ＤＡＣの直線性誤差を測定する方法として、被測定ＤＡ
Ｃより高精度、高分解能を有する基準ＤＡＣを準備し、
被測定ＤＡＣと基準ＤＡＣの双方に同一のディジタル入
力を加え、２つのＤＡＣのアナログ出力差を増幅して、
オシログラフによって観測することは公知である。この
従来の測定方法においては、ＤＡＣの入力ディジタル・
コードの切り変り時に、過渡的に発生する雑音および２
つのＤＡＣのアナログ出力の応答速度の差によって、出
力差信号に大きな雑音を伴って、観測が困難となると共
に、測定に大きな誤差を含む可能性のあるものであった
。

（ｄ）　発明の目的本発明は、この入力ディジタル・コードの切り変り時に
発生する雑音のために困難であった従来技術の欠点を解
決し、ＤＡＣの直線性誤差の正確な測定を可能とする回
路を提供することを目的としている。

（８１発明の構成上記目的は、被測定ＤＡＣおよび基準となるＤＡＣに、
同一の人力コードを印加して順次変化させ、前記２つの
口＾Ｃの出力を差動増幅器に加え、その差動増幅出力を
、サンプル・アンド・ホールド回路に加え、サンプルし
、保持させたる後、観測若しくは計測するよう構成した
本発明によって達成される。

即ち、被測定ＤＡＣおよび基準となるＤＡＣに同一の入
力コードを印加して順次変化させた場合に、そのコード
の切り変り時に発生する雑音を消去するため、サンプル
・アンド・ホールド回路を設け、両方のＤＡＣが定常状
態に安定したところでサンプルし、保持させた後観測ま
たは計測することによって、ＤＡＣの直線性誤差の正確
な測定を可能とする回路を提供するものである。

ｌｆ）　発明の実施例以下本発明の一実施例について説明する。第２図は本発
明によるＤＡＣの直線性誤差測定回路の構成ブロック図
を示す。１は２進カウンタ、２は被測定ＤＡＣ、３は基
準ＤＡＣ、４は差動増幅器、５はサンプル・アンド・ホ
ールド回路、６はオシロスコープ、７はクロック信号、
８はオフセント調整、９はフルスケール調整、１０はサ
ンプル／ホールド・パルスをそれぞれ示す。

２進カウンタ２は、２つのＤＡＣに共通な入力コードを
与えるためのものであって、任意の値にプリセットする
ことが可能であり、クロンク人カフによって動作する。

基準ＤＡＣ３は、被測定ＤＡＣ２より高精度、高分解能
を有するものであって、その入力の接続方法は、被測定
ＤＡＣのＭＳＢ（２進データの最高位桁）と基準ＤＡＣ
のＭＳＢとを共通に接続し、耶８から順に各ビットを共
通に接続して、基準ＤＡＣの余ったビットは“０”か“
ｌ”に保持しておく。被測定ＤＡＣ２の８および９は、
それぞし基準ＤＡＣ３のゼロスケールおよびフルスケー
ルに対し合致させるための調整器である。

差動増幅器４は、２つのＤＡＣのアナログ出力差を増幅
し、オシロスコープ観測に適する電圧を与えるためのも
のである。差動増幅器４の増幅率は、次のようにして決
定する。第３図は、ＤＡＣの直線性誤差の測定のため観
測するオシロスコープの管面を示す。測定を容易にする
ため、オシロスコープの管面のスケール線を利用し、こ
れがちょうど±１／２　ＬＳＢ　（ＬＳＢは２進データ
の最低位桁）、または±Ｉ　ＬＳＢとなるように増幅率
を決める。

例えば、ＤＡＣのフルスケールがＩＯＶで分解能が、８
ビツトであると、Ｉ　ＬＳＢ　−１００００ｍＶ／　２”＝　３９　ｍＶ
となり、オシロスコープの偏向感度を、　１００　ｍＶ
／ｃＩ＋　とし、０．５　ＬＳＢ／ｃｍ　で観測したい
場合には、１００　ｍＶ／　（０，５ｘ３９　＋ｏＶ　）　＃５．
１２倍でよいことになる。

サンプル・アンド・ホールド回路５は、ＤＡＣの入力コ
ードの切り変り時に発生する雑音を消去するための回路
であって、差動増幅器４の出力を、サンプル／ホールド
・パルス１０のタイミングによってサンプルし、ホール
ドしてその出力をオシロスコープ６に与える。第４図は
、サンプル・アンド・ホールド回路のタイミングを示す
図である。

図において、■はクロック信号、■はＤＡＣの入力コー
ド、■は被測定ＤＡＣの出力、■は基準ＤＡＣの出力、
■はサンプル／ホールド・パルスを示す。

クロック信号に同期して変化するＤＡＣのアナログ出力
の応答速度および雑音の発生状況は一定ではなく、従っ
て両方のＤＡＣが定常状態に安定してから測定するよう
、図に示すようなタイミング・パルス■を作り、サンプ
ル・アンド・ホールド回路に与える。　オシロスコープ
６は、ＤＡＣの直線性誤差を観測し、測定するものであ
って、サンプル・アンド・ホールド回路の出力を垂直軸
入力に加え、基準ＤＡＣの出力を水平軸入力に加える。

本発明のＤＡＣの直線性誤差測定回路の調整および測定
は次の手順で行う。

（１）カウンタエをオール“０“にプリセントし、オシ
ロスコープで観測しながら、予め定めたゼロとする線に
合うように、被測定ＤＡＣ２のオフセント調整８を調整
する。

（２）カウンタ１をオール“１　″にプリセットし、同
様にゼロとする線に合うよう、フルスケール調整９を調
整する。

（３）　カウンタにクロックを加え、走行させると、オ
シロスコープ管面に直線性誤差特性が現れる。

（４）オシロスコープの管面において、１／２またはＩ
ＬＳＢ／ｅ１１となるよう、差動増幅器の増幅率が調整
しであると、ＬＳＢの倍数で表した誤差許容値に対して
許容範囲内か否か直ちに観測できる。

図示してないが、サンプル・アンド・ホールド回路５の
出力を比較回路に入れ、直線性誤差の許容基準に相当す
る電圧と比較し、その出力を表示することによって、合
否を直ちに判定することも、ＤＡＣ入力コード切り変り
時の雑音を消去した本発明の回路によって可能となる。

（荀　発明の詳細な説明したように、本発明のＤＡＣの直線性誤差測定回
路によって、ＤＡＣ入力コード切り変り時の雑音を完全
に除去し、雑音によって測定誤差の生ずる危険性を防止
し、観測を容易化するのに大いに効果を有するものであ
る。

【図面の簡単な説明】

第１図はＤＡＣの直線性誤差を説明する図、第２図は本
発明によるＤＡＣの直線性誤差測定回路の構成ブロック
図、第３図はオシロスコープの観測面を示す図、第４図
はサンプル／ホールド・パルスのタイミング図を示す。図面において、１は２進カウンタ、２は被測定ＤＡＣ、
３は基準ＤＡＣ、４は差動増幅器、５はサンプル・アン
ド・ホールド回路、６はオシロスコープ、７はクロック
信号、８はオフセット調整、９はフルスケール調整、１
０はサンプル／ホールド・パルスをそれぞれ示す。第１　囚察２司茎３囚第４闘

Claims

【特許請求の範囲】

被測定Ｄ−Ａ変換器および基準となるＤ−＾変換器に、
同一の入力コードを印加して順次変化させ、前記２つの
Ｄ−Ａ変換器の出力を差動増幅器に加え、その差動増幅
出力を、サンプル・アンド・ホールド回路に加え、サン
プルし、保持させたる後、観測若しくは計測することを
特徴とするＤ−Ａ変換器の直線性誤差測定回路。