JPS601978B2 - Chattering prevention circuit - Google Patents
Chattering prevention circuitInfo
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- JPS601978B2 JPS601978B2 JP52013917A JP1391777A JPS601978B2 JP S601978 B2 JPS601978 B2 JP S601978B2 JP 52013917 A JP52013917 A JP 52013917A JP 1391777 A JP1391777 A JP 1391777A JP S601978 B2 JPS601978 B2 JP S601978B2
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- Japan
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- flip
- flop
- circuit
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
- H03K5/1254—Suppression or limitation of noise or interference specially adapted for pulses generated by closure of switches, i.e. anti-bouncing devices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electric Clocks (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は電子時計等に用いられるチャタリング防止回路
に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a chattering prevention circuit used in electronic watches and the like.
第１図は電子時計等に用いられるチヤタリング防止回路
の従来構成を示すものである。FIG. 1 shows the conventional structure of a chattering prevention circuit used in electronic watches and the like.
１はノア回路２，３によって構成されるフリツプフロッ
プで、この／ア回路２，３は互に自己の出力信号が他方
のノア回路の入力信号となっている。Reference numeral 1 denotes a flip-flop constituted by NOR circuits 2 and 3, each of which outputs its own output signal as an input signal to the other NOR circuit.
また、一方のノア回路２には所定の電圧つまり“１”信
号が例えば時刻修正時のスイッチ４を介して与えられ、
他方のノア回路３には第２図イに示すクロツクパルス◇
，が与えられる。そして、上記のフリップフロップ１の
ノア回路２側の出力がインバータ５を介してデイレード
フリツプフロツプ６のデータ入力端子Ｄに加えられ、こ
のフリツプフロップ６のクロック入力端子Ｃには第２図
口に示すクロツクパルス◇２が入力される。上記の構成
において、スイッチ４が開かれている状態ではスイッチ
４の出力は“０”であり、フリップフロツプ２はノア回
路２の出力が“１”状態に保持されている。Further, a predetermined voltage, that is, a "1" signal is applied to one NOR circuit 2, for example, via a switch 4 during time correction,
The other NOR circuit 3 receives the clock pulse shown in Fig. 2 A◇
, is given. The output of the NOR circuit 2 side of the flip-flop 1 is applied to the data input terminal D of the delayed flip-flop 6 via the inverter 5, and the clock input terminal C of the flip-flop 6 is connected to the clock input terminal C of the flip-flop 6 as shown in FIG. The clock pulse ◇2 shown in is input. In the above configuration, when the switch 4 is open, the output of the switch 4 is "0", and the output of the NOR circuit 2 of the flip-flop 2 is held at the "1" state.
従ってィンバータ５の出力は“０”で、フリップフロッ
プ６はリセット状態となっている。この状態で第２図ハ
に示すようにスイッチ４が閉成操作されると、このスイ
ッチ４を介して“１”信号がノア回路２に加えられ、ノ
ア回路２の出力が“０”となる。このためィンバータ５
の出力が第２図二に示すように“１”となり、この“１
”信号が第２図ホに示すようにクロツクバルスで２に同
期してフリツプフロップ６に藷込まれる。このフリップ
フロップ６の出力信号がスイッチ信号として処理回路（
図示せず）へ送られる。しかして、上記スイッチ４の閉
成時にチヤタリングを生じた場合、このチャタリングの
時間幅が第２図′、に示すように短かく、次のクロック
パルス◇２が与えられるまでにチヤタリングが終ってい
ればチャタリングの影響はなく、チャタリングに関係な
くフリップフロップ６の出力は第２図ホに示すように“
１”信号状態に保持される。しかし、スイッチ４のチヤ
タリングの時間幅が第２図へに示すように長く、次のク
ロツクパルス◇２が与えられた時点においてもチャタリ
ングが発生していれば、フリップフロップ６の出力に影
響を与えることになる。Therefore, the output of the inverter 5 is "0" and the flip-flop 6 is in a reset state. In this state, when the switch 4 is closed as shown in Fig. 2C, a "1" signal is applied to the NOR circuit 2 through this switch 4, and the output of the NOR circuit 2 becomes "0". . Therefore, inverter 5
The output of “1” becomes “1” as shown in Fig. 2.
The signal is input to the flip-flop 6 in synchronization with clock pulse 2 as shown in FIG.
(not shown). If chattering occurs when the switch 4 is closed, the time width of this chattering is short as shown in Fig. 2', and the chattering ends before the next clock pulse ◇2 is applied. There is no effect of chattering, and regardless of chattering, the output of flip-flop 6 is “
1" signal state. However, if the time width of the chattering of switch 4 is long as shown in Figure 2, and chattering occurs even when the next clock pulse ◇2 is applied, the flip-flop This will affect the output of step 6.
すなわち、チャタリングによりスイッチ４の出力レベル
が第２図へに示すように“０”レベルになると、次のク
ロツクバルス少，によりノア回路２の出力が‘‘１”状
態となり、ィンバータ５の出力が第２図卜に示すように
“０”信号レベルとなる。そして、この状態で次のクロ
ツクパルス？２が与えられるとフリツブフロップ６に“
０”信号が読込まれ、その出力が“０”となる。その後
チャタリングが無くなれば次のク。ックパルス？２に同
期してフリツプフロップ６に“１”信号が読込まれ、ス
イッチ信号出力状態に戻る。このように従来のチャタリ
ング防止回路では、チャタリングの発生時間が短かけれ
ば、チャタリングの影響を防止し得るが、チヤタリング
の発生時間が長くなるとチャタリング防止動作が不確実
になるという欠点がある。That is, when the output level of the switch 4 becomes "0" level due to chattering as shown in FIG. As shown in Figure 2, the signal level becomes "0".In this state, when the next clock pulse ?2 is applied, the flip-flop 6 outputs "0".
0" signal is read, and its output becomes "0". After that, when the chattering disappears, a "1" signal is read into the flip-flop 6 in synchronization with the next clock pulse ?2, and the state returns to the switch signal output state. As described above, the conventional chattering prevention circuit can prevent the effects of chattering if the chattering occurs for a short time, but has the disadvantage that the chattering prevention operation becomes uncertain if the chattering occurs for a long time.
また、チャタリングの発生を防止するためにはクロツク
パルスＪ・，◇２の周期を長くとらなければならないが
、このようにするとスイッチ操作がなされてからスイッ
チ信号が処理回路に送られるまでに要する時間が長くな
り、例えばストップウオッチに実施した場合にスタート
、ストップ時の誤差あるいは時刻修正時の秒クリア等に
際して多大な誤差を生じさせる原因となり、また機能の
操作性を損なうという欠点がある。本発明は、上記の点
に鑑みてなされたもので「チャタリング発生時間が長い
場合であっても確実にチャタリングの影響を防止し得る
と共に例えばストップウオッチ等に使用しても誤差の生
じないチャタリング防止回路を提供することを目的とす
る。Furthermore, in order to prevent the occurrence of chattering, it is necessary to make the period of the clock pulse J. For example, when applied to a stopwatch, it causes a large error when starting or stopping or clearing the seconds when adjusting the time, and has the disadvantage of impairing the operability of the function. The present invention has been made in view of the above points, and is a chattering prevention circuit that can reliably prevent the effects of chattering even when chattering occurs for a long time, and that does not cause errors even when used in a stopwatch, etc. The purpose is to provide
以下図面を参照して本発明の一実施例を説明する。An embodiment of the present invention will be described below with reference to the drawings.
第８図に示すようにノア回路２，３からなるフリツプフ
ロツプー、スイッチ４、インバータ５、フリツプフロツ
プ６部分は第１図と同様の構成となっている。しかして
、本発明ではフリップフロップ６のＱ側出力をスイッチ
信号として処理回路（図示せず）送出すると共に、デイ
レードフリップフロップ１１のデータ入力端子Ｄに加え
ている。このフリツプフロツプ１１はクロツク入力端子
Ｃに供給されるクロックパルスぐ２ に同期してフリッ
プフロップ６からの入力信号を説込むもので、フリップ
フロップ１１のＱ側出力とフリップフロップ６のＱ側出
力はノア回路１２に加えられる。また、フリツプフロツ
プ１１のＱ側出力は、フリツプフロツプ６のＱ側出力と
共にノア回路１３に加えられる。そして、上記／ア回路
１２，１３の出力は、ノァ回路１４及びインバーター５
を介してノア回路１６に加えられる。また、このノア回
路１６にはクロツクパルスマ２がィンバータ１７を介し
て加えられ、このノア回路１６の出力がフリップフロッ
ブ６のクロツク入力端子Ｃに入力される。すなわち、本
発明は、フリップフロップ６の後段にフリップフロップ
１１及びゲート回路からなるク。ツクパルス制御回路を
設け、スイッチ操作が行われた場合、フリップフロップ
６に供給されるクロックパルスＪ２ を制御してチャタ
リングの影響を防止するようにしたもので、以下その動
作を第４図のタイムチャートを参照して説明する。スイ
ッチ４が開かれている状態ではノア回路２の出力は“１
”でィンバータ５から“０”信号が出力されている。As shown in FIG. 8, the flip-flop consisting of NOR circuits 2 and 3, switch 4, inverter 5, and flip-flop 6 have the same structure as in FIG. Therefore, in the present invention, the Q side output of the flip-flop 6 is sent as a switch signal to a processing circuit (not shown) and is also applied to the data input terminal D of the delayed flip-flop 11. This flip-flop 11 inputs the input signal from the flip-flop 6 in synchronization with the clock pulse 2 supplied to the clock input terminal C, and the Q-side output of the flip-flop 11 and the Q-side output of the flip-flop 6 are added to circuit 12. Further, the Q side output of the flip-flop 11 is applied to the NOR circuit 13 together with the Q side output of the flip-flop 6. The outputs of the /A circuits 12 and 13 are connected to the NOR circuit 14 and the inverter 5.
The signal is applied to the NOR circuit 16 via the NOR circuit 16. Further, the clock pulse master 2 is applied to this NOR circuit 16 via an inverter 17, and the output of this NOR circuit 16 is inputted to the clock input terminal C of the flip-flop 6. That is, the present invention provides a circuit including a flip-flop 11 and a gate circuit after the flip-flop 6. A clock pulse control circuit is provided to prevent the influence of chattering by controlling the clock pulse J2 supplied to the flip-flop 6 when a switch is operated. Explain with reference to. When switch 4 is open, the output of NOR circuit 2 is “1”.
”, the inverter 5 outputs a “0” signal.
このためフリツプフロツプ６の記憶内容は“０”であり
、処理回路にはスイッチ信号は送られていない。また、
この状態ではフリッブフロップ１１の記憶内容は“０”
であり、Ｑ側出力が“０”、Ｑ側出力が“１”となって
いる。従って、上記フリップフロップ６，１１のＱ側出
力が“１”であるので、／ア回路１２，１３の両出力が
共に“０”となり、ノア回路１４の出力が“１”となる
。このノア回路１４から出力される“１”信号はィンバ
ータ１５で“０”信号に反転されてノア回路１６に加え
られる。また、このノア回路１６にはクロックパルスぐ
２がインバータ１７を介して与えられているので、クロ
ツクパルス０２が与えられた時にノア回路１６の両入力
が“０”となり、ノア回路１６から“１”信号が出力さ
れる。すなわち、スイッチ４が操作されていない状態で
は、第４図口に示すクロックパルス◇２がノア回路１６
からそのまま出力され、フリツプフロツプ６のクロツク
入力端子Ｃに送られている。このような状態において、
スイッチ４が第４図′、に示すように操作されると、こ
のスイッチ４を介して“１”信号がノア回路２に加えら
れ、その出力が“０”となる。Therefore, the storage content of the flip-flop 6 is "0", and no switch signal is sent to the processing circuit. Also,
In this state, the memory content of flip-flop 11 is “0”
The Q side output is "0" and the Q side output is "1". Therefore, since the Q side outputs of the flip-flops 6 and 11 are "1", both outputs of the /A circuits 12 and 13 are "0", and the output of the NOR circuit 14 is "1". The “1” signal output from the NOR circuit 14 is inverted to a “0” signal by the inverter 15 and applied to the NOR circuit 16. Furthermore, since the clock pulse 02 is given to this NOR circuit 16 via the inverter 17, both inputs of the NOR circuit 16 become "0" when the clock pulse 02 is given, and the output from the NOR circuit 16 becomes "1". A signal is output. That is, when the switch 4 is not operated, the clock pulse ◇2 shown in the opening of FIG.
It is output as is from the flip-flop 6 and sent to the clock input terminal C of the flip-flop 6. In such a situation,
When the switch 4 is operated as shown in FIG. 4', a "1" signal is applied to the NOR circuit 2 via the switch 4, and its output becomes "0".
従ってィンバータ５の出力が第４図二に示すように“１
”となり、次のクロックパルスぐ２に同期して第４図ホ
に示すようにフリップフロップ６に“１”信号が読込ま
れ「 そのＱ側出力が“１”となる。このフリツプフロ
ツプ６のＱ側出力はスイッチ信号として処理回路へ送ら
れる。また、上記フリツプフロップ６に“１”信号が読
込まれるとそのＱ側出力が“０”となり、ノア回路１２
の両入力が“０”となる。このためノア回路１２の出力
が“１”となり、ノア回路１４の出力が“０”、インバ
ー夕１５の出力が第４図卜に示すように“１”となる。
このためノア回路１６の出力は“０”状態に保持され、
次のクロックパルス◇２が与えられても第４図チに示す
ようにノア回路１６からクロックバルス？２に対応する
信号は出力されない。しかし、上記クロツクパルス？２
は、フリツプフロツプ１１に対しては直接送られている
ので、このクロツクパルス？２に同期してフリツプフロ
ツプ６の出力が第４図へに示すようにフリップフロップ
１１に謙込まれる。この結果、フリツプフロツプ６，１
１のＱ側出力が共に“１”となり、ノア回路１２，１３
の両出力が共に“０”となる。従って、／ア回路１４の
出力が“１”、インバータ１５の出力が“０”となり、
再びクロックパルスぐ２が第４図チに示すようにノア回
路１６を介してフリツプフロツプ１６に送られるように
なる。すなわち、スイッチ４が操作されてフリツプフロ
ツプ６に“１”信号が謙込まれると、ノア回路１６の出
力が禁止され、フリップフロップ６に対する次のクロッ
クパルスＪ２が１発抜かれることになる。この結果、第
４図′、に示すようにスイッチ４によるチャタリングの
発生時間幅が長くても、フリップフロップ６の“１”信
号記憶状態が保持され、チャタリングの影響が除去され
る。また、スイッチ４が開放される際にも第４図に示す
ように上記の場合と同様の動作が行われ、チヤタリング
が除去される。Therefore, the output of the inverter 5 is “1” as shown in FIG.
”, and in synchronization with the next clock pulse 2, a “1” signal is read into the flip-flop 6 as shown in FIG. The output is sent to the processing circuit as a switch signal.Furthermore, when a "1" signal is read into the flip-flop 6, its Q side output becomes "0", and the NOR circuit 12
Both inputs become “0”. Therefore, the output of the NOR circuit 12 becomes "1", the output of the NOR circuit 14 becomes "0", and the output of the inverter 15 becomes "1" as shown in FIG. 4.
Therefore, the output of the NOR circuit 16 is held at "0" state,
Even if the next clock pulse ◇2 is given, is there still a clock pulse from the NOR circuit 16 as shown in FIG. The signal corresponding to 2 is not output. But the above clock pulse? 2
is sent directly to flip-flop 11, so this clock pulse? 2, the output of flip-flop 6 is input to flip-flop 11 as shown in FIG. As a result, flip-flop 6,1
1's Q side outputs both become "1", and the NOR circuits 12 and 13
Both outputs become "0". Therefore, the output of the /A circuit 14 becomes "1", the output of the inverter 15 becomes "0", and
Clock pulse 2 is again sent to flip-flop 16 via NOR circuit 16 as shown in FIG. That is, when the switch 4 is operated and a "1" signal is input to the flip-flop 6, the output of the NOR circuit 16 is inhibited, and the next clock pulse J2 to the flip-flop 6 is removed. As a result, as shown in FIG. 4', even if the time width of chattering caused by the switch 4 is long, the "1" signal storage state of the flip-flop 6 is maintained, and the influence of chattering is eliminated. Furthermore, when the switch 4 is opened, the same operation as in the above case is performed as shown in FIG. 4, and the chattering is eliminated.
なお、上記実施例ではフリツプフロツプ６のＱ側出力信
号をスイッチ信号として処理回路に送出したが、上記フ
リップフロツプ６のＱ側出力信号及びフリツプフロツプ
１ １のＱ側出力信号を入力信号とするアンド回路を設
け、このアンド回路の出力信号をスイッチ信号として処
理回路に送出してもよい。In the above embodiment, the Q-side output signal of the flip-flop 6 is sent to the processing circuit as a switch signal, but an AND circuit is provided which uses the Q-side output signal of the flip-flop 6 and the Q-side output signal of the flip-flop 11 as input signals. , the output signal of this AND circuit may be sent to the processing circuit as a switch signal.
この場合、スイッチ４が開成操作される毎にクロックパ
ルス少２一◇２幅のスイッチ信号が得られるものである
。また、上記実施例では１段のフリップフロップ１１を
設けてスイッチ４の開閉操作後に１発のクロックパルス
を抜くようにしたが、複数段のフリツプフロップを設け
て複数発のクロックパルスを抜いてさらに長時間のチヤ
タリングに対する影響を除くようにしても良いことは勿
論である。In this case, each time the switch 4 is opened, a switch signal having a clock pulse width of 21◇2 is obtained. In addition, in the above embodiment, a single stage flip-flop 11 is provided to remove one clock pulse after the switch 4 is opened/closed, but a multi-stage flip-flop is provided to remove multiple clock pulses for an even longer period of time. Of course, it is also possible to eliminate the influence of time on chattering.
以上述べたように本発明によれば、チヤタリングの発生
時間が長い場合であっても確実にチャタリングの影響を
防止し得、しかも、チャタリングマージンを充分に大き
くとれるチャタリング防止回路を提供することができる
。As described above, according to the present invention, it is possible to provide a chattering prevention circuit that can reliably prevent the effects of chattering even when the chattering occurs for a long time, and can provide a sufficiently large chattering margin. .
第１図は従来のチャタリング防止回路を示す構成図、第
２図は第１図の動作を説明するためのタイムチャート、
第３図は本発明の一実施例を示す回路構成図、第４図は
同実施例の動作を説明するためのタイムチャートである
。
２，３，１２，１３，１４，１６……ノア回路、４……
スイッチ、６，１１……フリツプフロツプ。
第１図
第２図
第３図
第４図Fig. 1 is a configuration diagram showing a conventional chattering prevention circuit, Fig. 2 is a time chart for explaining the operation of Fig. 1,
FIG. 3 is a circuit configuration diagram showing an embodiment of the present invention, and FIG. 4 is a time chart for explaining the operation of the embodiment. 2, 3, 12, 13, 14, 16...Nor circuit, 4...
Switch, 6, 11... flip-flop. Figure 1 Figure 2 Figure 3 Figure 4
Claims (1)
ロツクパルスに同期して記憶する記憶回路と、この記憶
回路の出力信号の変化を検出して前記記憶回路に前記操
作スイツチの操作信号が記憶された後所定時間前記記憶
回路に前記クロツクパルスが供給されるのを禁止する手
段とを具備したことを特徴とするチヤタリング防止回路
。1. An operating switch, a memory circuit that stores the operating signal of the operating switch in synchronization with a clock pulse, and after detecting a change in the output signal of the memory circuit and storing the operating signal of the operating switch in the memory circuit. A chattering prevention circuit comprising means for prohibiting the clock pulse from being supplied to the memory circuit for a predetermined period of time.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52013917A JPS601978B2 (en) | 1977-02-10 | 1977-02-10 | Chattering prevention circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52013917A JPS601978B2 (en) | 1977-02-10 | 1977-02-10 | Chattering prevention circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5399754A JPS5399754A (en) | 1978-08-31 |
| JPS601978B2 true JPS601978B2 (en) | 1985-01-18 |
Family
ID=11846513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52013917A Expired JPS601978B2 (en) | 1977-02-10 | 1977-02-10 | Chattering prevention circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601978B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5551386A (en) * | 1978-10-12 | 1980-04-15 | Citizen Watch Co Ltd | Electronic watch |
-
1977
- 1977-02-10 JP JP52013917A patent/JPS601978B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5399754A (en) | 1978-08-31 |
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