JPS6019261U - ステレオ受信機 - Google Patents

ステレオ受信機

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JPS6019261U
JPS6019261U JP1983111187U JP11118783U JPS6019261U JP S6019261 U JPS6019261 U JP S6019261U JP 1983111187 U JP1983111187 U JP 1983111187U JP 11118783 U JP11118783 U JP 11118783U JP S6019261 U JPS6019261 U JP S6019261U
Authority
JP
Japan
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transistors
output
stereo
resistor
right audio
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JP1983111187U
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JPH03768Y2 (ja
Inventor
清水　可雄
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ソニー株式会社
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Publication date
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  • Noise Elimination (AREA)
  • Stereo-Broadcasting Methods (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案のステレオ受信機の一例の接続図、第２
図はその要部の高域遮断混合回路の等価回路を示す図、
第３図は本考案のステレオ受信機の他の例の接続図、第
４図及び第５図は本考案のステレオ受信機における高域
遮断特性及び高域混合特性の一例を示す特性曲線図であ
る。 図中、５はステレオ復調回路、６は高域遮断混合回路、
Ｑｌ及びＱ２は第１及び第２のトランジスタ、Ｃ１及び
Ｃ２は第１及び第２の容量素子、Ｒ１゜Ｒ２及びＲ３は
第１、第２及び第３の抵抗、６ａ及び６ｂは第１及び第
２の入力端子、６ｄ及び６ｅは第１及び第２の出力端子
、７は制御電圧源である。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第１及び第２のトランジスタのコレクタがそれぞれ交流
    的に接地され、上記第１、第２のトラン５　ジスタのエ
    ミッタが第１、第２の容量素子と第１、第２の抵抗を介
    して第１、第２の入力端子に接続され、上記第１及び第
    ２のトランジスタのベースが第３の抵抗を介して制御電
    圧源に接続され、上記第１、第２の容量素子と上記第１
    、第２の抵抗の接続点より第１、第２の出力端子が導出
    された高域遮断混合回路がステレオ復調回路の出力側に
    設けられ、上記ステレオ復調回路の出力の左、右の音声
    信号が上記第１、第２の入力端子に供給され、上記第１
    、第２の出力端子より左、右の音声出力が取り出される
    ステレオ受信機。
JP1983111187U 1983-07-18 1983-07-18 ステレオ受信機 Granted JPS6019261U (ja)

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JP1983111187U JPS6019261U (ja) 1983-07-18 1983-07-18 ステレオ受信機

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JP1983111187U JPS6019261U (ja) 1983-07-18 1983-07-18 ステレオ受信機

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Publication Number Publication Date
JPS6019261U true JPS6019261U (ja) 1985-02-09
JPH03768Y2 JPH03768Y2 (ja) 1991-01-11

Family

ID=30258278

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55121548U (ja) * 1979-02-22 1980-08-28

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55121548U (ja) * 1979-02-22 1980-08-28

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Publication number Publication date
JPH03768Y2 (ja) 1991-01-11

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