JPS60172854A - 同期制御方式 - Google Patents
同期制御方式Info
- Publication number
- JPS60172854A JPS60172854A JP59025747A JP2574784A JPS60172854A JP S60172854 A JPS60172854 A JP S60172854A JP 59025747 A JP59025747 A JP 59025747A JP 2574784 A JP2574784 A JP 2574784A JP S60172854 A JPS60172854 A JP S60172854A
- Authority
- JP
- Japan
- Prior art keywords
- network
- circuit
- fifo
- gateway
- extension bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/46—Interconnection of networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、同期制御方式に関し、特に公衆網または上位
網間とのインク７エースを持つ田−カル網において、上
記ローカル網のゲートウェイに、クロックの速度差を吸
収するための７アーストインー７アーストアウト・メモ
リ（以下、ＦＩＦＯと呼ぶ）を設けることＫより、ロー
カル網のり四ツクを、速やか如公衆網または上位網のり
ｐツクに同期させることができる同期制御方式に関する
ものである。
網間とのインク７エースを持つ田−カル網において、上
記ローカル網のゲートウェイに、クロックの速度差を吸
収するための７アーストインー７アーストアウト・メモ
リ（以下、ＦＩＦＯと呼ぶ）を設けることＫより、ロー
カル網のり四ツクを、速やか如公衆網または上位網のり
ｐツクに同期させることができる同期制御方式に関する
ものである。
従来、バス形式の彎−カル網に公衆網または上位網を接
続する方法としては、ゲートウェイ機能シ）−’Ｊ１Ｊ
ｇ−１１，，”＋Ｌ、、Ｈｒｉｔ＋ｒ（Ａｒ−ＪＪ−１
士社−ヒたはゲートウェイを別個にして、バスに接続す
る方法が考えられている。上記前者の場合には、従属す
べき上位網の接続回線数によって、システム・コントロ
ーラのゲートウェイ１の構成が異ってしまう欠点があり
、一方後者の場合には、接続回線数に対応するゲートウ
ェイを内線バスに接続する構成となり、ユーザの希望す
る回線数にかかわらず利用できるので有利である。しか
し、系のマスク・クロックをシステム・コントルーラが
内蔵する内線相互通信用クロックと、ゲートウェイに必
要とされる上位網との通信用クリックとを切替えて使用
することになるために１内線相互通信中に上位網との通
信を行う場合など、内線相互通信を中断させることなく
、速やかにクロックの切替えを行う必要が生じている。
続する方法としては、ゲートウェイ機能シ）−’Ｊ１Ｊ
ｇ−１１，，”＋Ｌ、、Ｈｒｉｔ＋ｒ（Ａｒ−ＪＪ−１
士社−ヒたはゲートウェイを別個にして、バスに接続す
る方法が考えられている。上記前者の場合には、従属す
べき上位網の接続回線数によって、システム・コントロ
ーラのゲートウェイ１の構成が異ってしまう欠点があり
、一方後者の場合には、接続回線数に対応するゲートウ
ェイを内線バスに接続する構成となり、ユーザの希望す
る回線数にかかわらず利用できるので有利である。しか
し、系のマスク・クロックをシステム・コントルーラが
内蔵する内線相互通信用クロックと、ゲートウェイに必
要とされる上位網との通信用クリックとを切替えて使用
することになるために１内線相互通信中に上位網との通
信を行う場合など、内線相互通信を中断させることなく
、速やかにクロックの切替えを行う必要が生じている。
本発明の目的は、このような従来の問題を解決し、二つ
以上の上位網が撤された場合でもシステム・コントルー
ラな変更することなく、ｐ−カル網のりＶツクを上位網
のクリックに従属同期できる同期制御方式を提供するこ
とＫある。
以上の上位網が撤された場合でもシステム・コントルー
ラな変更することなく、ｐ−カル網のりＶツクを上位網
のクリックに従属同期できる同期制御方式を提供するこ
とＫある。
上記目的を達成するため、本発明の同期制御方式ヒ、シ
ステムに夕羽フタを覧飴オるヤス↑λ・コントローラと
、公衆網または上位網とのインタフェースとなるゲート
ウェイと、複数の端末とを内線バスＫｍ続した田−カル
網システムにおいて、上記ゲートウェイはこ公衆網また
は上位網がらの信号を読み込んで内線バスに送出する第
１ｆ）ＦＩＦＯと、内線バスからの信号を読み込んで公
衆網または上位網に送出する第２のＦＩＦＯを有し、上
記第１と第２のＦＩＦＯの空きビット数をコード化して
、上記システム・コントローラに通知すると、該システ
ム・コント四−ラは、受信コードをデコードして、第１
１０ＦＩＦＯの空きビット数が増加し、第２のＦＩＦＯ
の空きビット数が減少した場合には、内線バスに供給す
るり四ツク速度を遅くシ、上記各ビッート数が逆の状態
の場合には、内線バスに供給するクロック速度を速くす
ることに特徴がある。
ステムに夕羽フタを覧飴オるヤス↑λ・コントローラと
、公衆網または上位網とのインタフェースとなるゲート
ウェイと、複数の端末とを内線バスＫｍ続した田−カル
網システムにおいて、上記ゲートウェイはこ公衆網また
は上位網がらの信号を読み込んで内線バスに送出する第
１ｆ）ＦＩＦＯと、内線バスからの信号を読み込んで公
衆網または上位網に送出する第２のＦＩＦＯを有し、上
記第１と第２のＦＩＦＯの空きビット数をコード化して
、上記システム・コントローラに通知すると、該システ
ム・コント四−ラは、受信コードをデコードして、第１
１０ＦＩＦＯの空きビット数が増加し、第２のＦＩＦＯ
の空きビット数が減少した場合には、内線バスに供給す
るり四ツク速度を遅くシ、上記各ビッート数が逆の状態
の場合には、内線バスに供給するクロック速度を速くす
ることに特徴がある。
以下、本発明の実施例を図面により詳細忙説明する。
、第１図は、本発明の一実施例を示す網通信系のＩＲ成
図である。
図である。
第１図において、１は端末装置、２は上位網（または公
衆網）、３はシステム・コントローラ部、養はゲートウ
ェイ部、５は内線バスである。
衆網）、３はシステム・コントローラ部、養はゲートウ
ェイ部、５は内線バスである。
第１図の内線バスδには、入出力と伝送制御機能とを有
する端末装置１と、上位網とのインタフェース機能を有
するゲートウェイ部会と、ローカル網のクロックを内蔵
し、その網を制御するシステム・コントｎ−テ部３とが
接続されている。また、ゲートウェイ部会と上位網２と
は、内線バス６と同様のバスで接続されている。
する端末装置１と、上位網とのインタフェース機能を有
するゲートウェイ部会と、ローカル網のクロックを内蔵
し、その網を制御するシステム・コントｎ−テ部３とが
接続されている。また、ゲートウェイ部会と上位網２と
は、内線バス６と同様のバスで接続されている。
なお、端末装［１は、内線相互間および上位網２間の通
信時とも、システム・コントルーラ部３から送出される
信号列から抽出するり胃ツクに同期して動作する。
信時とも、システム・コントルーラ部３から送出される
信号列から抽出するり胃ツクに同期して動作する。
第２図は、第１図の内線バスδ上を伝送するフレーム組
立回路であり、６はフレームの先頭を示すビット、７は
相手端末装置等の通信内容である情報チャネル、８はｐ
−カル網や上位網の交換ｉ能等の内容である信号チャネ
ル、９は、ゲートウェイ部会カシステム・コントローラ
部３へ送出するＦＩＦＯの空きビット数をコード化した
情報（以下、ＣＣチャネルと叶ぶ）で構成される。
立回路であり、６はフレームの先頭を示すビット、７は
相手端末装置等の通信内容である情報チャネル、８はｐ
−カル網や上位網の交換ｉ能等の内容である信号チャネ
ル、９は、ゲートウェイ部会カシステム・コントローラ
部３へ送出するＦＩＦＯの空きビット数をコード化した
情報（以下、ＣＣチャネルと叶ぶ）で構成される。
第３図は、第１図のシステム・コントローラ部３の構成
を示す図であり、第４図は、第１図のゲートウェイ部会
の構成を示す図である。
を示す図であり、第４図は、第１図のゲートウェイ部会
の構成を示す図である。
第３図および第４図において、１０はレシーバ回路、１
１はシリアル−パラレル変ＦｉＮｉ５ＪＩＳ、１２はＣ
Ｃチャネル抽出回路、１３は分局制御回路、１４は発振
回路、１５は信号処理回路、１６は信号制御回路、１７
は信号処理回路、１８はパラレル−シリアル変換回路、
１９はドライバ回路、２０は同期抽出回路、２１はレシ
ーバ回路、２２はシリアル−パラレル変換回路、２３は
ＦＩＦｏ、２４は同期抽出回路、２δはフレーム組立回
路、２６は空きビット数構ｔ１１！ｉ回路、２７はバラ
レルーシリアル剥換１山路、２８はドライバ回路、２９
はレシーバ回路、３０はシリアル−パラレル変換回路、
３１はＦＩＦｏ、３２はフレーム組立回路、３３はパラ
レル−シリアル変換回路、ｑ４はドライバ回路である。
１はシリアル−パラレル変ＦｉＮｉ５ＪＩＳ、１２はＣ
Ｃチャネル抽出回路、１３は分局制御回路、１４は発振
回路、１５は信号処理回路、１６は信号制御回路、１７
は信号処理回路、１８はパラレル−シリアル変換回路、
１９はドライバ回路、２０は同期抽出回路、２１はレシ
ーバ回路、２２はシリアル−パラレル変換回路、２３は
ＦＩＦｏ、２４は同期抽出回路、２δはフレーム組立回
路、２６は空きビット数構ｔ１１！ｉ回路、２７はバラ
レルーシリアル剥換１山路、２８はドライバ回路、２９
はレシーバ回路、３０はシリアル−パラレル変換回路、
３１はＦＩＦｏ、３２はフレーム組立回路、３３はパラ
レル−シリアル変換回路、ｑ４はドライバ回路である。
第５図はシステム・コントＵ−ラ部３が受信する信号列
は、レシーバ回路１０を通して、シリアル−パラレル変
換回路１１に入り、シリアル／パラレル変換されて、フ
レーム単位に送出される。
は、レシーバ回路１０を通して、シリアル−パラレル変
換回路１１に入り、シリアル／パラレル変換されて、フ
レーム単位に送出される。
送出されたフレーム内容のうち、信号処理回路１５は、
情報チャネル７と信号チャネル８を取り込み、ＣＣチャ
ネル抽出回路１２は、ＣＣチャネル９を抽出する。
情報チャネル７と信号チャネル８を取り込み、ＣＣチャ
ネル抽出回路１２は、ＣＣチャネル９を抽出する。
発振回路１４が送出する高周波パルス列の受信から、分
周を行ってりｐツクを生成する分局制御回路１３は、前
記ＣＣチャネル抽出回路１２が抽出したＣＣチャネル９
（いわゆる、ゲートウェイ部会のＦＩＦＯの空きビット
数をコード化した情報）の受信から、ＦＩＦＯの空きビ
ット数が所定の値に近づけるような分周比を自動的に選
択して生成シたクロックをパラレル−シリアル変換回路
１８へ送出する。すなわち、システム・コントローラ部
３は、内線バス５を介してゲートウェイ部会から送られ
た第１および第２のＦＩＦＯ２３゜３１の空きビット数
をデコードした後、ＦＩＦＯの空きビット数によりＭｌ
の−ＦＩＦＯ２３の空きビット数が増加し、第２のＦＩ
ＦＯ３１の空きピント数が減少した場合には、内線バス
５に供給するクロック速度を遅くシ、逆に第１のＦ Ｉ
Ｆ ０２３の空ビツト数が減少し、第２のＦＩＦＯ３
１の空きビット数が増加した場合には、内線バス６に供
給するり四ツク速度を速くする。これによって、上位網
からの受信、データ量、上位網への送信データ量を調節
できる。
周を行ってりｐツクを生成する分局制御回路１３は、前
記ＣＣチャネル抽出回路１２が抽出したＣＣチャネル９
（いわゆる、ゲートウェイ部会のＦＩＦＯの空きビット
数をコード化した情報）の受信から、ＦＩＦＯの空きビ
ット数が所定の値に近づけるような分周比を自動的に選
択して生成シたクロックをパラレル−シリアル変換回路
１８へ送出する。すなわち、システム・コントローラ部
３は、内線バス５を介してゲートウェイ部会から送られ
た第１および第２のＦＩＦＯ２３゜３１の空きビット数
をデコードした後、ＦＩＦＯの空きビット数によりＭｌ
の−ＦＩＦＯ２３の空きビット数が増加し、第２のＦＩ
ＦＯ３１の空きピント数が減少した場合には、内線バス
５に供給するクロック速度を遅くシ、逆に第１のＦ Ｉ
Ｆ ０２３の空ビツト数が減少し、第２のＦＩＦＯ３
１の空きビット数が増加した場合には、内線バス６に供
給するり四ツク速度を速くする。これによって、上位網
からの受信、データ量、上位網への送信データ量を調節
できる。
一方、情報チャネル７と信号チャネル８は、信号処理回
路１５で分離され、相手端末との通信内容およびローカ
ル網や上位網２の交換機能等の情報として信号制御回路
１６へ送出される。
路１５で分離され、相手端末との通信内容およびローカ
ル網や上位網２の交換機能等の情報として信号制御回路
１６へ送出される。
システム・コントローラ部３からの送信データとなる信
号制御回路１６が生成した信号は、信号処理回路１７で
７レームに構成され、バツレルーシリアル変換回路１８
に送出されるＯ それを受信したパラレル−シリアル変換回路１８は、分
局制御回路１３からのクロックに同期してパラレル／シ
リアル変換し、ドライバ回路１９を通して、内線バス５
１Ｃ送出する。
号制御回路１６が生成した信号は、信号処理回路１７で
７レームに構成され、バツレルーシリアル変換回路１８
に送出されるＯ それを受信したパラレル−シリアル変換回路１８は、分
局制御回路１３からのクロックに同期してパラレル／シ
リアル変換し、ドライバ回路１９を通して、内線バス５
１Ｃ送出する。
第４図のゲートウェイ部会が上位網２から受信する信号
列は、レシーバ回路２１を通して、シリアル−パラレル
変換回路２２に入り、シリアル／パラレル変換後、フレ
ーム単位で送出される。
列は、レシーバ回路２１を通して、シリアル−パラレル
変換回路２２に入り、シリアル／パラレル変換後、フレ
ーム単位で送出される。
同期抽出回路２０は、シリアル−パラレル変換回路２２
から、上位網のクロックを抽出し、コレをＦＩＦＯ２３
、空きビット数検出回路２６、ＦＩＦＯ３１、およびパ
ラレル−シリアル変換回路３３へ送出する。
から、上位網のクロックを抽出し、コレをＦＩＦＯ２３
、空きビット数検出回路２６、ＦＩＦＯ３１、およびパ
ラレル−シリアル変換回路３３へ送出する。
また、内線バス６から受信する信号列は、前記同様にル
シーバ回路２９−シリアルーパラレル変換回路３０へと
送られ、同期抽出回路２４が抽出したりＶツクをＦＸＦ
Ｏ２３、空きビット数検出回路２６、ＦＩＦＯ３１およ
びパラレル−シリアル変換回路２７へ送出する。
シーバ回路２９−シリアルーパラレル変換回路３０へと
送られ、同期抽出回路２４が抽出したりＶツクをＦＸＦ
Ｏ２３、空きビット数検出回路２６、ＦＩＦＯ３１およ
びパラレル−シリアル変換回路２７へ送出する。
上位網２から受信データは、同期抽出回路２０からのり
党ツクでＦＩＦＯ２３に書き込まれた後、同期抽出回路
２４からのクロックで読み出されフレーム組立回路２５
に送られる。
党ツクでＦＩＦＯ２３に書き込まれた後、同期抽出回路
２４からのクロックで読み出されフレーム組立回路２５
に送られる。
空きビット微検出回路２６は、上位網２側と内線バスｂ
側の速度の差から、ＦＩＦＯ２３，３１の空きビット数
を算出し、コード化を行って、フレーム組立回路２５に
送出する。これを受けたフレーム組立回路２δは、第２
図に示したフレームの先頭を示すビット６、情報チャネ
／Ｉ／７、信号チャネル８、ＣＣチャネル９のフレーム
構成で、同期抽出回路２４のクロックでバラレな・／シ
リアル変換を実行するパラレル−シリアル変換回路２７
を通し、更にドライバ回路２８を通して、内線バス６に
送出する。
側の速度の差から、ＦＩＦＯ２３，３１の空きビット数
を算出し、コード化を行って、フレーム組立回路２５に
送出する。これを受けたフレーム組立回路２δは、第２
図に示したフレームの先頭を示すビット６、情報チャネ
／Ｉ／７、信号チャネル８、ＣＣチャネル９のフレーム
構成で、同期抽出回路２４のクロックでバラレな・／シ
リアル変換を実行するパラレル−シリアル変換回路２７
を通し、更にドライバ回路２８を通して、内線バス６に
送出する。
一方、内線バス５からの受信データは、同期抽出回路２
４からのクロックでＦＩＦＯ３１に１１き込まれた後、
前記とは反対の同期抽出回路２０のりｐツクで読み出さ
れ、フレーム組立回路３２に送られる。これを受けたフ
レーム組立回路３２は、第２図に示したアレー人構成か
らＣＣチャネルＯを除いた構成で、同期抽出回路２０の
り四ツクでパラレル／シリアル変換を実行するパラレル
−シリアル変換回路３３を通し、更にドライバ回路３４
を涌して、上位網２に送出する。
４からのクロックでＦＩＦＯ３１に１１き込まれた後、
前記とは反対の同期抽出回路２０のりｐツクで読み出さ
れ、フレーム組立回路３２に送られる。これを受けたフ
レーム組立回路３２は、第２図に示したアレー人構成か
らＣＣチャネルＯを除いた構成で、同期抽出回路２０の
り四ツクでパラレル／シリアル変換を実行するパラレル
−シリアル変換回路３３を通し、更にドライバ回路３４
を涌して、上位網２に送出する。
以上のように、第１図の実施例では、ゲートウェイ部会
内のＦＩＦＯ２３，３１の空きビット数をコード化し、
ＣＣチャネＡ／９を用いてシステム・コントローラ部３
に報告することにより、システム・コント資−ラ部３の
送出クロック速度、つまり上記Ｆ Ｉ Ｆ Ｏ２３の続
出速度を上位網２に従属同期させることができる。
内のＦＩＦＯ２３，３１の空きビット数をコード化し、
ＣＣチャネＡ／９を用いてシステム・コントローラ部３
に報告することにより、システム・コント資−ラ部３の
送出クロック速度、つまり上記Ｆ Ｉ Ｆ Ｏ２３の続
出速度を上位網２に従属同期させることができる。
以上説明したように、本発明によれば２つ以上の上位網
が接続される場合でも、システム・コントローラを変更
することなく、ゲートウェイ内に設けたＦＩＦＯ（７）
空きビット数を内線バスのフレーム上に割付けたＣＣチ
ャネルを用いてシステム・コント四−ラに報告すること
により、ゲートウェイを介して上位網を内線バスに接続
するだけで実現できる。
が接続される場合でも、システム・コントローラを変更
することなく、ゲートウェイ内に設けたＦＩＦＯ（７）
空きビット数を内線バスのフレーム上に割付けたＣＣチ
ャネルを用いてシステム・コント四−ラに報告すること
により、ゲートウェイを介して上位網を内線バスに接続
するだけで実現できる。
また、本発明によれば、互いに異なった同期のもとに動
作する複数の上位最１に対しても、複数の上位網との同
時通信は行われないという条件のもとで、修正可変な範
囲で、同′−ローカル約に接続することができる利点が
ある。
作する複数の上位最１に対しても、複数の上位網との同
時通信は行われないという条件のもとで、修正可変な範
囲で、同′−ローカル約に接続することができる利点が
ある。
第１図は、本発明の一実施例を示す網通信系の構成図、
第２図は、第１図の内線バス上を伝送する７レ一ム構成
図、第３図は、第１図のシステム・コントローラ部の購
戊図、第４図は８１図のゲートウェイ部の構１２ｒ図で
ある。 ｌ：端末装置二、２：上位網（または公衆網）、３ニジ
ステム・コントローラｆｉｔｓ Ｎ ４ ’ニゲ−トウ
エイ！、５：内線バス、Ｇ：フレームの先頭を示すピッ
ｌ−１７：’清報チャネル、８：信号チャネル、９：ｐ
ｚｒｏの空きビット数をコード化したｆｆｉ報をゲート
ウェイ部からシステム・コントローラに通知するための
［＆のピッ）（ＣＣチャネル）、１０：レシーバ回路、
１１ニジリアル−パラレル変換回路、１２：ＣＣチャネ
ル抽出回路、１３：分局制御回路、ｌ養：発袈回路、１
５：信号処理回路、１０；信＠制御回路、１７：頚骨処
理回路、１８：パラレル・シリアル変換回路、１９：ド
ライバ回路、２０：同期抽出回路、２１：レシーバ回路
、２２ニジリアル−パラレル変換回路、２３ ：ＦＩＦ
Ｏ１２４：同期抽出回路、２５：フレーム組立回路、２
６：空きビット数検出回路、２７：パラレル−シリアル
変換回路、２８：ドライバ回路、２９：レシーバ回路、
３０＝シリアル−パラレル変換回路、３１ ：ＦＩＦＯ
１３２＝クレーム組立回路、３３：パラレル−シリアル
変換回路、３４：ドライバ回路。 特許出願人 日本電信電話公瞥、、、、−第 １ 図 第 ２ 図 第 ３ 図
第２図は、第１図の内線バス上を伝送する７レ一ム構成
図、第３図は、第１図のシステム・コントローラ部の購
戊図、第４図は８１図のゲートウェイ部の構１２ｒ図で
ある。 ｌ：端末装置二、２：上位網（または公衆網）、３ニジ
ステム・コントローラｆｉｔｓ Ｎ ４ ’ニゲ−トウ
エイ！、５：内線バス、Ｇ：フレームの先頭を示すピッ
ｌ−１７：’清報チャネル、８：信号チャネル、９：ｐ
ｚｒｏの空きビット数をコード化したｆｆｉ報をゲート
ウェイ部からシステム・コントローラに通知するための
［＆のピッ）（ＣＣチャネル）、１０：レシーバ回路、
１１ニジリアル−パラレル変換回路、１２：ＣＣチャネ
ル抽出回路、１３：分局制御回路、ｌ養：発袈回路、１
５：信号処理回路、１０；信＠制御回路、１７：頚骨処
理回路、１８：パラレル・シリアル変換回路、１９：ド
ライバ回路、２０：同期抽出回路、２１：レシーバ回路
、２２ニジリアル−パラレル変換回路、２３ ：ＦＩＦ
Ｏ１２４：同期抽出回路、２５：フレーム組立回路、２
６：空きビット数検出回路、２７：パラレル−シリアル
変換回路、２８：ドライバ回路、２９：レシーバ回路、
３０＝シリアル−パラレル変換回路、３１ ：ＦＩＦＯ
１３２＝クレーム組立回路、３３：パラレル−シリアル
変換回路、３４：ドライバ回路。 特許出願人 日本電信電話公瞥、、、、−第 １ 図 第 ２ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 ■システム忙クロックを供給するシステム・コンドルー
ラと、公衆網または上位網とのインタフェースとなるゲ
ートウェイと、複数の端末とを内線バス忙接続したロー
カル網システムにおいて、上記ゲートウェイは、公衆網
または上位網からの信号を読み込んで内線バスに送出す
る第１のＦＩＦＯと、内線バスからの信号を読み込んで
公衆網または上位網に送出する第２のＦＩＦＯを有し、
上記第１と第２のＦＩＦＯの空きビット数をコード化し
て、上記システム・コントルーラに通知すると、該シス
テム・コント四−ラは、受信コードをデコードして、第
１のＦＩＦＯの空きビット数が増加し、第２のＦＩＦＯ
の空きビット数が減少した場合には、内線バス忙供給す
るクロック速度を遅くシ、上記各ビット数が逆の状態の
場合には、を特徴とする同期制御方式。 ■前記ゲートウェイは、第１と第２のＦＩＦＯの空きビ
ット数を検出してコード化した値を四−カル網の伝送フ
レーム上Ｋ ＩＩＪり当てることを特徴とする特許請求
の範囲第１項記載の同期制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025747A JPS60172854A (ja) | 1984-02-14 | 1984-02-14 | 同期制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025747A JPS60172854A (ja) | 1984-02-14 | 1984-02-14 | 同期制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60172854A true JPS60172854A (ja) | 1985-09-06 |
Family
ID=12174418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59025747A Pending JPS60172854A (ja) | 1984-02-14 | 1984-02-14 | 同期制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60172854A (ja) |
-
1984
- 1984-02-14 JP JP59025747A patent/JPS60172854A/ja active Pending
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