JPS60172093A - Display information exchanger for electrostatic type display unit - Google Patents

Display information exchanger for electrostatic type display unit

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Publication number
JPS60172093A
JPS60172093A JP2939684A JP2939684A JPS60172093A JP S60172093 A JPS60172093 A JP S60172093A JP 2939684 A JP2939684 A JP 2939684A JP 2939684 A JP2939684 A JP 2939684A JP S60172093 A JPS60172093 A JP S60172093A
Authority
JP
Japan
Prior art keywords
ram
display
fixed electrode
display information
electrode
Prior art date
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Pending
Application number
JP2939684A
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Japanese (ja)
Inventor
東郷 秀彦
安積 由明
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DAIWA SHINKU KOGYOSHO KK
DAIWA SHINKUU KOGYOSHO KK
Original Assignee
DAIWA SHINKU KOGYOSHO KK
DAIWA SHINKUU KOGYOSHO KK
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Filing date
Publication date
Application filed by DAIWA SHINKU KOGYOSHO KK, DAIWA SHINKUU KOGYOSHO KK filed Critical DAIWA SHINKU KOGYOSHO KK
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Priority to KR1019850000788A priority patent/KR850006095A/en
Priority to US06/701,949 priority patent/US4741599A/en
Priority to DE8585301049T priority patent/DE3564503D1/en
Priority to EP85301049A priority patent/EP0153178B1/en
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  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 く技術分野〉 本発明は静電式表示装置の表示情報交換装置に関し、詳
述すれば、静電式表示ユニットをマトリックス状に多数
個配列してなる表示装置の表示情報を部分的に交換する
ための装置に関する。
[Detailed Description of the Invention] Technical Field> The present invention relates to a display information exchange device for an electrostatic display device, and more specifically, to a display information exchange device for a display device in which a large number of electrostatic display units are arranged in a matrix. Relating to a device for partially exchanging information.

〈従来技術〉 まず、静電式表示装置の原理を説明する。固定電極と可
動電極の間に誘電体層を介在させ、両電極間に電圧Vを
加えると、両電極間に生じる電界により誘電体層内に分
極が生じ、固定電極と可動電極との間に吸引力が生じ、
この吸引力により可動電極が固定電極に吸着されて正面
から観る状態を変化させる。
<Prior Art> First, the principle of an electrostatic display device will be explained. When a dielectric layer is interposed between a fixed electrode and a movable electrode and a voltage V is applied between both electrodes, polarization occurs in the dielectric layer due to the electric field generated between the two electrodes, and a polarization occurs between the fixed electrode and the movable electrode. A suction force is generated,
This attractive force causes the movable electrode to be attracted to the fixed electrode, changing the state viewed from the front.

第1図に静電式表示ユニットの一例を示す。台座lの前
方には円筒形の内側固定電極2が設けられ、台座1の左
右両側には導電体からなるフィルムホルダ3,3が接触
し、このフィルムホルダに挾まれた可動電極4,4が前
方へ伸び、前端部5゜5は自由端をなしている。フィル
ムホルダ:の左右両側には絶縁体のスペーサ6.6を介
して外側固定電極7.7が固定されている。この外側固
定電極7,7は内側固定電極2に近接したのぢ漸次内側
固定電極2から離反した形状をしてt)る。
FIG. 1 shows an example of an electrostatic display unit. A cylindrical inner fixed electrode 2 is provided in front of the pedestal 1, and film holders 3, 3 made of a conductive material are in contact with the left and right sides of the pedestal 1, and movable electrodes 4, 4 held by the film holders are in contact with each other. It extends forward, and the front end 5°5 forms a free end. Outside fixed electrodes 7.7 are fixed on both left and right sides of the film holder via insulating spacers 6.6. The outer fixed electrodes 7, 7 have a shape that gradually moves away from the inner fixed electrode 2 as they approach the inner fixed electrode 2.

台座1、フィルムボルダ3,3、可動電極4,4の固定
端、スペーサ6.6及び外側固定電極7゜7の後端部は
、小ネジ8,8により一体に固着されている。
The base 1, the film boulders 3, 3, the fixed ends of the movable electrodes 4, 4, the spacer 6.6, and the rear end of the outer fixed electrode 7.7 are fixed together with machine screws 8, 8.

内側固定電極2の表面には、白、赤、Vl、緑等の所定
の色彩をもつ絶縁性塗料が塗布されて誘電体層を構成し
ている。外側固定電極7,7の内側表面にも黒、白、赤
、黄、緑等の所定の色彩をもつ絶縁性塗料が塗布されて
誘電体層を構成している。また、可動電極4.4は両面
とも鏡面になっている。
The surface of the inner fixed electrode 2 is coated with an insulating paint having a predetermined color such as white, red, Vl, green, etc. to constitute a dielectric layer. The inner surfaces of the outer fixed electrodes 7, 7 are also coated with an insulating paint having a predetermined color such as black, white, red, yellow, green, etc. to constitute a dielectric layer. Further, both sides of the movable electrode 4.4 have mirror surfaces.

外側固定電極7.7の後端の所定位置には脚状の端子7
A、7Aが一体形成され、内側固定電極2の後端の所定
位置にも同様の端子2A、2Aが一体形成され、フィル
ムホルダ3の後端の所定位置にも同様の端子4Aが一体
形成されている。この端子は基板に配設されたコネクタ
(図1示せず)に挿入接続される。
A leg-shaped terminal 7 is provided at a predetermined position at the rear end of the outer fixed electrode 7.
A, 7A are integrally formed, similar terminals 2A, 2A are integrally formed at a predetermined position on the rear end of the inner fixed electrode 2, and a similar terminal 4A is integrally formed at a predetermined position on the rear end of the film holder 3. ing. This terminal is inserted and connected to a connector (not shown in FIG. 1) provided on the board.

端子4Aと端子7Aの間に電圧が印加されると、可動電
極4と外側固定電極7の間に静電力が作用して可動電極
4が外側に開いて外側固定電極の内面をおおい、前方か
らは内側固定電極20表面に施こされた色彩が視覚され
る。端子4Aと端子2Aの間に電圧が印加されると、可
動電極4と内側固定電極2の間に静電力が作用して可動
電極4が内側固定電極2の表面をおおい、前方からは外
側固定電極7の内面に施こされた色彩が視覚される。
When a voltage is applied between the terminals 4A and 7A, an electrostatic force acts between the movable electrode 4 and the outer fixed electrode 7, causing the movable electrode 4 to open outward and cover the inner surface of the outer fixed electrode, causing the movable electrode 4 to open from the front. The color applied to the surface of the inner fixed electrode 20 is visually visible. When a voltage is applied between the terminals 4A and 2A, an electrostatic force acts between the movable electrode 4 and the inner fixed electrode 2, so that the movable electrode 4 covers the surface of the inner fixed electrode 2, and from the front, the outer fixed electrode The color applied to the inner surface of the electrode 7 is visually visible.

この表示素子を基板上にマトリックス状にぎっしり配列
することにより、例えば第2図に示すように、所望の文
字パターン等を所望の色彩で表示することができる。
By closely arranging these display elements in a matrix on a substrate, a desired character pattern or the like can be displayed in a desired color, as shown in FIG. 2, for example.

また、表示情報を一定速度でシフトさせるごとにより長
文を流し表示することもでき、表示パターンを少しづつ
変化させることにより動画表示することもできる。
Furthermore, by shifting the display information at a constant speed, a longer sentence can be displayed in succession, and by changing the display pattern little by little, a moving image can be displayed.

このような各種表示情報のうらの一部分を省いたり、他
の表示情報と交換したい場合がある。
There may be cases where it is desired to omit part of the back of such various display information or to replace it with other display information.

〈発明の目的〉 本発明の目的は、表示を中断させることなく表示内容の
一部を容易かつ迅速に変更することができ、しかも多M
類の表示情報を簡易に保管することができる、静電式表
示装置の表示情報交換装置を提供することである。
<Object of the invention> An object of the invention is to be able to easily and quickly change a part of the display content without interrupting the display, and to
It is an object of the present invention to provide a display information exchange device for an electrostatic display device, which can easily store display information of the same type.

〈発明の構成〉 本発明の装置は、表示情報の一部分を記憶するRAM 
(ランダムアクセスメモリ)と、そのRAMをバックア
ップする電池が一枚の基板にマウントされており、その
基板を制御装置本体に対し着脱自在に構成したことを特
徴とする。
<Configuration of the Invention> The device of the present invention includes a RAM that stores a part of display information.
(random access memory) and a battery for backing up the RAM are mounted on a single board, and the board is configured to be detachable from the main body of the control device.

〈実施例の説明〉 第3図に装置全体の回路構成図を示す。表示部21は第
2図に正面図の表示例を示した通り、例えば20x20
0ドツトの容量をもち、静電式表示ユニット20の集合
体である。駆動回路部22は表示ユニット20と一対一
に対応する多数のサイリスクにより構成されている。表
示レジスタ23はクロックパルスCKによりシフト動作
する71−リソクス構成されたシフトレジスタより成り
、各ドツトが表示ユニット20の各ドツトに対応してい
る。クロ・7クバルスCKは、発振器24の出力CLを
分周回路25により分周して作られる。この分周段数は
後述する制御命令コードCI、C2に応じて変るように
なっており、従ってそれに応じてクロックパルスCKの
周波数が変化する。この分周されたクロックパルスCK
によりRAM27のアドレスカウンタ26が歩進する。
<Description of Embodiments> FIG. 3 shows a circuit configuration diagram of the entire device. The display unit 21 is, for example, 20x20, as shown in the front view display example in FIG.
It has a capacity of 0 dots and is an assembly of electrostatic display units 20. The drive circuit section 22 is composed of a large number of circuits in one-to-one correspondence with the display unit 20. The display register 23 is composed of a shift register having a 71-resonance structure which is shifted by a clock pulse CK, and each dot corresponds to each dot of the display unit 20. The clock signal CK is generated by frequency-dividing the output CL of the oscillator 24 by a frequency dividing circuit 25. The number of frequency division stages changes according to control command codes CI and C2, which will be described later, and therefore the frequency of the clock pulse CK changes accordingly. This frequency-divided clock pulse CK
As a result, the address counter 26 of the RAM 27 increments.

RAM27は表示内容ごとに複数枚の基板に分割構成さ
れ、各基板はマルチコネクタにより本体に対し着脱自在
になっている。RAM27の記憶内容はデータ転送回路
28を通して一列づつ表示レジスタ23へ転送される。
The RAM 27 is divided into a plurality of boards for each display content, and each board is detachable from the main body using a multi-connector. The stored contents of the RAM 27 are transferred to the display register 23 one column at a time through a data transfer circuit 28.

分割されたRAMの内容は■−■−■−■の順で読み出
されるが、例えば■が抜4.1でいるときは■−■−■
と■をジャンプしζ読み出される。こればRAM制御回
路29により制御される。
The contents of the divided RAM are read out in the order of ■-■-■-■, but for example, when ■ is 4.1, the contents of the divided RAM are read out in the order of ■-■-■-■.
and ■ are jumped and ζ is read out. This is controlled by the RAM control circuit 29.

第4図にRAM制御回路29の実施例を示す。FIG. 4 shows an embodiment of the RAM control circuit 29.

RAMのSEN端子はRAM基板が装着されているか否
かを検出するために設けられた端子であって、RAM基
板内でグランドレベルに接続され、本体例で抵抗Rを通
して直流電源+Vに接続されているから、RAM基板が
装置されているときにL(低)レベル、外されていると
きにH(高)レベルになる。RAMのチップイネーブル
端子CEはRAMが°活性状態のときLレベル、自己保
持状態のときHレベルとなる。4個のRAMのうち活性
状態のRAMは唯1個しかない。N ORケート31a
’、31b、31c、31dはRA Mが装着されてお
り、且つ活性状態にあることを検出するためのもので、
2人力がり、Lのときのみ出力がHになる。ORゲート
32は411MのNORゲー1−31a〜31dのいず
れもが出力しであることを検出するためのもので、その
とき出力がLになる。
The RAM SEN terminal is a terminal provided to detect whether a RAM board is installed or not, and is connected to the ground level in the RAM board, and connected to the DC power supply +V through a resistor R in the main body example. Therefore, it becomes L (low) level when the RAM board is installed, and becomes H (high) level when it is removed. The chip enable terminal CE of the RAM is at the L level when the RAM is in the active state, and at the H level when the RAM is in the self-holding state. Of the four RAMs, only one is active. N OR Kate 31a
', 31b, 31c, and 31d are for detecting that RAM is installed and in an active state.
Two people are working, and the output becomes H only when it is L. The OR gate 32 is for detecting that all of the 411M NOR gates 1-31a to 31d are outputting, and the output becomes L at that time.

ORゲート33は、ORゲート32の出力がLのときに
クロック信号CKを通し、ORケート32の出力がHの
ききにはクロック信号GKをマスクしてしまう。ORゲ
ート33の出力はインバータ34を経てORゲート35
に入力される。ORゲート35は、活性状態にあったR
 A Mのデータが終了したことを示すリターン信号と
インバータ34を通ってきたクロック信号CKとのO’
R機能をもっており、リターン信号はリングカウンタへ
のカウントアツプ信号の1発註となる。リングカウンタ
36はORゲート35の出力TによりQ1→Q2 −−
−=Q5−=Q1の順に各出力端子をHにする。各出力
端子Q+−−Q4はインバータ37.38゜39.40
を経て各RAMのチップイネーブル端子CEに接続され
ている。各RAMには表示データと共に制御命令コード
C1,C2が書き込まれている。この制御命令コードC
1,C2は表に示す通り流し表示モード、高速シフトモ
ード、停止モード、及びリターンモードを規定している
The OR gate 33 passes the clock signal CK when the output of the OR gate 32 is L, and masks the clock signal GK when the output of the OR gate 32 is H. The output of the OR gate 33 passes through the inverter 34 to the OR gate 35.
is input. The OR gate 35 is R
O' between the return signal indicating that the data of A M has ended and the clock signal CK that has passed through the inverter 34.
It has the R function, and the return signal becomes one note of the count-up signal to the ring counter. The ring counter 36 changes from Q1 to Q2 by the output T of the OR gate 35.
Set each output terminal to H in the order of -=Q5-=Q1. Each output terminal Q+--Q4 is inverter 37.38°39.40
and is connected to the chip enable terminal CE of each RAM. Control command codes C1 and C2 are written in each RAM along with display data. This control instruction code C
1 and C2 define a continuous display mode, high-speed shift mode, stop mode, and return mode as shown in the table.

リターンモードは分割構成されたRAM上の最終データ
の直後に書き込まれている。なお、図において、41と
42はインバータである。
The return mode is written immediately after the final data on the divided RAM. In addition, in the figure, 41 and 42 are inverters.

次に作用を説明する。Next, the effect will be explained.

いま、第1のRAM27 aが活性状態にあるとする。Assume that the first RAM 27a is now in an active state.

第1のNORゲート31aの出力はHレベルであるから
、ORゲート32.33はともにHレベルとなりクロッ
クCKはマスクされて検出されない。このとき、インバ
ータ34がLレベルであるためORゲート35は制御命
令のリターン信号を検出しうる状態にある。第1のRA
M27aの最終データが終ると制御命令検出回路43が
リターンコードを検出してリターン信号を出力する。
Since the output of the first NOR gate 31a is at H level, OR gates 32 and 33 are both at H level, and clock CK is masked and not detected. At this time, since the inverter 34 is at L level, the OR gate 35 is in a state where it can detect the return signal of the control command. 1st RA
When the final data of M27a is completed, the control command detection circuit 43 detects a return code and outputs a return signal.

これによりリングカウンタ36が12のRAP、427
bのチップイネーブル端子CEがLに転すると同時に第
1のRAM27aのチップイネーブル端子CEがHに戻
される。従って、第2のRAM27 bが装着されてお
れば、今度は第2のN ORゲートの出力がHになり、
前回の場合と同様にリターン信号の待機状態になる。こ
のようにしてRAM27a。
As a result, the ring counter 36 becomes 12 RAP, 427
At the same time as the chip enable terminal CE of the first RAM 27a is turned to L, the chip enable terminal CE of the first RAM 27a is turned back to H. Therefore, if the second RAM 27b is installed, the output of the second NOR gate becomes H,
As in the previous case, the system waits for a return signal. In this way, the RAM 27a.

27 b、27 c、27 dがずべ゛ζ装着されてい
るとき、各RAMの最終データの直後に書き込まれてい
るリターン命令コードにより、第5図(A)図に示すよ
うにa−1)−C−d−a−−−の順に活性状態が推移
し、その記憶情報が読み出されてゆく。
When 27 b, 27 c, and 27 d are all installed, the return instruction code written immediately after the final data in each RAM causes a-1) as shown in FIG. 5(A). The activation state changes in the order of -Cda---, and the stored information is read out.

いま仮に第2のRAM27 bが外されている場合、装
着検出端子SENがHになるからチップイネーブル端子
CEのレベル状態にかかわらずN ORゲート31bの
出力はLになる。第1のRAM27aのリターン命令が
検出されてリングカウンタかC2に歩進した状態では4
個のN ORケート31a〜31dのずべての出力がL
になり、従ってORゲート32の出力もLになるから、
ORケ−1・33がクロック信号CKを検出しうる状態
になる。クロック信号CKは間断な(出力されζいるか
ら、これによりリングカウンタ36がC2からC3へ歩
進する。ここ″で、第3のRAM27 Cが装着されて
おれば、再びORゲート33の出力か常時Hになってク
ロック信号CKの入力をマスクし、第3のRAM27 
cによるリターン命令を待機する。
If the second RAM 27b is removed, the attachment detection terminal SEN becomes H, so the output of the NOR gate 31b becomes L regardless of the level state of the chip enable terminal CE. When the return command of the first RAM 27a is detected and the ring counter advances to C2, 4
All outputs of the NOR gates 31a to 31d are L.
Therefore, the output of the OR gate 32 also becomes L, so
The OR case 1.33 becomes in a state where it can detect the clock signal CK. Since the clock signal CK is output intermittently, the ring counter 36 increments from C2 to C3.Here, if the third RAM 27C is installed, the output of the OR gate 33 is It is always H, masks the input of the clock signal CK, and the third RAM 27
Waits for a return command by c.

このようにして、コネクタに装着されていないRA M
のアドレスをジャンプすることができる。第5図(B)
図に第2のRAMのみが抜かれている場合の表示データ
読み出し順序を図示する。
In this way, the RAM that is not attached to the connector
You can jump to the address of Figure 5 (B)
The figure illustrates the display data reading order when only the second RAM is removed.

次に、第5図(C)図に示すように第2のRAMのマル
チコネクタに第5の内容をもつRAMeを接続すると、
2l−6−(−x d−2−+−の順で表示が実行され
る。すなわち、RAMbを抜いてRAMeを挿入するだ
けで何らのスイッチ操作をすることなしに表示内容を変
更することができる。
Next, as shown in FIG. 5(C), when RAMe with the fifth content is connected to the multi-connector of the second RAM,
The display is executed in the order of 2l-6-(-x d-2-+-.In other words, the display contents can be changed without operating any switches by simply removing RAMb and inserting RAMe. can.

なお、ff14図に示した実施例は、変形した他の論理
回路によっても実施することができることは言うまでも
ない。
It goes without saying that the embodiment shown in Figure ff14 can be implemented using other modified logic circuits.

第6図に、本体に対し着脱自在の1枚の基根上の構成を
示す。RAMの外部端子として、アドレス指定端子AO
・−・A11、表示データ出力端子り。
FIG. 6 shows the configuration on one base that can be attached to and detached from the main body. As an external terminal of RAM, address specification terminal AO
・-・A11, display data output terminal.

・−DI3、制御命令コード出力端子cl、c2.とプ
ルアンプ処理されたライトイネーブル端子WE、チップ
イネーブル端子CEがあり、基板の外部端子とし′(は
上記したRAMの外部端子のほかに直流電源端子VDD
と、装着検出端子SENが設けられている。直流電源端
子VDDからはダイオードDIを通してRAM内に電源
供給され、一方、バンクアンプ用電池Bからダイオード
DIと並列接続されたダイオードD2を通してハックア
ップ用電源が供給される。基板が抜かれた状態では外部
電圧VDDが断たれるのでダイオードD2が導通状態に
なり、基板が接続されると、外部電圧VDDが内部電池
電圧よりもやや高いためにダイオードD2がカットオフ
になり外部電源のみが供給される。
-DI3, control instruction code output terminal cl, c2. There are write enable terminals WE and chip enable terminals CE which are subjected to pull amplifier processing.
and a mounting detection terminal SEN. Power is supplied from the DC power supply terminal VDD to the RAM through the diode DI, while hack-up power is supplied from the bank amplifier battery B through the diode D2 connected in parallel with the diode DI. When the board is disconnected, the external voltage VDD is cut off, so the diode D2 becomes conductive. When the board is connected, the external voltage VDD is slightly higher than the internal battery voltage, so the diode D2 is cut off and the external voltage VDD is turned off. Only power is supplied.

第7図に、1枚の基板の外観図の部分切欠図を示す。基
板5Iはパッケージ52内に収納保護され、基板51の
複数個の接続端子53を主体のマルチコネクタに挿入接
続する。またレバー54によりパンケージを本体から抜
き取ることができる。
FIG. 7 shows a partially cutaway view of the external appearance of one board. The board 5I is housed and protected in a package 52, and the plurality of connection terminals 53 of the board 51 are inserted and connected to the main multi-connector. Further, the lever 54 allows the pan cage to be removed from the main body.

パッケージの外iljには表示内容を表わす、図形。On the outside of the package is a figure that represents the displayed content.

文字、タイトル等を記載したカード55を貼り付け、或
いは透明ケース内に挿入しておくことができる。
A card 55 with characters, titles, etc. written on it can be pasted or inserted into a transparent case.

〈発明の効果〉 本発明によれば、パッケージされた基板を抜き取り、或
いは挿しかえるだけでメモリを変更することができるの
で、表示を中1折させることなく、容易かつ迅速に表示
内容を変更することができる。
<Effects of the Invention> According to the present invention, the memory can be changed simply by removing or replacing the packaged board, so the display contents can be easily and quickly changed without folding the display. be able to.

また、表示内容が基板ごとにまとまっており、RAMが
バッテリによりバンクアップされているので、表示情報
の管理、保存にきわめて便利である。
Furthermore, since the display contents are organized for each board and the RAM is banked up by a battery, it is extremely convenient to manage and store display information.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明に使用する静電式表示ユニノ1−の一例
の斜視図を示す。第2図は本発明による表示例を示す。 第3図は本発明実施例の全体を示す回路ブロック図であ
る。第4図は第3図のRAM制御回路の具体例を示す回
路図である。第5図は本発明実施例の作用説明図である
。第6図は本発明実施例の分割RAM内の回路図である
。第7図は本発明実施例の分割RAMの外観を示す斜視
図の部分切欠図である。 2−内側固定電極 4− 可動電極 7−外側固定電極 2〇−静電式表示ユニット21・・
・表示部 22・−駆動回路 23・−表示レジスタ 27−RA M29−RA M
制御回路51一基板 53−接続端子 B−ハックアップ用電池特許出願人 
株式会社大和真空工業所 代理人 弁理士西 1)新 7A 第2図 7 第5図 r:5EA/ 第7図
FIG. 1 shows a perspective view of an example of an electrostatic display unit 1- used in the present invention. FIG. 2 shows an example of a display according to the present invention. FIG. 3 is a circuit block diagram showing the entire embodiment of the present invention. FIG. 4 is a circuit diagram showing a specific example of the RAM control circuit of FIG. 3. FIG. 5 is an explanatory diagram of the operation of the embodiment of the present invention. FIG. 6 is a circuit diagram inside the divided RAM according to the embodiment of the present invention. FIG. 7 is a partially cutaway perspective view showing the external appearance of the divided RAM according to the embodiment of the present invention. 2-Inner fixed electrode 4-Movable electrode 7-Outer fixed electrode 2-Capacitive display unit 21...
・Display section 22・-Drive circuit 23・-Display register 27-RA M29-RAM
Control circuit 51 - board 53 - connection terminal B - hack-up battery patent applicant
Daiwa Vacuum Industries Co., Ltd. Agent Patent Attorney Nishi 1) New 7A Figure 2 7 Figure 5 r: 5EA/ Figure 7

Claims (1)

【特許請求の範囲】[Claims] 固定電極と、その固定電極に近接して取付けられた弾力
性を有する可動電極と、上記固定電極表面又は上記可動
電極表面のしくずれか一方又は双方に設けられた誘電体
層と、上記固定電極と上記可動電極の間に電圧を印加す
るためのリード線を有し、上記電圧の印加によって上記
可動電極が上記固定電極の表面に静電的に吸引されるこ
とによりこのユニットの外観が明瞭に変化するよう構成
された静電式表示ユニットが多数個平面的に配列された
静電式表示装置の表示情報を制御する装置であって、表
示情報の一部分を記憶するRAM (ランダムアクセス
メモリ)と、そのRAMをバックアップする電池が一枚
の基板にマウントされており、その基板を制御装置本体
に対し着脱自在に構成したことを特徴とする、静電式表
示装置の表示情報交換装置。
a fixed electrode, a movable electrode having elasticity attached close to the fixed electrode, a dielectric layer provided on one or both of the surface of the fixed electrode or the dislocation of the surface of the movable electrode, and the fixed electrode. and a lead wire for applying a voltage between the movable electrode, and when the voltage is applied, the movable electrode is electrostatically attracted to the surface of the fixed electrode, so that the appearance of the unit becomes clear. A device for controlling display information of a capacitive display device in which a large number of capacitive display units configured to change are arranged in a plane, and includes a RAM (random access memory) for storing part of the display information; A display information exchange device for an electrostatic display device, characterized in that a battery for backing up the RAM is mounted on a single board, and the board is configured to be detachable from the main body of the control device.
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JP2009085379A (en) * 2007-10-01 2009-04-23 Nippon Petroleum Refining Co Ltd Pipe arrangement repairing implement

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