JPS60169975A - 高速ｌｕ分解器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は・一般疎行列のＬＵ分解に係シ、特に電力系統
の潮流計算、水道・ガス等の管網計算・回路解析、構造
解析などで発生する連立１次方程式の解に好適な２高速
ＬＵ分解器に関する。

ここで、上記一般疎行列とは「要素の大部分が０であり
、かつ非０要素の位置に規則性のない行列」を定義され
る。

〔発明の背景〕

ＬＵ分解の並列計算方式および装置としては、下記（１
）、（２）などがある。これらはいづれも・バンド対角
構造を持つ行列にのみ有効で・一般疎行列に適用しよう
とすると必要な演算器数が増大し、また、個々の演算器
の稼動率が著しく低下するという欠点があった。前処理
でバンド対角化しておく方法も考えられるが、〔発明の
利用分解〕で述べたような対象ではバンド幅を十分に狭
くすることが不可能なため実用性に乏しい。

（ＩＪ　）ｌ、’ｌ’、　ｌ（ｕｎｇ　：　’ｌ’ｈｅ
　３ｔｒｕｃｔＶｒｅ　ｏｆ　ｐａｒａｌｌｅｌＡｌｇ
ｏｒｉｔｈｍ、Ａｄｕａｖｃｅｓ　ｉｎ　Ｃｏｍｐｎｔ
ｅｒ　、ｙｏｉ。

ｉ　９１　ｐｐ、　６５−１１２　Ａｃａｄｅｍｉｃ　
ｐｒｅｓｓ　、Ｎｅｗｙｏｒｋ　（１９８０） （２）金田二ＢＣプロセッサアレイと高並列マトリクス
計算・情報処理学会論文誌、　ＶＯｌ、　２４゜ＮＯ，
２（１９８３） 〔発明の目的〕 本発明の目的は、一般疎行列を係数とする連立−次方程
式のＬＵ分解を高速に実施する・並列演算装置を提供す
ることにある。

〔発明の概要〕

初めにＬＵ分解の概要について述べる０次のような連立
−次方程式を考えるＯ ＡＸ”ｂ　（１） ここに、Ａ：ｎＸｎ行列・ｘ、ｂ：ｎ次元ベクトルであ
るＯＸをめるために・まず人を下三角行列りと上三角行
列Ｕの積に分解する。

Ａ　＝　Ｌ　−Ｕ　（２） その後・ １、　ｙ　＝　ｂ　（３） なる三角方程式を前進代入により解き・さらに、Ｕ　Ｘ
　−）’　（４） なる三角方程式を後退代入によシ解けば・Ｘがまる。（
２）、　（ａ＋、　（４）式の計算において・（２）式
は・０（ｎ８）の手間を要し・０（ｎ”）の手間ｔ−要
する（３）式・（４）式の解に比べ・一般に計算量はは
るかに多くなる。なお本発明は、（３）式、（４１式の
解に関する部分は含まない。

ＬＵ分解のアルゴリズムは以下の通りであるＯＡ、Ｌ、
Ｕの（ｉ、ｊ　）要素をそれぞれａｔｊ、ｕｔｊＩＡｉ
ｊとする。

５ｔｅｐ１；に−１とする。

５ｔｅｐ　２　：全てのｊに対し ５ｔｅｐ　３　：　ｉ　）ｋ、ｊ　）ｋなる（ｉ、ｊ）
に対し・ａ　ｉｊ　−ａ　ｉｊ　−ｔｉｋ　ｕｋＪ　（
７）ｓｔｅｐ　４　：　ｋ＝に＋１とし、　ｋ−ｎテあ
れば終る。

ｋ（ｎであれば５ｔｅｐ　２へ。

行列人がスパース（疎）の場合、人の全ての要素を記憶
し、全ての要素に対して（５）７　＜’Ｉ）式の計算を
実行するのは極めて効率が悪い。汎用計算機のプログラ
ムでは、非０要素のみ記憶し、（５）〜（７）式の計算
も非０要素に関してのみ行うように工夫が凝らされてい
る０並列化を図る際も、非０要素のみを記憶し、非０要
素に対してのみ計算を行えるような・記憶装置および演
算装置の構成を工夫する必要がある。

スパースな係数行列の例を第１図に示す◎この例は簡単
なもので非０要素の割合はかなり多いが・実際の大規模
な問題では、充てん率（非０要素の割合）に、１チ以下
になる場合が多いことに注意しておく＠この行列の上三
角部分と下三角部分を・以下のような異った形式で記憶
する。上三角部分については行に着目し、第１行の非０
要素列番号全それぞれ・後数個の異ったメモリバンクの
アドレスｉに格納する。また、要素値を記憶する別のメ
モリを用意し、これも列番号メモリと同じようにバンク
に分割し、列番号メモリのバンクとの間で１対１の対応
がとれるようにしておく。要素値ａｉｊは・ｉ行の非０
列番号ｊが格納されたバンクに対応する要素１直メモリ
バンクのアドレスｉｖｃ格納される。

第１図の例で・第１行の非０要素列番号は１゜４．６．
９であり、要素値はａ１１＋　ａ五４＋　”１６＋　ａ
１９である。これらはそれぞれ、第２図（ａ）Ｋ示すよ
うに１列番号メモリ４．要素値メモリ５のアドレスｌに
格納される。図において、４０〜４３．５０〜５３は、
それぞれメモリ４．５のバンクを示している。

下三角部分については列に着目し、第１列の非０要素行
番号を・行番号メモリの異ったバンクに格納する。要素
値メモリは上三角部分の場合と同様にバンクに分割し、
行番号メモリのバンクとの間で対応をとる。第１図の例
では、第１列の非０要素行番号はｌ、２，５．６であシ
・要素値は”１１＋　”２１＋　ａｌｌ＊　ａＧｌであ
る。これらはそれぞれ・第２図の）に示すように行番号
メモリ６・要素値メモリ７のアドレス１に記憶される。

なお、第２図（ａ）、　（ｂ）において、Ｎは非０要素
が存在しないことを示している。

本記憶方式の特徴は以下の２点である。

（１）　ピボット（５ｔｅｐ　１〜４におけるｋ）行お
よびピボット列の要素を逆サーチなしに並列に読み出す
ことができる。

（２）　（７）式の計算を、同一行あるいは同一列に対
し並列に実行する際・メモリアクセス競合が発生しない
。

演算装置の基本構成を第３図に示す。比較、ラッチ機能
を持つセルを２次元状に配列したサーチセルアレイ８と
・積和機能を持つセルを１次元状に配列した積和セルア
レイ９を第３図に示すように組合わせる。メモリについ
ては、下三角部分の計算を行う場合と下三角部分の計算
を行う場合で結合の仕方が異る。第３図は下三角部分を
計算する場合を示しており・下三角部分の列番号メモリ
４をサーチセル８に・下三角部分の要素値メモリ５を積
和セル９に接続している。なお、メモリ４゜５には・計
算開始時点では行列Ａの下三角部分の非０要素位置、要
素値が格納されているが・計算終了後は、行列Ｕの非０
要素位置、非Ｏ要素値が格納される０このため２行列Ａ
では０要素であっても行列Ｕで非０となるものに関して
は（ｆｉｌｌｉｎの発生と呼ぶ）、事前に調ベアドレス
を確保しておくこととする〇 演算は以下のように行われる。ピボット列の非０要素行
番号’Ｉ＋’２＊　１３ｍ・・・がｌサイクルに１つづ
つアドレスとしてメモリ４に入力され・メモリ４から出
力された当該性の非０列番号１１１゜ｈ２．・・・、ｈ
ｓがサーチセルアレイ８に並列に入力される。最上段の
サーチセルＦｉ５当該列番号群と・右方入力線８０から
ブロードキャストされるピボット行のｆｌ１％１番目の
非０列番号ｊ１を比較する。

一致した場合は、左方入力線８４からブロードキャスト
されている要素値ｕｋｊ＋　をラッチする。ラッチされ
た要素値は・ピボット行の第１番目の非０要素値である
（（５）式参照）０ 次のサイクルでは・前サイクルで最上段に入力された列
番号はそのまま、第２段目のセルに入力される。最上段
で要素値がラッチされた場合は。

要素値も第２段目のセルに入力される。ｉ２段目のセル
は、右方入力線８１．左方入力線８５からの入力値を用
い、ピボット行の第２番目の非０要素ｊ２に対し、最上
段のセルが行ったのと同様の処理をする。このサイクル
では、最上段のセルは、メモリ４から入力されるピボッ
ト列の第２番目の非０要素ｉ２が指定する行の、非０要
素番号に対し前サイクルと同様の処理を行っている。こ
のように、サーチセルアレイ８では・縦方向については
・ピボット列の第ｉ五番目、第１２番目、第１３番目・
・・の非０要素に対しパイプライン的に処理を実行し、
横方向に見れば全セルが並列に・ピボット行の同一の非
０要素に関する処理を実行することになる。この結果・
サーチセルの最下段からは・毎サイクルごとに、　ｕｋ
ｋｌ、　Ｌｌｋｋ２１　・・・、　ｕｋｋｌ　を同時に
取り出すことができる。ただし、ｈ＋ｊ、。

Ｊ２＋・・・、Ｊｓのとき−ｕｋｋ＝０としている。こ
れらの値は、同時に積和セルアレイ９に入力される。

これと同期してセルアレイ９には、左方入力線９４から
ｔｉｋがブロードキャストされる・またメモリ５のアド
レスとしてｉを与えることにエーリ。

同時Ｋ　ａ　ｉＪ　、　ａ　ｉＪ　−、ａ　ｉｋ８を読
み込むことができる。斤レイ９は を並列に実行し結果をメモリ５の各バンクに並列に書き
込む。

下三角部分に関する計算では、用３図においてメモリ４
の代りにメモリ６を、メモリ５の代りにメモリ７を接続
する０計算のプロセスは・行ト列の関係が入れ代ること
を除けば下三角部分と同様であるので説明は省略する。

以上の処理により（７）式の計算が終了した後・ビボツ
）ｆ更新し２８０〜８７．９４のブロードキャストライ
ンのデータも合わせて更新する。８４〜８７のラインに
設定する要素値に関しては、下三角部分の計算の場合、
除算を必要とすること（（６）式参照〕に注意しておく
。この除算”も・アレイ９に除算機能を持たせておけば
並列に実行可能である。

〔発明の実施例〕

以下１本発明の実施例を・第４図により説明する。第４
図において、実線は単一のデータ線、帯状の線は並列の
データ線・破線は制御信号を表わすものとする。

制御装置１００は・クロック信号を出力し全装置の同Ｍ
をとるとともに・デコーダ１３０にスイッチ制御信号を
送信する。制御信号は１３０でデコードされ、スイッチ
１２０〜１２３に送られる。

１１０〜１１３はそれぞれ、ピボット行の非０列番号（
あるいはピボット列の非０行番号）、ピボット行の非０
要素値（ある匹はピボット列の非０要素値）・ピボット
列の非（ｌ素値（ピボット行の非０要素値）、ピボット
列の非０行番号（ピボット行の非０列番号）を格納する
レジスタである。

以下でスイッチ制御を中心に動作説明を行う。

（１）Ｕ要素（上玉角部分〕計算時 （ａ）　レジスタへのデータ格納 （１）スイッチ１２２は、制御装置１００とＵ要素の非
０列番号メモリ４を接続し・スイッチ１２０は４とレジ
スタ１１０を接続する。

１００からピボット値が４に入力され、ピボット行の非
０列番号が１１０ＩＣ格納される。

これと同時に、スイッチ１２３が１００とＵ要素の要素
値メモリ５を接続し・スイッチ１２１が５とレジスタ１
ｌｌｆｔ接続する。５にピボット値が入力され、ピボッ
ト行の非０要素１直が１１１に格納される。

（１１）スイッチ１２２は１００とＬ要素（上玉角部分
）の非０行番号メモリ６を接続し、スイッチ１２０は６
とレジスタ１１３を接続する。１００からピボット１直
が６ＦＣ入力され・ピボット列の非０行番号がレジスタ
１１３に格納される。これと同時に、スイッチ１２３が
１００とＬ要素の要素値メモリ７ｔ−接続し・スイッチ
１２１が７とレジスタ１１２を接続する。７にピボット
値が入力され、ピボット列の非０要素値がレジスタ１１
２に格納される。

（ｂ）　演算実行 （１）　スイッチ１２２は１００と４ｆ７ｃ、、ｃイン
チ１２０は４とサーチセルアレイ８を接続する。スイッ
チ１２３は１００と５を、スイッチ１２１は５と積和セ
ルアレイ９を接続する。

（ｉｔ）１００はレジスタ１１３から、毎サイクルに１
つづつ行番号を取出し４に入力する。

４からは、毎サイクルにＳ個（メモリバンク数）づつ列
番号が取出され９に入力される。

８は・当該入力データと・ｉｔｏ、１１１からのブロー
ドキャストデータに基づき、サーチ演算を実行する。９
は・５および８から淑り込んだ要素値と・１１２からブ
ロードキャストされた要素値に基づいて積和演算を実行
し、結果を５に書き込む。１１２はシフトレジスタの機
能を持ち、ブロードキャストデータを毎サイクルごと更
新する。

（２）Ｌ要素計算時 メモリ４と６．５と７の関係が入れ代るようにスイッチ
制御が行われることを除き・（１）と同様の動作を行う
。ただし・（ＩＪ（ａ）（１）に相当する部分で、（６
）式の演算を行うため・以下の処理を挿入する。５と１
１２と接続し、ピボット行の第１要素値（対角成分）を
レジスタ１１２に格納する。次に７と９を接続する。９
（除算機能も持つものとする）は１１２からブロードキ
ャストされたデータで・７からの入力データを除し・結
果１ｋｌｌｌに格納すると同時に・７に書き込むＯ クロックは、側５図に示す工うな２相クロツクを用いる
。アドレス信号はψ１の立上りで１００から出力される
０サーチセルは、ψ２の立上りのタイミング２０１〜２
０２で入力ラッチし、２０３〜２０５０区間で演算を実
行する。

積和セルは、ψ２の立上りのタイミング２０６〜２０８
で入力ラッチし・２１２〜２１４の区間で演算を実行す
る。ψ２の立下りのタイミング２０９〜２１１ではメモ
リ５あるいは７へのリード信号がライト信号に変更され
、５あるいは７への書き込みが行われる。

第６．第７図にサーチセル・積和セルの内部構成例を示
す。

〔発明の効果〕

Ｈ，Ｔ、　Ｋｍａ＞提案のシストリックアレイでは・ｎ
ｘｎ行列のＬＵ分解を３ｎサイクルで実行可能である。

ただしこれは、マトリクスのバンド幅の２乗に等しい数
の演算セルを利用した場合の話であり、ｎが１０８〜１
０４の一般疎行列、縁付きバンド対角行列等に対しては
セル数が膨大となり現実的でなくなる。

これに対し本発明は・一般疎行列・縁付きバンド対角行
列等のＬＵ分解を現実的な規模のノ・−ドウエアで高速
に実施しうるものである。１行の非０要素数がＣである
ｎｘｎ行列に対し、２ｃｎサイクルでＬＵ分解を行う。

このとき必要な演算セルはサーチセルＣ！個、積和セル
Ｃ個である〇サイクルタイム２００ｒ１８を仮定すれば
、Ｃ＝ｉｏ、ｎ−１ｏｏｏｏＯ問題に対し。

２　ｘ　１０ｘ１００００ｘ２００ｘｌ　Ｏ−’　＝４
ｘｌＯ−”　（ｓｅｃ）の時間でＬＵ分解可能である。

【図面の簡単な説明】

第１図は簡単な疎行列の例、第２図は第１図の行列に対
するメモリの構成例・第３図は並列計算方式の説明図、
第４図は並列計算装置の実施例、第５図はタイミング説
明画・第６図はサーチセルの内部構成図・第７図は積和
セルの内部構成図である。 ４・・・上三角部分非０要素の列番号メモリ・４０〜４
３・・・メモリ４のバンク、５・・・下三角部分の非０
要素１ｉＭ、５０〜５３・・・メモリ５のバンク、６・
・・上玉角部分の非Ｏ要素の行番号メモリ、６０〜６３
・・・メモリ６のバンク、７・・・上玉角部分の非０要
素１直、７０〜７３・・・メモリ７のバンク、４４・・
・メモリ４へのアドレス入力線、５４・・・メモリ５へ
のアドレス入力線、８・・・サーチセルアレイ・８０〜
８３・・・ピボット行の非Ｏ要素列番号入力線、８４〜
８７・・・ピボット行の非０要素値入力線、９・・・積
和セルアレイ、９０〜９３・・・積和セル、９４・・・
ピボット列の非０要素値入力線、１００・・・制御装置
、１１０〜１１３・・・レジスタ、１２０〜１２３・・
・スイッチ、１３０・・・デコーダ・２００〜２０２・
・・サーチセル人力ラッテタイミング・２０３〜２０５
・・・サーチセル演算区間、２０６〜２０８・・・積和
セル人力ラッチタイミング、２０９〜２１１・・・積和
セル掛き込みタイミング、２１２〜２１４・・・積和セ
ル演算区間・２１５〜２１Ｇ・・・積和セル書き込み区
間、８００・・・サーチセル、８０１，８０２・・・入
力用レジスタ、８０３・・・スインｆ、８０４・・・比
較器・８０５・・・要素値入力線・８０６・・・列（行
）番号入力線、８０７・・・列（行）番号ブロードキャ
スト線、８０８・・・要素値ブロードキャスト線。 ８０９・・・要素値出力線・８１０・・・列（行）番号
出力線、９００・・・積和セル、９０１・・・加算器、
９０２・・・乗算器、９０３・・・除算器・９０４，９
０５・・・入力レジスタ、９０６，９０７・・・スイッ
チ、９０８・・・要素値入力線（サーチセルエリ）、９
０９・・・要素値ブロードキャスト線、９工０・・・要
素値入出力第　２　目 第　３　国 第　５　国 第　６　目 ｆ ０７ 第　７　目 ００ ＼ 婢

Claims (1)

1. 【特許請求の範囲】 １、連立−次方程式求解のためのＬＵ分解の計算におい
   て、係数行列の上玉角部分の非Ｏ要素列番号および要素
   値を記憶するための第１のメモリと・係数行列の下三角
   部分の非Ｏ要素行番号および要素値を記憶するための第
   ２のメモリと・２次元状に配列された比較機能を持つセ
   ルと。 １次元状に配列された積和演算および除算機能に実行す
   ることを特徴とする高速ＬＵ分解器。