JPS6016666B2 - 階層システムにおけるバツク・アツプ方式 - Google Patents
階層システムにおけるバツク・アツプ方式Info
- Publication number
- JPS6016666B2 JPS6016666B2 JP52138569A JP13856977A JPS6016666B2 JP S6016666 B2 JPS6016666 B2 JP S6016666B2 JP 52138569 A JP52138569 A JP 52138569A JP 13856977 A JP13856977 A JP 13856977A JP S6016666 B2 JPS6016666 B2 JP S6016666B2
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- bus line
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Description
【発明の詳細な説明】
本発明は、階層システムにおけるバック・アップ方式、
特に階層システムにおける子計算機がダウンしたとき該
ダウンした子計算機をバック・アップする階層システム
におけるバック・アップ方式において、子計算機の金物
量を減少せしめるようにした階層システムにおけるバッ
ク・アップ方式に関するものである。
特に階層システムにおける子計算機がダウンしたとき該
ダウンした子計算機をバック・アップする階層システム
におけるバック・アップ方式において、子計算機の金物
量を減少せしめるようにした階層システムにおけるバッ
ク・アップ方式に関するものである。
一般に親計算機と複数の子計算機とが接続されて構成さ
れる階層システムにおいては、子計算機がダウンしたと
き該ダウンした子計算機をバック・アップするようにさ
れる。
れる階層システムにおいては、子計算機がダウンしたと
き該ダウンした子計算機をバック・アップするようにさ
れる。
このバック・アップ方式として、従来からデュアル・シ
ステムとデュープレツクス・システムとが知られている
。デュアル・システムは同一の処理を２台の計算機によ
り並行して実行するシステムであり、一方の計算機がダ
ウンしたとき他方の計算機により処理を続行するよう購
成されている。一方デュープレックス・システムは１台
の計算機によって処理を実行してゆき該計算機がダウン
したとき予備の計算機に切替えて該予備計算機により処
理を続行するよう構成されている。しかし上記デュアル
・システムの場合、２台の計算機を必要とするため金物
量が大きくなるという難点がある。
ステムとデュープレツクス・システムとが知られている
。デュアル・システムは同一の処理を２台の計算機によ
り並行して実行するシステムであり、一方の計算機がダ
ウンしたとき他方の計算機により処理を続行するよう購
成されている。一方デュープレックス・システムは１台
の計算機によって処理を実行してゆき該計算機がダウン
したとき予備の計算機に切替えて該予備計算機により処
理を続行するよう構成されている。しかし上記デュアル
・システムの場合、２台の計算機を必要とするため金物
量が大きくなるという難点がある。
また２台の計算機からの出力を常時比較してチェックを
行なっており、このため処理の実行がチェックのたびに
中断されるという難点があった。一方上記デュープレッ
クス・システムの場合、デュアル・システムの場合と同
様に金物量が大きくなるという難点がある。また通常、
予備計算機にいつ切り換えられてもかまわない仕事をオ
フラインで行なわせて出来るだけ予備計算機を効率よく
使用できるようにすることもできるがし使用効率には限
界があるという難点があった。本発明は上記の点を解決
することを目的とし、親計算機が子計算機に較べて大容
量であり、各子計算機に対応したマイクロ・プログラム
を親計算機内の記憶菱直にロードすれば簡単に親計算機
が子計算機による処理を実行できることやこのような処
理を行なっても親計算機にとって袷んど本来の処理に影
響をおよぼすことがないという点に着目し、親計算機と
複数の子計算機とがライン又はバス・ラインによって結
ばれ、正常に動作しているときコンピュータ対コンピュ
ータ・モードで働らくデータ処理システムにおいて、上
記子計算機に連繋される入出力系を当該子計算機から切
離して上記ライン又はバス・ラインに接続する機構をも
うけてなり、上記子計算機がダウンしたとき、上記親計
算機内に代替用のバーチュアル・マシンを発生せしめる
よう構成すると共に当該子計算機の上記入出力装置系が
上記ライン又はバス・ラインに結合した１／０モードで
鰯らくよう緩成し、上記子計算機をバック・アップする
ようにしたことを特徴としている。
行なっており、このため処理の実行がチェックのたびに
中断されるという難点があった。一方上記デュープレッ
クス・システムの場合、デュアル・システムの場合と同
様に金物量が大きくなるという難点がある。また通常、
予備計算機にいつ切り換えられてもかまわない仕事をオ
フラインで行なわせて出来るだけ予備計算機を効率よく
使用できるようにすることもできるがし使用効率には限
界があるという難点があった。本発明は上記の点を解決
することを目的とし、親計算機が子計算機に較べて大容
量であり、各子計算機に対応したマイクロ・プログラム
を親計算機内の記憶菱直にロードすれば簡単に親計算機
が子計算機による処理を実行できることやこのような処
理を行なっても親計算機にとって袷んど本来の処理に影
響をおよぼすことがないという点に着目し、親計算機と
複数の子計算機とがライン又はバス・ラインによって結
ばれ、正常に動作しているときコンピュータ対コンピュ
ータ・モードで働らくデータ処理システムにおいて、上
記子計算機に連繋される入出力系を当該子計算機から切
離して上記ライン又はバス・ラインに接続する機構をも
うけてなり、上記子計算機がダウンしたとき、上記親計
算機内に代替用のバーチュアル・マシンを発生せしめる
よう構成すると共に当該子計算機の上記入出力装置系が
上記ライン又はバス・ラインに結合した１／０モードで
鰯らくよう緩成し、上記子計算機をバック・アップする
ようにしたことを特徴としている。
以下図面を参照しつつ本発明を説明する。図は本発明に
よる階層システムにおけるバック・アップ方式の一実施
例構成を示している。
よる階層システムにおけるバック・アップ方式の一実施
例構成を示している。
図中、１は親計算機、２，３は夫々サプシステム、Ｐ，
，・・・，Ｐｎは夫々子計算機、ＮＣＭ，，・・・，Ｎ
ＣＭｎは夫々インタフェース回路、１０Ｓ１，，１０６
１２，…，１０Ｓ １ ｍ，１０６ｎ，，１０６山，
…１０Ｓｎｍ夫々入出力制御装置又は入出力装置、Ｐ′
，，Ｐ′２，Ｐ′３、…，Ｐｎは夫々バーチュアル・マ
シン、Ｌは親計算機１と子計算機Ｐ，，・・・，Ｐｎと
を結ぶライン又はバス・ライン、Ｌ １１，…，Ｌ １
ｎは夫々サブシステム１，…，サブシステムｎ内におけ
る正常時に使用されるバス・ライン、Ｌ ２１，…，Ｌ
２ｎは夫々サブシステム１，…、サプシステムｎ内に
おけるバツ．ク・アップ時に使用されるバス・ラインを
夫々表わしている。図において、ライン又はバス・ライ
ンＬは子計算機Ｐ，，…，Ｐｎが正常に動作している場
合コンピュータ対コンピュータ・モードで働らき、子計
算機ぜ，，・・・，Ｐｎがダウンした場合１／０モード
で働らく。このモード切換えはインターフェース回路Ｎ
ＣＭ，，・・・，ＮＣＭｎにより制御され、該インター
フェース回路ＮＣＭ，，・・・，ＮＣＭｎは該モード切
換えを制御する他に子計算麹餌，，・・・．Ｐｎの稼動
状態を監視する。バーチュアル・マシンＰ′，，Ｐ′２
，Ｐ′３，…，Ｐ′ｎは夫々子計算機Ｐ，，Ｐ２，Ｐ３
，・・・，Ｐｎがダウンしたときに親計算機１内に発生
され、親計算機１のシステム構成にもとずし、て、例え
ば｛１｝ マルチプロセッサ・システムの場合いずれか
のプロセッサが代替機として割当てられる‘２’ ュニ
ブロセツサ・システムの場合ファームウェアを使用する
か又はソフトウェア的にシミュレートするようにされる
。
，・・・，Ｐｎは夫々子計算機、ＮＣＭ，，・・・，Ｎ
ＣＭｎは夫々インタフェース回路、１０Ｓ１，，１０６
１２，…，１０Ｓ １ ｍ，１０６ｎ，，１０６山，
…１０Ｓｎｍ夫々入出力制御装置又は入出力装置、Ｐ′
，，Ｐ′２，Ｐ′３、…，Ｐｎは夫々バーチュアル・マ
シン、Ｌは親計算機１と子計算機Ｐ，，・・・，Ｐｎと
を結ぶライン又はバス・ライン、Ｌ １１，…，Ｌ １
ｎは夫々サブシステム１，…，サブシステムｎ内におけ
る正常時に使用されるバス・ライン、Ｌ ２１，…，Ｌ
２ｎは夫々サブシステム１，…、サプシステムｎ内に
おけるバツ．ク・アップ時に使用されるバス・ラインを
夫々表わしている。図において、ライン又はバス・ライ
ンＬは子計算機Ｐ，，…，Ｐｎが正常に動作している場
合コンピュータ対コンピュータ・モードで働らき、子計
算機ぜ，，・・・，Ｐｎがダウンした場合１／０モード
で働らく。このモード切換えはインターフェース回路Ｎ
ＣＭ，，・・・，ＮＣＭｎにより制御され、該インター
フェース回路ＮＣＭ，，・・・，ＮＣＭｎは該モード切
換えを制御する他に子計算麹餌，，・・・．Ｐｎの稼動
状態を監視する。バーチュアル・マシンＰ′，，Ｐ′２
，Ｐ′３，…，Ｐ′ｎは夫々子計算機Ｐ，，Ｐ２，Ｐ３
，・・・，Ｐｎがダウンしたときに親計算機１内に発生
され、親計算機１のシステム構成にもとずし、て、例え
ば｛１｝ マルチプロセッサ・システムの場合いずれか
のプロセッサが代替機として割当てられる‘２’ ュニ
ブロセツサ・システムの場合ファームウェアを使用する
か又はソフトウェア的にシミュレートするようにされる
。
図において、子計算機舵，，・・・，Ｐｎが正常に動作
している場合、ＮＣＭ，，・・・，ＮＣＭｎはライン又
はバス・ラインＬとバス・ラインＬ １，．…，Ｌ １
ｎとを接続せしめ親計算機１と子計算機Ｐ，，…，Ｐｎ
との間をコンピュータ対コンピュータ・モードで結合せ
しめる。
している場合、ＮＣＭ，，・・・，ＮＣＭｎはライン又
はバス・ラインＬとバス・ラインＬ １，．…，Ｌ １
ｎとを接続せしめ親計算機１と子計算機Ｐ，，…，Ｐｎ
との間をコンピュータ対コンピュータ・モードで結合せ
しめる。
この場合、例えばサブシステム１内の入出力制御装置又
は入出力装置１０Ｓ １，．１０６ １２ ，…，１Ｏ
Ｇ １ｍは該サプシステム１内の子計算機Ｐ，の制御下
にあり、またサブシステムｎ内の入出力制御装置又は入
出力装置１０Ｓｎ，，１０Ｓｎ２，…，１０Ｓｎｍは核
サブシステムｎ内の子計算機Ｐｎの制御下にある。この
状態において、例えばサプシステム１内のインタフェー
ス回路ＮＣＭ，が子計算機Ｐ，の異常（例えばアンサー
・バックがないことやハード・エラーの発生）を検出す
ると、該インターフェース回路ＮＣＭ，は親計算機１に
対して代替機を要求する。
は入出力装置１０Ｓ １，．１０６ １２ ，…，１Ｏ
Ｇ １ｍは該サプシステム１内の子計算機Ｐ，の制御下
にあり、またサブシステムｎ内の入出力制御装置又は入
出力装置１０Ｓｎ，，１０Ｓｎ２，…，１０Ｓｎｍは核
サブシステムｎ内の子計算機Ｐｎの制御下にある。この
状態において、例えばサプシステム１内のインタフェー
ス回路ＮＣＭ，が子計算機Ｐ，の異常（例えばアンサー
・バックがないことやハード・エラーの発生）を検出す
ると、該インターフェース回路ＮＣＭ，は親計算機１に
対して代替機を要求する。
当該要求を受けた親計算機１はバーチュアル・マシンＰ
′，を発生し、上記インターフェース回路ＮＣＭ，に該
バーチュアル・マシンＰ′，とサブシステム１内の入出
力制御装贋又は入出力装置１０Ｓ１，，１０Ｓ １２
，・・・，１０Ｓ １ｍとの結合を依頼する。該依頼さ
れたインターフェース回路ＮＣＭ，はライン又はバス・
ラインＬとバス・ラインＬ １，との結合を解除して今
度はライン又はバス・ラインＬとバス・ラインＬ２，と
を結合せしめる。このためサブシステムーはインターフ
ェース回路ＮＣＭ，を介してバーチユアル・マシンＰ′
，と１／０モードで結合される。即ちサブシステム１は
バーチュアル・マシンＰ′，の制御のもとで稼動される
。そして上記ダウンした子計算機Ｐ，の故障が回復する
と、湖 インタフェース回路ＮＣＭ，，・・・，ＮＣＭ
ｎに故障復帰検出機能が与えられている場合には、イン
タフェース回路ＮＣＭ，は自動的に子計算機Ｐ，の故障
復帰を検出し、その旨を親計算機１に通知する。
′，を発生し、上記インターフェース回路ＮＣＭ，に該
バーチュアル・マシンＰ′，とサブシステム１内の入出
力制御装贋又は入出力装置１０Ｓ１，，１０Ｓ １２
，・・・，１０Ｓ １ｍとの結合を依頼する。該依頼さ
れたインターフェース回路ＮＣＭ，はライン又はバス・
ラインＬとバス・ラインＬ １，との結合を解除して今
度はライン又はバス・ラインＬとバス・ラインＬ２，と
を結合せしめる。このためサブシステムーはインターフ
ェース回路ＮＣＭ，を介してバーチユアル・マシンＰ′
，と１／０モードで結合される。即ちサブシステム１は
バーチュアル・マシンＰ′，の制御のもとで稼動される
。そして上記ダウンした子計算機Ｐ，の故障が回復する
と、湖 インタフェース回路ＮＣＭ，，・・・，ＮＣＭ
ｎに故障復帰検出機能が与えられている場合には、イン
タフェース回路ＮＣＭ，は自動的に子計算機Ｐ，の故障
復帰を検出し、その旨を親計算機１に通知する。
該通知を受けた親計算機１はィンタフエース回路ＮＣＭ
，に対してコンピュ−タ対コンピュータ・モードに切換
えるべき指令を出し、インタフェース回路ＮＣＭ，は談
指令によりライン又はバス・ラインＬとバス・ラインＬ
２，との結合を解除し今度はライン又はバス・ラインＬ
とバス・ラインＬ１，とを結合せしめる。【４）子計算
機の故障復帰を人手を介して通知せしめる場合には、入
出力制御装置又は入出力装置１０Ｓ １，，１０Ｓ １
２ ，・・・，１０６ １ｍ下にあるオペレータ・コン
ソールに故障復帰情報を入力せしめる。該故障復帰情報
はインタフェース回路ＮＣＭ，を介して親計算機１に入
力され、親計算機１は上記脚の場合と同様にインタフェ
ース回路ＮＣＭ，に対してコンピュータ対コンピュータ
・モードに切換えるべき指令を出す。そしてインタフェ
ース回路ＮＣＭ，は該指令によりライン又はバス・ライ
ンＬとバス・ラインＬ １，とを結合せしめる。こうし
て故障復帰後においては親計算機１と子計算機Ｐ，間の
通信モードはコンピュータ対コンピュータ・モードに復
帰する。
，に対してコンピュ−タ対コンピュータ・モードに切換
えるべき指令を出し、インタフェース回路ＮＣＭ，は談
指令によりライン又はバス・ラインＬとバス・ラインＬ
２，との結合を解除し今度はライン又はバス・ラインＬ
とバス・ラインＬ１，とを結合せしめる。【４）子計算
機の故障復帰を人手を介して通知せしめる場合には、入
出力制御装置又は入出力装置１０Ｓ １，，１０Ｓ １
２ ，・・・，１０６ １ｍ下にあるオペレータ・コン
ソールに故障復帰情報を入力せしめる。該故障復帰情報
はインタフェース回路ＮＣＭ，を介して親計算機１に入
力され、親計算機１は上記脚の場合と同様にインタフェ
ース回路ＮＣＭ，に対してコンピュータ対コンピュータ
・モードに切換えるべき指令を出す。そしてインタフェ
ース回路ＮＣＭ，は該指令によりライン又はバス・ライ
ンＬとバス・ラインＬ １，とを結合せしめる。こうし
て故障復帰後においては親計算機１と子計算機Ｐ，間の
通信モードはコンピュータ対コンピュータ・モードに復
帰する。
以上の如く、本発明によれば、ある計算機がダウンして
も親計算機内にバーチュアル・マシンを発生せしめて該
ダウンした子計算機をバック・アップするようにしたた
め、各サブシステムにおける子計算機が１台で足りる。
も親計算機内にバーチュアル・マシンを発生せしめて該
ダウンした子計算機をバック・アップするようにしたた
め、各サブシステムにおける子計算機が１台で足りる。
またデュアル・システムの場合において問題とされてい
たチェックのたびに処理を中断しなければならないとい
う点を解決できると共に、デュープレックス・システム
の場合において問題とされていた予備計算機の使用効率
の点について考慮しなくて済む。なお本発明においては
、ライン又はバス・ラインＬにコンピュータ対コンピュ
ータ・モードと１／０モードの２種類のモードを共存せ
しめたため、あるサブシステムのバック・アップが他の
サブシステムに影響を与えることはない。
たチェックのたびに処理を中断しなければならないとい
う点を解決できると共に、デュープレックス・システム
の場合において問題とされていた予備計算機の使用効率
の点について考慮しなくて済む。なお本発明においては
、ライン又はバス・ラインＬにコンピュータ対コンピュ
ータ・モードと１／０モードの２種類のモードを共存せ
しめたため、あるサブシステムのバック・アップが他の
サブシステムに影響を与えることはない。
図は本発明の一実施例を示し、図中、１は親計算機、２
，３は夫々サプシステム、Ｐ，，・・・，Ｐｎは夫々子
計算機、ＮＣＭ，，・・・，ＮＣＭｎは夫々インタフェ
ース回路、Ｌはライン又はバス・ラインを夫々表わす。
，３は夫々サプシステム、Ｐ，，・・・，Ｐｎは夫々子
計算機、ＮＣＭ，，・・・，ＮＣＭｎは夫々インタフェ
ース回路、Ｌはライン又はバス・ラインを夫々表わす。
Claims (1)
- １ 親計算機と複数の子計算機とがライン又はバス・ラ
インによつて結ばれ、正常に動作しているときコンピユ
ータ対コンピユータ・モードで働らくデータ処理システ
ムにおいて、上記子計算機に連繋される入出力系を当該
子計算機から切離して上記ライン又はバス・ラインに接
続する機構をもうけてなり、上記子計算機がダウンした
とき、上記親計算機内に代替用のバーチユアル・マシン
を発生せしめるよう構成すると共に当該子計算機の上記
入出力装置系が上記ライン又はバス・ラインに結合した
Ｉ／Ｏモードで働らくよう構成し、上記子計算機をバツ
ク・アツプするようにしたことを特徴とする階層システ
ムにおけるバツク・アツプ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52138569A JPS6016666B2 (ja) | 1977-11-18 | 1977-11-18 | 階層システムにおけるバツク・アツプ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52138569A JPS6016666B2 (ja) | 1977-11-18 | 1977-11-18 | 階層システムにおけるバツク・アツプ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5471538A JPS5471538A (en) | 1979-06-08 |
| JPS6016666B2 true JPS6016666B2 (ja) | 1985-04-26 |
Family
ID=15225190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52138569A Expired JPS6016666B2 (ja) | 1977-11-18 | 1977-11-18 | 階層システムにおけるバツク・アツプ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016666B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1184015B (it) * | 1985-12-13 | 1987-10-22 | Elsag | Sistema multiprocessore a piu livelli gerarchici |
-
1977
- 1977-11-18 JP JP52138569A patent/JPS6016666B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5471538A (en) | 1979-06-08 |
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