JPS6015895A - ジョセフソン集積回路 - Google Patents

ジョセフソン集積回路

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JPS6015895A
JPS6015895A JP58124279A JP12427983A JPS6015895A JP S6015895 A JPS6015895 A JP S6015895A JP 58124279 A JP58124279 A JP 58124279A JP 12427983 A JP12427983 A JP 12427983A JP S6015895 A JPS6015895 A JP S6015895A
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josephson
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Koji Sakamoto
康治 坂本
Itaru Kurosawa
格 黒沢
Akio Kokubu
国分 明男
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Agency of Industrial Science and Technology
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    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/44Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using super-conductive elements, e.g. cryotron

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ジョゼフソン回路における回路構成方法、殊
に磁界制御型角〒磁気結合型ジョゼフソン機能素子を用
いたジョゼフソン回路構成方法に関する。
ジョUフソンデバイスは高速、低消費電力という特徴を
有するため、将来に回っての情報処理素子として大いに
期待されており、これを多数個集積した回路としてはジ
ョゼフソン・コンピュータ実現のために各種各様の機能
、構成のものの開発が望まれている。
勿論、ジョゼフソン素子そのものも電流駆動型乃芋直結
型の°ものと磁界制御型乃至磁気結合型のものとに大別
することができ、それらの各々に対して上述のような開
発研究が成されているが、その中の一つに、ROMチッ
プと論理アレイ・チップがある。このような回路に関し
ては、磁界制御型の素子のほうが一歩、先んじているが
、末だ尚、解決せねばならない問題が多々残されている
後述するにうに、この種の磁界制御型のジョゼフソン素
子は、最も基本的には磁界発生部としての制御導体と、
この制御導体に磁気的に結合した被磁気的結合部として
のジョゼフソン接合部から成っているが、この単位の回
路乃芋素子が1ビツトの記憶素子乃〒細胞として機能で
きることがら、上記のようなROM構成等への応用が図
られたの−である。
然して、この単位の回路要素乃芋ジョゼフソン記憶素子
をX行Y列に計XXY個用いて当該ROMを構成づる場
合、各座標点乃至アドレス毎の論理i+ 111乃〒“
0″の決定は、従来の回路構成方法によれば次のように
成された。
例えば、論理“1″は当該制御1導体とジョゼフソン接
合部分とが磁気的に結合している状態とし、1制御導体
に電流が流されると被磁気的結合部としてのジョゼフソ
ン接合部の臨界電流値が下がってこの接合部に流れてい
た電流により接合が電圧状態にスイッチ1邊ことを利用
して表わし、対して論理II O++は制御導体と接合
部とが磁気的に結合しないような物理的配四構成をとる
か、または製作の段階でジョゼフソン接合中の絶縁膜の
平面構成を変化させて記憶セルの等価的回路構成を変え
ることによって、制御導体に電流が流されても電圧状態
への遷移が生じないようにして表わすのである。
然して、このような従来の回路構成方法では、上述のよ
うな論理構成を実現づ−るためには、ROM内容情報を
各ジョゼフソン機能素子の重要な機能部分内に組み込ま
なければならなかった。そのため、ROM内容が変更に
なればスイッヂング機能を呈するための重要な機能部品
としての制御導体やジ」ゼフソン接合部にパターンの変
更や配d変史を要づ゛るのである。従って、前もってX
Y平面上に同一の構成のジョゼフソン素子を所定個数、
所定の配回で作り挙げた状態で待機していて、例えばユ
ーリ゛から特定のROM内容が与えられた時点で始めて
、最後の工程で当該ROM内容を具現し、製品として完
成さVるといっl〔ことは不可能であった。
また、磁気的な結合を生成さけないように−りるために
、制御導体を高さ方向に迂回させるといった方法を取る
ことも従来の考え方がらり−ればあり得ることであるが
、そのような方法を採用すると、磁気的に結合させる素
子にお【プる制御導体の高さ位Iとそうでない素子にお
ける制御導体の高さ位置とが異なった平面に位置するこ
とになるから、制御導体に連なる回路配線部分を同一の
平面レベルに留めようとした場合には、高さ方向の結線
部分を要する欠点もでてくる。高さ方向結線は製造工程
を著しく複雑にすること顕かであり、また、ROM内容
も一枚のマスクに留められない場合もある。
このようなことは既述の在来の回路構成方によったプロ
グラマブル・ロジック・アレイ(PLA)等においても
同様の欠点として指摘り“ることかできる。
これに対して、ROM内容を一枚の簡単なマスク・パタ
ーンの中に集約すると同時に、各制til1体やジョゼ
フソン接合部をあらかじめX行Y列に一義的に作ってお
き、例えばユーザから所要のROM内容が指示された時
に最後の一工程でその要求に答えることができるように
なれば、それに越したことはない。
本発明は正しくこのような従来における希望的事項を実
現することのできる回路構成方法を提供せんとして成さ
れたものである。
また、本発明の附随的な目的としては、高さ方向の結線
を不要とづる回路をも形成できるようにすることがある
。例えば、現状の二次元平面構成では集積密度の限界が
問われ始めている実情にあるが、三次元4fa成を実現
するに際して、従来不可欠であっ1=高さ方向の結線を
省略できればプロレスも簡単になり、有利となる。
以下、実施例に即して本発明の構成、作用、効果等の詳
細な説明を行なうが、これらの実施例の説明に先立ら、
まず従来のジョゼフソンデバイス、特に本発明を有効に
適用づることのできる磁界制御型のジEl ヒフソンス
イッチング・ゲートについて説明を加える。
磁界制御型のジョゼフソンスイッヂング・ゲート、即ち
磁界発生部としての制fiIl導体が発生づる磁界によ
って被結合部としてのジョゼフソン接合部のON、O’
FFを行なうジョゼフソン素子は第1A、B図示のよう
に、まず基板1上にグランド・プレーン2、絶縁層3を
層状に形成し、この上に導1本パターン4、ジョゼフソ
ン接合部5、導体パターン6、より成るスイッチング・
ゲートを構成し、最後にこの上層に絶縁層7を介して制
御11導体8を設けて成る。接合部5は間に絶縁層を含
むが、極めて薄いため、周知のように条件によってこの
間の電位差が@(零電圧状態:ON状態)になったり、
零より大きく(電圧状態乃芋抵抗状態;0「F状態)に
なったりする。これらの状態間の遷移、即ち接合部5の
臨界電流値は導体8の発生磁界によって制御可能である
。このため、導体パターン4.6、ジョゼフソン接合部
5、および制御導体8より成る回路がスイッチング・ゲ
ートとして機能するのである。
尚、本発明に適用可能なジョゼフソン回路要素は、その
ON、OFFを磁界によって制御できれば良く、これを
例えば三接合スキッド等の複数個のジョゼフソン接合を
含む閉回路から成るものとしてもよいし、マイクロブリ
ッジ型のジョゼフソン素子から成るものとしてもよいか
、基本動作はほぼ同じであり、また説明も同様にして行
なえるので、本明細書では単位のジョゼフソン回路要素
が単一のジョゼフソン接合から成る場合を例に挙げて説
明1゛る。
本発明第一の実施例を第2△、B図に即して説明づるが
、本実施例は、複数の二次元機能領域を高さ方向に複数
層(複数レベル)とした三次元構成にJ3いて、導体シ
ートによってレベル間を磁気的に絶縁する一方、磁界制
御型ジョゼフソンスイッチング・グー1〜の制御導体と
ジョゼフソン接合部を、それぞれ異なる二つの瞬接する
レベルに分散させると共に、上記磁気絶縁用導体シート
中のレベル間信号伝達ボー1〜に対応する部分に間口を
設けたものである。以下、実施例の構成、作用、及び効
果について説明づ−るが、従来と同一乃至類似でよい構
成子には第1図と同一の符号を付してd3 <。
本実施例はMS1図示の従来型ジョゼフソンスイッチン
グ・ゲートの上層に、絶縁層9を介して開口20をもつ
導体シート10を形成し、この上層に絶縁層11を介し
て開口を跨ぐ導体12、及びUi1口を蹄がない導体1
3@を構成したものである。図でもま上のレベルのジョ
ゼフソン回路を簡単に平行な導体パターン12.13と
して示しているが、これら(よもちろん平行である必要
はなく直交又(よ斜めであってもよいし、また下のレベ
ルと同様なジョゼフソン回路であってもよい。
導体パターン12.13には、これらに1身続されてV
る外部駆動@路又はジョゼフソン#1llIヒ素子等b
’i所定の手順にしたがって処理した信号I(11、I
(12がそれぞれ送り出されている。導体12上に送り
出された信号191は、間口20およびジョ・ピフソン
1妾合部5′を介しC下のレベルに伝達さfし、ここの
動作を起動J−るが、導体13上に送り出されlこイ乙
月Ig2は、導体シートの磁気シールド効果により下の
レベルに伝達されることなく専ら上のレベル【こ留まる
。即ち、この場合制御導体12と、ジョゼフソン接合部
5′、導体6.6″より成るジョゼフソン部が上下二つ
のレベル間の信号伝3i、j<−トに−、なっているの
である。このように本発明【こよれ(ま、レベル間信号
伝達ボー1へを従来のように高さ方向の結線ではなく、
導体、シー1〜中の間口によって実現することができる
。この結果、三次元化が容易となり、高集積化が可能と
なる。
勿論、上記の構成は、本発明の要旨からり゛れば、導体
部材としての導体シー1〜に間口20を聞(プるという
ように考えるよりも寧ろ、異なる上下のレベルに夫々存
在づ−る磁界発生部としての制tlll導体とるシート
状の導体を挾み込んだと考えた方か良(八。
従って、第2図に即して合えば、制?!ll導体13と
ス4応するジ」ピフソン接合5との間に適当な大きさ乃
至面積の導体片を形成しても良いのである。製作の実際
上は図示のように導体に間口を聞(プ1.:IJXのよ
うなマスク・パターンを組んlご方が良(\場合もある
し、逆に必要な箇所のみ導体が蒸着されるようなパター
ンを相7uだ方か良い場合もある。
本発明は上記の作用をもてばよいのであって、レベルの
数、開口の位置、寸法、形状、及び数に特に限定はない
。例えば、間口20は、ジョゼフソン接合部5′の中心
30と制till導体12の中心31を結ぶ線をほぼそ
の中心とするように佐賀し、接合部5−を含むような広
がりをもてばよいし、また、形状については図では正方
形としているが、長方形でも、円形、楕円、又はその他
の形状であって=9−Jでもよい)にのみ有効に作用し
、これに隣接するジョげフソン接合部及び導体パターン
、例えば第2図示の実施例ではジョゼフソン接合部5、
には影響を与えないような位置、寸法、及び形状であれ
ばよいのである。
尚、第2図ではレベル間信号伝達ボートを、上のレベル
が制御導体12、下のレベルがジョゼフソン接合部5−
および導体パターン6.6′より成るスイッチング・グ
ー1〜としているkめ、信号伝達の向ぎが専ら上から下
になっているが、これを逆の構成、即ち第3図示の構成
にすることによって、この向きを下から上にすることも
可能である。
J、た、第4図示の8 ’−,12のように上下レベル
どもに導体とすれば、これらの導体間の磁気結合によっ
て信号伝達が行なわれるため、レベル間信号伝達は双方
向性のものとなる。
即ち、この場合はいずれの導体線路共、磁界発ゼフソン
スイッチング・グー1〜を用いたが、これらのボー1−
には他の種類の素子、例えば電流注入型のもの、マイク
ロブリッジ型のものなどが接続され一〇いるとしてもよ
い。このことは以下の実施例でも同様である。
本発明第二の実施例を第5A、B、0図に即して説明J
る。本実施例は、横方向の制御導体41.42、・・・
・・・、43を複数個並冒し、この上層に絶縁層9を介
し−C所定の位置に開口20をもつ導体シー1〜10を
形成した後、更に絶縁m11を介してゲート導体51.
52、・・・・・・、54を縦方向に設けたものである
。この場合、ジョゼフソン接合部はゲート導体と制御導
体との交点上に構成されているが、図ではこれを簡単に
1゛×′′で示している。ゲート導体51と制i1導体
43の交点近傍の詳細図のうち、開口のあるものを(B
)に、ないものを(C)に示例えば43を選択しこれに
電流を印加すると、制御導体43とゲート導体51(お
よび53)との交点には開口があるので(即ら導体がな
いので)、制御導体43による磁界がジョゼフソン接合
部51′に到達し、これを電圧状態に遷移させる。この
ため、端子61.63には電圧が生じる。一方、制御導
体43とグー1〜導体52および54との交点上には間
口がないので(即ち導体が設けであるので)、導体の磁
気シールド効果乃至渦電流による磁束打消し効果により
制御導体43の磁界はジョげフソン接合部に到達しない
。このため、接合部51′は零電圧状態に留まり、端子
62.64には電圧が発生しない。このように、一つの
制御導体を選択駆動すれば、この上に予め構成してあっ
た聞[」の配列パターン(導体部材のパターン)にした
がって、9ト11子61.62、・・・・・・、64上
に電圧パターンが出現づる。即し、本実施例は情報を結
果としては間口のパターン配二ノーI 独自の機能をもった素子を実現できるが、従来はこれを
既述のように複雑なマスク・パターンの中に組み込んで
いたため、そのチェック及び内容変更が繁雑になるとい
う不都合があった。一方、ROM内容を一枚の簡単なマ
スク上に集約したものでも、それがジョゼフソン接合部
の平面IR3成を変更するものであるため、製造工程の
初期にそのR0M内容を決定しなければならず、内容変
更に対する融通性に欠けるという欠点があった。
ところが、本実施例のようにROM内容を簡単に間口の
配列パターンとして一枚のマスクの中に承りと共に、(
制御導体41.42、・・・・・・、43とグー1〜導
体51.52、・・・・・・、54との上下関係を第5
図とは逆にして)チップの上層に書き込むようにすれば
、内容のチェックが更に容易になると同時にチップの融
通性が大きくなる。また、この実施例において殊に間口
乃至導体部材のパターンを最の回路構成方法においては
全くにして不可能なことであった。この点に就いても以
下の実施例は同様に配慮することができる。
尚、本発明の趣旨からすれば、単位のジョゼフソン回路
要素としては磁界によってそのON、OFFを制御でき
るものを用いればよいから、第5B、C図示のものでな
く、王接合スキッド等の複数個のジョゼフソン接合を含
む開回路からできているものを用いてもよいことは前述
のとおりである。また、間口形状、制御導体とゲート導
体の上下関係等についても特に限定はなく、長方形でも
、楕円でも、菱形でも、その他の形状であつCもよいし
、制御導体とグー1〜導体を入れ換えて上下関係を前述
のように逆にしてもよい。更に、本実施例では導体シー
ト中に間口を設りる構成としたが、これも先に述べたと
同様に裏返しの構成、即ち間欠に、本実施例を用いてP
LAを構成した例を第6図に示す。図中、X印はジョゼ
フソン接合部を示すが、実線の×は実線の導体パターン
に、又破線の×は破線の導体パターンに接続されている
ものとづ−る。また、初段と最終段のROM / OR
ブレーンが本実施例によるもので、中間のANDプレー
ンは従来と同様のものでよい。
論理変数a、a、b、b、・・・・・・、lを入力する
と、初段のROM10Rプレーン上の間口20の配列パ
ターンにしたがって変数対が決定され、次段のANDゲ
ートに入る。ANDプレーンからの出力は図示の例では
、それぞれ、ab、 ab、・・・・・・、δ7である
。これらの中間出力は最終段のROM10Rプレーンに
よってグループ化されると同時に、OR演算が施され、
最終出力ab+ab、 be、・・・・・・、”azが
得られる。この場合本発明によるROMを初ゲートにつ
いて説明を加える。
二本の平行な制御ill導体44.45にはそれぞれ電
流I(+3.1g4、が印加されるとする。1g3、I
(+4のいずれか一方によってジョゼフソン接合部55
′が電圧状態に遷移するとぎ、これをOR回路といい、
1(13と[(14の両方の和によって始めてこの遷移
が起こるとき、これをAND回路という。第7図示の構
造を6つジョゼフソン回路では印加−電流1u3及び1
g4を小さくづるか、又は導体44及び45と接合部5
5−どの距離を太き(して、制fiil導体44.45
がジョゼフソン接合部55′に作る磁界を弱めて、これ
らの和によって始めて接合部の零電圧状態が破れるよう
にすれば、AND回路が構成できる。
一方、導体の電流強度を大ぎくするか、又は導体と接合
部間の距離を小さくして、制御導体が接合部55−に作
る磁界を強めて、これらのうちのいず磁界強度を調節し
ているため、電流強度、及び制御導体とジョゼフソン接
合部間の距離を一定にしたままでAND、OR間の変換
を実現できるものである。
本実施例は第8図示のように、従来のOR論理素子の上
層に絶縁層を介して、間口20−をもつ導体シー1〜1
0′を設けて成る。制御導体44及び45と導体シート
10′の間には実際には絶縁層があるが、児易いように
ここでは省略して示している。このような構成では第8
B図に模式的に示すように、制御導体が発生する磁界が
、開口がないところ、即ち導体シートの下では渦電流に
よって弱められるが、開口のあるところでは渦電流が生
じないので弱められることはない。従って、制御導体4
4及び45どジョピフソン接合部55′間の距離、J3
よび電流1a3と1g4を、導体シートがない状態でO
R例は、予めOR回路だけを構成しておき、後でOR回
路に対応づる位置にのみ開口をもつ導体シー1〜をf1
加して、ANDloRの選択ができるようにしたもので
ある。
尚、導体シートは、制御I導体44.45が発生する磁
界を弱めることができさえすればよいので、様々な改変
例を考えることができる。例えば、第9A図示のように
開口付き導体シートではなく、導体片を置く構成でも、
B図示のようにこの導体片を制!Il導体とジョゼフソ
ン接合部の間におく構成でも、C図示のにうに制御導体
の一部を渦電流発生用導体として用いるものでも、その
他のものであってもよい。第9A図示の構造では、製造
プロヒスを一応完了してから、ユーリ゛がANDloR
の決定をできるという点が特徴であり、B図示の構造で
は、ANDloRの決定と第5図示のR○して説明覆る
。図中、初段と最終段が、本発明第二の実施例によるR
OM10Rブレーン10、中間が本実施例によるAND
10Rブレーン10−である。論理変数a、a、b、b
、・・・・・・、2を入力すると、第6図の場合と同様
に初段のROM10Rブレーンによって変数対が決定さ
れ、次段のAND10Rプレーンに入力される。ここで
は、間口の有無にしたがってAND又はOR演算が施さ
れる。この結果は、図示の例ではそれぞれ、a+b S
ab、・・・・・・、C+Zとなる。これらは、最終段
のROM10Rプレーンによってグループ化されると同
時にOR演算が施され、最終出力a+b+ab、 be
、・・・・・・、a+Zが得られる。
初段及び最終段が第6図示のPLAと同一であるにもか
かわらず、最終段の出ツノが異なるのは、中間のAND
10Rプレーンによる。ANDloなった出力が得られ
ているのである。
このように本実施例によれば、従来のジョゼフソンPL
Aに比べてより多様な出力を得ることができる。このこ
とは、ANDゲートの数を限定しlこときにより顕著で
ある。例えば、ANDゲートの数を11とすると、従来
のものではn個までの論理和しか表現できないが、本実
施例では20個の和まで表現できる。
以上詳記のように、本発明によれば磁界結合型ジョゼフ
ソンデバイスを基本素子として用いる回路の構成方法と
して、従来のような復雑化や集積密度に対震る阻害現象
というものを伴わずに各種各様の1幾能を持つものが提
供でき、この種回路技術に貢献覆る所、甚だ大なるもの
がある。
【図面の簡単な説明】
第1A、B図は、従来の磁界制せp型ジョゼフソンスイ
ッヂング・ゲートの分解斜視図及び断面図、第5A、B
、、0図は、本発明によるジョゼフソンマスクROMの
概略構成ならびに動作原理の説明図、および“1″を記
憶している部分と“O″を記憶している部分の分解斜視
図、第6図は、本発明によるマスクROMを用いて構成
したジョゼフソンPLΔの概略構成図、第7図は、従来
のジョゼフソンORゲートの分解斜視図、第8A、B図
は、本発明によるAND10Rグーi〜の概略構成図と
聞[1部、導体シー1〜部近傍の磁界分布を模式的に示
した説明図、第9A、B、0図は、AND10Rグー1
〜の様々な改変例の概略構成図、第10図は、本発明に
よるRO〜l10RプレーンとAND10Rプレーンを
用いて構成したジョゼフソンPLAの概略構成図、であ
る。 図中、1は基板、2はグランド・プレーン、3.7.9
.11は層間絶縁膜、4.6.6 = 、51.52.
53.54.55はジョゼフソンスイッチング・ゲート
聞[1(1き導体シート、20.20−は導体シート中
の間口、21は本発明を構成する導体片、30はジョゼ
フソン接合部の中心、31は制御l1体の中心、vlv
l、v2、V3はジョゼフソンゲート駆動弔電近傍に制
御導体の電流が作る磁界の分布、a、1〕、C1・・・
・・・、Zは論理変数、a 、b 、c 、・・・・・
・、Zはこれの否定、φは零出力、A N +) −1
)lalIOハ従来のジョじフソンANDブレーン、A
NDloR−Dlaneは本発明によるA N l) 
/ OR7L/ −ン、ROM10R−planeは本
発明によるR 0M10Rプレーン、である。 ′Ob に) 一唄n− CB) 手続補正書(自発) 特許庁長官 殿 昭和58年q月20日3、補正をする
者 事件との関係 出願人 東京都千代田区霞が関1丁目3番1号 114 工業技術院長 川 1)裕 部4、指定代理人 茨城県新治郡桜村梅園1丁目1番4号 0035 工業技術院 電子技術総合研究所長 等々力 達 5、補正の対象 明細書中、特許請求の範囲の項、発明の詳細な説明の項
、図面の簡単な説明の項、及び図面。 6、補正の内容 ■明細書全文(発明の名称は除く)を別紙の通り訂正。 ■図面中、第10図中の符号「21」を添付写しに未配
したようにr20’Jと訂正。 以上 明 細 書 1、発明の茗□へ称 ジョセフソン回路構成方法 2、特許請求の範囲 上下に重なった第一、第二のサブ・レベルで所定の電気
的機能を営む一つの二次元機能レベルを構成し、該第−
1第二のサブ・レベルのいづれか一方のサブ・レベルに
は、印加される磁界の有無または強弱により電気的状j
出を変化させる複数の被磁気的結合部群を、他方のサブ
・レベルには該複数の被磁気的結合部群の各々へ印加す
る磁界を発生することのできる磁界発生部を設けて成る
ジョセフソン集積回路において、 所定の幾何的パターンに応じて上記一方のサブ・レベル
内の上記複数の被磁気的結合部群中の予定されたいくつ
かに対し、これらに印加されるl記磁界を弱めるか阻止
するため、」二記第−1第二のサブ・レベルと異なるか
同じ高さ位置の第三のサブ・レベル中に上記予定のパタ
ーンに対応するパターンで導体部材を設け、該予定され
たいくつかの被磁気的結合部の電気的動作を他の被磁気
的結合部とは異ならせることを特徴とするジョセフソン
集積回路の構成方法。 3、発明の詳細な説明 本発明はジョゼフソン回路における回路構成方法に関し
、殊に磁界制御型乃至磁気結合型ジョゼフソン素子素子
を用いたジョゼフソン回路構成方法に関する。 ジョゼフソン・デバイスは高速、低消費電力という特徴
を有するため、将来に亘っての情報処理素子として大い
に期待されており、これを多数個集積したジョセフソン
・コンピュータ実現のために各種各様の機能、構成のも
のの開発が望まれている。′ 勿論、ジョゼフソン素子そのものも、電流駆動型乃至直
結型のものと磁界制御型乃至m、気結合型のものとに大
別することかでき、それらの各々に対して研究、開発が
成されているが、ROM (読出しijI用メ子メモリ
ップとか論理アレ?イ・チップ等のジョセフソン集積回
路では磁界制御型の素子の方か一渉、先んじている。 こうした磁界制御型のジョセフソン・スイッチング素子
の単位の構成は、代表的、基本的には第1図(A)、(
B)に示すようなもので、基板1上にグランド・プレー
ン2、絶縁層3を形成した後、その土の第一のサブ・レ
ベル中に導体パターン4、トンネル絶縁膜5、第二の導
体パターン6より成るジョゼフソン接合部を構成し、更
にその」−の第二のサブ・レベル中に絶縁層7を介して
制御導体8を形成したものとなっている。 ジョセフソン接合部中のトンネル絶縁膜5は極めて薄い
ため、周知のように条件によってこれを挟む内導体4,
5間の電位差が零(零電圧状態;ON状態)になったり
、零より大きく(電圧状態乃至抵抗状態;OFF状1m
 ’)なったりし、これらの状態間の遷移、即ち臨界電
流値は制御導体8の発生する磁界の有無または強弱によ
り制御することができる。 図示の構成以外にも、ジョセフソン接合部が上記したよ
うなトンネル接合でなく、マイクロ・ブリンジ型になっ
ているとか、或いはまた、三接合スキントを含む閉回路
で構成されている等したジョセフソン・スイッチング素
子もあるが、いづれもその配置構成は大体において上記
と同様である。 こうした単位のジョゼフソンスイッチング素子を1ビツ
トの記憶素子乃至細胞として利用し、X行Y列に計xx
Y個用いて例えば二次元ROMチップを構成する場合に
は、各行中に位置するジョゼフソン接合部同志を同一平
面内、即ち第一のサブ・レベル内で直列に接続する一方
、各列中に位置する各制御導体同志を上記ジョゼフソン
接合部が形成されている平面の上に位置する第二の平面
内、即ち第二のサブ・レベル内で直列に接続する。こう
したパターン構成を原則とした上で、どき込むべきデー
タに応じた各座標点乃至アドレス毎の論理゛l”°また
は0″の決定は、従来の回路構成方式では次のようにし
て為される。 例えば論理“l°゛は、第二のサブ・レベル内の制御導
体に電流が流されて磁界が発生した時、これに対する被
磁気的結合部としての第一サブ・レベル内のジョセフソ
ン接合部の臨界電流値が丁がってこの接合部に流れてい
た電流により当該接合が電圧状18″lにスイッチする
ことにより表し、対して論理” o ”は、製作の段階
でその座標点部分において制御導体とジョゼフソン接合
部とか磁気的に結合しないような物理的配置構成を採る
か、またはジョゼフソン接合部中の絶縁膜の平面構成を
変化させる等して、制御導体に電流が流れても当該座標
点におけるジョゼフソン接合部が′電圧状態に遷移しな
い状態で表す。 しかして、このような従来の回路構成方法のように、与
えられたROM内容情報を当該ROMチップ内で実現す
るのに各ジョセフソン・スイッチング素子の重要な機能
部分の物理的な構成とかfi器間係自体を各座標点毎に
対応的に設定しなければならない方法では、当該ROM
内容が変更になれは変更前のチップは全く使用できない
ことはもとより、その製作のために用いたマスク群も原
則として全て無駄となる。 即ち、こうした二次元ROMチップでは、既述のように
、当該二次元ROM機能を営む−っの二次元ROM機能
レベルは、複数のジョゼフソン接合部を含む第一のサブ
・レベルと、制御導体を含む第二のサブ・レベルの重合
で構成されているが、そうした各サブ・レベルを作成す
るためのマスクは、与えられたROM内容毎にそれぞれ
特定の二次元パターンとせざるを得す、当該ROM内−
容が変更になれば変更になったROM内容に合せて新た
に各マスクを起こし直さねばならない。 ;逆にHえば、前もって第一サブ・レベル用とし1 JX−Y平面上に所定配置で各特定構成の複数のジョゼ
フソン接合部を形成し得るマスク群と、同様に第二サブ
・レベル用としてX−Y平面上に制御導体を所定個数、
所定の配置で作り得るマスク群を各用意して置いて、ユ
ーザからどのようなROM内容が指定されてもこれらマ
スク群は共通に使用できるようにし、当該ROM内容毎
の二次元パターンの変更は別のマスクに集約する等の合
理性は、従来の回路構成方法には全くにしてめることか
できない。 尚、磁気的な結合を生成させないようにするために、制
御導体をその部位で高さ方向に迂回5せる等の方法も従
来は考えられていたが、そのような方法を採用すると、
磁気的に結合を採るへきジョゼフソン接合部の」二と、
そうでない接合部の上とでは、当該制御導体の高さ位置
が異なった1L面に位置することになるから、場合によ
っては高さ方向の結線部分を要する欠点も出てくる。高
さ方向の結線は製作工程を著しく複雑にすることが顕か
であり、また特定のROM内容毎に起こさねばならない
IJI川のマスクでさえ、一枚のマスクに留められない
場合すら起こる。 こうした欠点は在来のプログラマブル・ロジック・アレ
イ(PLA)等、その他特定のパターンに応じて構成さ
れるジョゼフソン集積回路に就いて同様に指摘すること
ができる。例えば、上記ROMチップでは第一サブ・レ
ベル中の被磁気的結合部はジョゼフソン接合部であり、
第二サブ・レベル中の磁界発生部は制御導体であったが
、両者共にジョゼフソン接合部であったり、両者共に導
体線路であって、各時点で一方が磁界発生部として磁気
に化体した信号を供給する側になり、他方がこの信号を
受けてその電気的状態を変化させる被磁気的結合部とな
るジョゼフソン集積回路の構成も十分考えられるが、そ
うした場合にも所与のパターン毎に二次元平面内の特定
のいくつかの被磁気的結合部の電気的動作を他とは異な
らせねばならない要求が為された時には、従来の回路構
=F&方法による限り、上記ROMチップに就いて記d
たと同様の欠点を逃れることはできない。 本発明はまさしくこのような実情に鑑みて成されたもの
で、上下に重なった第一、第二のサブ・レベルが相俟っ
て所定の電気的機能を営む一つの二次元機能レベルを構
成し、且つ、該第−1第二のサブ・レベルのいづれか一
方のサブ・レベルには、印加される磁界の有無または強
弱により電気的状態を変化させる複数の被磁気的結合部
群を、他方のサブ・レベルには該複数の被磁気的結合部
群の各々へ印加する磁界を発生することのできる磁界発
生部を設けて成るジョセフソン集積回路において、与え
られたパターンに応して特定の個所の被磁気的結合部と
磁界発生部との磁気的結合を他とは異なる状態にするべ
くパターン化するに際し、当該パターンが変更になって
も各サブ・レベル作成用のマスクや製作プロセス等、流
用部分をできるだけ多くでき、従って至上、第一、第二
のサブ・レベル作成に必要なマスク群は与えられたパタ
ーンの如何に拘らず共用でき、パターン情報値一枚のマ
スクに集約できる合理的な回路構成方法を提供せんとす
るものである。 機能レベルを積層したジョゼフソン三次元集積回路にお
いても、高さ方向に重合する一対の二次元機能レベルの
中、例えば下の二次元機能レベルの上のサブ・レベルを
第一のサブ・レベル、上の二次元機能レベルの下のサブ
・レベルを第二のサブ・レベル等と考えることにより、
出該第−1第二のサブ・レベル間で選択的な固有パター
ンに応じて定められた個所でのみ、選択的に信号(磁界
)の授受を行なう集積回路を組む際にも上記主目的は適
用できることが分かる。従って、本発明のパイ(随的な
目的として、高さ方向の結線なくしてこうした三次元集
積回路を簡単且つ合理的に組み(5Iるようにするとい
うことも挙げることができる。 以下、第2図以降に即し、本発明の実施例に就き説明す
るが、従来と同一乃至類似の構成子には第1図中と同一
乃至ダッシュを付した符号を用いる。 第2図(A)、(B)は本発明の第一の実施例を示して
おり、基板1」二にあってグランド・プレーン2の」二
には第一のサブ・レベルがあり、この第一サブ・レベル
中には、第1図に示したジョゼフソン接合部5に対応す
る複数個のジョゼフソン接合部5 、5’ 、、、、が
導体4,6.6’を介して直列に予定の配置で設けられ
ている。 第一サブ・レベルの上層には、絶縁層9を介して開口2
0を持つ導体シー)10が形成され、この絶縁層9と導
体シートlOのあるサブ・レベルが本発明により追加さ
れた第三サブ・レベルとなっている。 この新たに形成された第三サブ・レベルの上には第1図
における第二サブ・レベルに対応する構造、即ち絶縁層
11を介して磁界発生部としての複数の制御導体12,
13.、、、、を配した構造が形成され、この場合、各
制御導体12.13.....はそれぞれ最下層の第一
サブ・レベル内の各ジョセフソン接合部5 、5’ 、
、、、を直交的に横切っている。 °−第三サブ・レベル中に形成された導体シート101
こ開けられている開口20は、この場合、複数の制ない
。この間1」20は、後述する所から顕かになるように
、与えられたパターン情報の各座標点の論理を決定した
り、或いはまた特定の個所にてのみ、」二下方向の信号
伝達を可能とするポートを構成する働きを有する。 但し制御導体群は、図示のように整然と平行に並んでい
る必要は必ずしもなく、構成すべき集積回路の如何によ
っては互いに斜めになったり直交していたりしても良い
。 またこの実施例では、第三サブ・レベル中の絶縁P:!
X9内に、その下の第一サブ・レベル内の特定のジョゼ
フソン接合部5にのみ対応する第二の制御導体8も形成
されており、従ってこれらは第1図に示したと全く同じ
構成のジョゼフソン・スイッチング素子を構成するが、
以下、本実施例の動作を説明するに当たり、ひとまず、
この制御導、体8の存在は考えないものとする。 ゛即ち、ジョゼフソン接合部5と制御導体13、も属−
っのジョセフソン接合部5′と対応する制御1 導体12とがそれぞれ第1図示の組合せのジョゼフソン
・スイッチング素子を構成するものと考えると、本発明
による第三サブ・レベルがなければ、それぞれのジョゼ
フソン接合部5,5′は、図示しない外部駆動回路乃至
ジョゼフソン機能素子が所定の手順に従って処理した信
号1gl、Ig2を電流として各制御導体12.13に
送り出すことにより、電圧状態にスイッチすることにな
る。 然し、この実施例においては、こうした第一、第二のサ
ブ・レベル構成に加えて、中間に第三のサブ・レベル構
成が設けられ、一方の制御導体12の下にのみ開1」2
oを有す名導体シー)10が形成されているため、両制
御導体12 、13に共に電流1gl。 Ig2が与えられ、これらが共に磁界を発生した場合に
も、開口20を跨ぐ制御導体12の発生した磁界はその
まま第一サブ・レベル中の対応するジョセフソン接合部
5′に与えられて当該ジョゼフソン調合部が電圧状態に
スイッチするにしても、開口・1i 20のない部分の導体シート上を通っている制御導隼1
3の方の発生磁界は、当該導体シー1−10の磁気( 、=4−ルド効果乃至渦電流発生効果により透過が阻止
されたり乃至はそのエネルギを減殺され、従って対応す
るジョセフソン接合部5は本電圧状FIに留まるように
なる。 即ち、第三サブ・レベル中の導体シートloは開1」部
20にて第一、第二サブ・レベル間の信号(磁界)伝達
ポートを構成していることになる。 また、こうした原理から顕かなように、第一サブ・レベ
ル中の複数のジョセフソン接合部の個別的な構成や相互
の配置関係、及び第二サブ・レベル中の複数の制御導体
の個別的な構成や相互の配置関係は全く同一に構成され
ていても、第三サブ・レベルを形成する際に開口20の
位置を変えるだけで、一つの二次元機能レベル内におい
ての第一、第二サブ・レベル間の上下方向に亘る信号伝
達位置を変更でき、例えばROMチップを構成する場合
には各座標点の論理゛t ”または“0゛′の決定を単
に開口20の位置に化体して為すことができる。 換言すれば、重要なジョゼフソン機能部分の作成のため
のマスクは与えられたROM内容が如何なるものであっ
ても共通に使用することができ、当該ROM内容は第三
サブ・レベルにおける導体シート10の開口配置を決定
するたった一枚のマスクに集約できることになる。 また、第2図中で制御導体8の存在を考えると、この実
施例は三次元ジョゼフソン集積回路における上下に重な
る複数の機能レベル間の上下方向に亘る信号伝達機能を
無配線で為すことができることも示している。 即ち、第一の二次元機能レベルの第一のサブ・レベルと
して各ジョゼフソン接合部5,5′のあるサブ・レベル
を、第二のサブ・レベルとして制御導体8のあるサブ・
レベルを考え、一方、第二の二次元機能レベルの第一サ
ブ・レベルとして−に記第−機能レベルにおけると同様
に各ジョゼフソン接合部5.5′のあるサブ・レベルを
、第二のサブ・レベルとして最上層の制御導体12.1
3のあ0サブ・レベルを考えると、図示の実施例は第一
、第二の各二次元機能レベルが互いに入れ千秋′iこ重
なった三次元集積回路構造と亘ることもできる。 従って図示の実施例は、本来的には電気機能的に分離、
独立した第一、第二の二つの二次元機能レベル間にあっ
て、その高さ方向の信号授受を選択した個所にてのみ、
そして変更容易な個所にて無配線で任意に行ない得る構
造例をも開示しているのである。 そしてまた、上記のような入れ千秋の三次元構成自体、
選択した個所にてのみ磁気シールド効果を呈することの
できる導体シート構成の導入により、本発明によって始
めて可能とされたものであるとも言える。 従来の三次元構成として考えられていたのは、単に機能
的に独立しているだけではなく、物理的にも全く別個独
立の層として形成される複数の二次元機能レベルを単に
高さ方向に積み重ねることに限定されていた。そのため
、各隣接の二次元機能レベル間で互いの磁気的干渉を除
くためにのみ、間に磁気シールド用の導体層を形成する
構造白そ、例えば特開昭58−89877号公報等とし
て開示ノ されてはいたものの、信号の伝達を特定個所にてのみ可
能とするための開口付き導体シート構成等に就いては何
等の考慮も払われず、高さ方向の信号授受は有線結線を
前提としていた。従って、上記したような入れ子構造の
三次元構成等は、例え考えられたにしても高さ方向結線
部分の作成が著しく困難になるという壁にぶつかり、実
質的には不可能されるものであった。従ってまた、本発
明は、三次元構成の積み重ね方法にも大きな自由度を与
えるものとも言えるのである。 第2図に即して上記のような各考察を施すと、本発明の
要旨は、導体シートに開1」を開けると考えるよりは寧
ろ、両者相俟って一つの二次元機能レベルを構成する第
一、第二のサブ・レベルのいづれか一方に設けられる磁
界発生部と、他方に設けられる複数の被磁気的結合部と
の各組にあって、両者のf1気的結合を解除したい組の
所に位置的に対応させて、磁界発生部の発生する磁界を
渦電流に変換して及び或いは磁気シールド効果により、
弱めるか阻止するシート状導体を設ける点にあると見た
方が適当である。従って例えば、第2図における制御導
体13と対応するジョセフソン接合部5との間に適当な
面積の導体片を形成しても良いのである。製作の実際上
は、図示のように・4体に開口を開けるマスク・パター
ンを組んだ方が簡単な場合もあるし、逆に必要な個所に
のみ導体が蒸着されるようなマスク・パターンを組んだ
方が良い場合もある。 本発明は」二記のような構成、作用を有すれば良いので
あって、積重ね機能レベルの数、開口の寸法、形状等に
限定はない。開口の位置とか導体片の形成位置は所望の
平面パターンに応じて設定することは既述した通りであ
る。例えば第2図に示す実施例の場合では、開口20は
ジョゼフソン接合部5′の中心30と制御導体12の中
心31を結ぶ線を略(その中心とするように位置し、平
面的に見て当該接合部5′を含むような広がりを持てば
良いし、また形状に就いては、図中では略i正方形で示
しているが1円形、楕円形その外の形状であって良い。 要は、制御導体12が発生する磁界が、それで制御すべ
き他のサブ・レベル中のジョゼフソン接合部5′ (図
では一つで示しているが複数個であっても良い)にのみ
有効に作用し、これに隣接する他のジョゼフソン接合部
には影響を与えないような配置、形状であれば良い。 尚、第2図中では、サブ・レベル間信号伝達ボートにお
ける信号伝達方向は」二から下であるが、これを逆の構
成、即ち第3図示のように下の第一サブ・レベル中に制
御導体群12,13.....を、上の第二サブ・レベ
ル中にジョセフソン接合部5 、5’ 、、、、を形成
するようにして当該信号伝達方向を下から上にすること
も勿論可能である。 また、第4図に示す実施例のように改変し、絶縁層9内
の各導体線路8,8′のある層を第一サブ・レベル、各
導体線路12.13のある層を第二のサブ・レベルと考
えると、それらの間に形成された第三サブ・レベル中の
導体シート1oに形成されiた開口20を介してのみ、
当該対応する一対の導体うした場合はいづれの導体線路
共、磁界発生部でもあり被磁気的結合部であるとも言え
る。 更に、先にも少し触れたように、被磁気的結合部として
ジョゼフソン機能部を用いるにしても、図示とは異なる
電流注入型の素子やマイクロ・ブリンジ型の素子等を用
いても良い1.これらのことは以下の実施例でも同様で
ある。 本発明の更に他の実施例をS5図(A)、(B)、(G
)に即して説明する。本実施例は、横方向に延びる制御
導体41,42.、、、.43を第一のサブ・レベル内
に複数本、並置し、この上層に絶縁層9を介して所定の
位置に開口20を持つ導体シー1−10を形成した」二
で、更に絶縁層11を介しゲート導体51,52.、、
、 。 54を縦方向に形成したものである。この場合、ジョセ
フソン接合部51’ 、、、、は各ゲート導体と各制御
導体との各交点に配されるが、第5図(A)中ではこれ
を簡単に記号“X″で表している。 この実施例でも制御導体群が形成されるサブ・レベルを
第一のサブ・レベル、ゲート導体群が形成されるサブ・
レベルを第二のサブ・レベルとすれば、本発明による開
口付き導体構成が第三のサブ・レベルとして上記第一、
第二サブ・レベル間に挿入されていると見ることができ
る。 上記構成にあってゲート導体51と制御導体43の交点
近傍の詳細図の中、第三サブ・レベル内の導体シート1
0に開口20がある場合を第5図(B)に、ない場合を
第5図(C)に各示している。但し簡単のため、これら
の図面では、基板及びその七のグランド・プレーンは省
略している。 以下、本実施例の作用効果に就き説明する。 制御導体41,42.、、、.43の中の−っ、例えば
制御導体43を選択してこれに電流を流すと、当該制御
導体43とゲート導体51及び53との交点の所には、
第三のサブ・レベル中の導体シート10に開口2oがあ
るので、その発生磁界は第二サブ・レベル中の対応する
ジョゼフソン接合部51′に到達し、これらを電圧状態
に遷移させる。このため、対応する端子61.fi3に
電圧が発生する。 ム しかし一方、第三のサブ・レベル中にあってもる所
には開1」20がないので(即ち導体10が設けである
ので)、当該導体lθの磁気シールド効果乃至渦電流に
よる磁束打ち消し効果により、制御導体43の発生する
磁界はこれら交点に対応する部分のジョゼフソン接合部
には到達しない。従って端子82.84には有意の電圧
が生じない。 このように、本実施例においては、各制御導体を選択駆
動することにより、開口20の配列パターンに従って端
子Ell 、Ei2.、、、.84上に電圧パターン乃
至論理パターンを現すことができる。即ち、本実施例は
、結果として情報を開口乃至導体のパターン配置として
一枚のマスクに集約的に記憶できるマスクROMである
。 一般にROMの中に制御手順を組込んで置くチップでは
、このROM内容を特定することによって独自の機能を
実現できるが、従来の回路構成方法によってこうしたR
OMチップを作成する場合には、先に記したように、こ
れを複雑な複数枚の、そして各々が全て各ROM内容に
専用のマスク群を使用しなければならなかったため、製
作も複雑で内容変更に対する融通性にも欠ける外、論理
内容のチェックも難しいという欠点があった。また、特
殊な場合として、一応は論理内容を一枚のマスクに留め
ることができるものもあったが、そうしたものは一つの
サブ・レベル内のジョゼフソン接合部の平面構成自体を
変更するものであったため、製造工程の初期にそのRO
M内容を決定しなければならず、融通性に乏しいことに
変わりはなかった。また、このようにジョセフソン機能
を営む重要な機能部分に例、え相互の配置関係にしろ、
内容毎の変更を要するということは、製作された後の互
いにROM内容の異なるチップ間ではその電気的特性に
差異が生じる可能性もあり、その点でも決して望ましく
なかった。 これに対して、本発明の思想に即して構成された第5図
示のROMチップでは、所与のROM内容は簡単に一枚
の開口乃至導体パターン形成用マスク内に集約でき、従
って当該ROM内容が変更になってもジョセフソン機能
を営む重要な機能部分には何の変更も要さないし、内容
のチェンジもまた極めて簡単である。 尚また、先に述べたことから理解されるように、本発明
における導体部材lOは磁気エネルギを選択的に減殺す
る作用を持てば良いから、当該導体部材を形成する第三
サブ・レベルは第一、第二サブ−レベルの間に限定され
ず、上または下に設けられていても良い。従って、この
第5図示の実施例においてこうした考えに即し、第三サ
ブ・レベルを最上層に持ってくると、内容のチェックが
より簡単になるだけでなく、その下までの第一、第二サ
ブ・レベルによる素子構成層は基板1の上に既に作り上
げた状態で待機していることができるため、要求ROM
内容に直ちに対応することができる。 その他、この第5図示の実施例に就いても先の実施例に
関して述べた各種の改変や配慮はそのまま適用できる。 次に、本発明の思想に即しPLAチップを構成した場合
を第6図に示す。 図中、×′′印は先と同様、ジョセフソン接合部を示す
が、実線の×″は実線の導体パターンに、破線の×゛′
は破線の導体パターンに接続されているものとする。ま
た、初段のROM10Rプレーンが本発明により構成さ
れたもので、中間のANDプレーンは従来構成のままで
良い。 人力論理変数a 、 a 、 b 、 5 、IC、C
,、、、、,2を初段(7) ROM / ORプレー
ンに入力すると、当該プレーン内の開口20乃至導体1
0の配置パターンに従って変数対が決定され、次段のA
NDプレーンに入る。ANDプレーンからの出力は図示
の例ではそれぞれ、a −b 、 a−5,−、、、、
己・芝となる。 これらの中間出力は、最終段のROM10Rプレーンに
よってグループ化されると同時にOR演算が施され、最
終出力としてこの場合、a −b −1−五・5 、 
b −c 、、、、、、、、5− zが得られる。尚、
φ出力は零出力を表している。 このように、本実施例では本発明によるROMプレーン
を初段では変数対の決定にのみ用い、最終段ではこの他
にOR演算も行なわせるように用いている。 次に、第8図に即して本発明により入出力分離関係を保
ったAND回路やOR回路を構成する場合に就き説明す
るが、その前に第7図に従来構成によるそうした入出力
分離型AND、ORN−。 を示して説明する。 二本の平行な制御導体44.45のそれぞれに制御tE
流Ig3 、1g4を選択的に印加し得る状態下にあっ
て、一方の電流のみによってその下のジョゼフソン接合
部55を電圧状態に遷移することができるなら、図示の
回路はORゲートを構成していることになり、両電流1
g3 、1g4が共に流れた時にのみ、その下のジョゼ
フソン接合部が電圧状態に遷移するなら、この回路はA
NDゲートを構成していることになる。従って、AND
ゲートにするかORゲートにするかは物理的な配置関係
や印加電流の大きさ等々、各種のパラメータによって決
定することになる。 例えば第7図に示す回路構成において、印加電流1g3
,1g4の大きさを単独では小さくするか、または制御
導体44.45とジョゼフソン接合部55′との距離を
大きくすることにより、制御導体44.45がジョゼフ
ソン接合部に作る磁界を弱め、両者の和によって始めて
当該ジョゼフソン接合部55′が電圧状態に遷移するよ
うに図ればAND回路が構成でき、一方、制御電流1g
3 、1g4を単独でも大きくするか、または当該制御
導体とジョゼフソン接合部との距離を縮めて、制御導体
44.45がジョセフソン接合部55′に作る磁界を強
め、いづれか一方の制御1[流の作る磁界によってもジ
ョセフソン接合部55′の零電圧状態を破り得るように
すればOR回路が構成できる。 こうしたAND回路乃至OR回路では、従って両制御導
体相互間での論理積ないし論理和を採ることができ、そ
の演算結果を表す出力は入力側の制御導体とは分離的に
ジョゼフソン接合部を含む線路中に採り出すことができ
る。 しかし、」二層した所から理解されるように、基本構成
自体はAND回路でもOR回路でも同じで良い筈なのに
、実際に回路を実現する場合、従来の回路構成方法では
AND回路とOR回路とでは各制御導体とジョゼフソン
接合部との距離を変えたり各制御導体の幅を変えたりし
なければならないため、幾何的にも全く同一の構成の制
御導体とジョゼフソン接合部の対を予め用意して置いて
、ユーザからの要求に応じ、後からAND回路にするか
OR回路にするかを選択的に決定する等ということは全
くできない。 第8図に示す本発明の更に他の実施例は、こうした従来
例の欠点をも回避できるもので、制御導体への電流強度
やジョゼフソン接合部との間の幾何的配置関係、距離関
係等は一定にしたままで、要求に応じ、単なる第三サブ
・レベル内の開ロバターン乃至導体パターンの変更だけ
で、OR回路からAND回路への変換を実現できるよう
にしたものである。 即ちまずこの実施例では、そのジョゼフソン機能部に既
述した第7図示の基本構成に即して構成されたOR回路
を用いる。具体的に言うと、図示の場合は制御導体44
.45とジョゼフソン接合部55′ より成るジョゼフ
ソン・スイッチング機能部が一対、示しであるが、それ
らをいづれも、一方の制御導体44または45に印加さ
れる一方の電流Ig3または1g4によってのみでも対
応するジョゼフソン接合部55′が電圧状態に遷移し得
るように構成して置く。 勿論、このような構成の場合も、ジョゼフソン接合部5
5′のある面を第一サブ・レベル、制御導体44..4
5のある面を第二サブ・レベルとして占えることができ
る。但し導体間絶縁層等は簡単のため省略しである。 しかして、このようにOR機能を営むように構成された
第一、第二のサブ・レベル対によるOR機能レベルに対
し、本実施例では本発明の思想に即し、新たに第三サブ
・レベルを導入し、この第三サブ・レベル中に開口付き
導体シー+10’を形成して、開口20′のある所に対
応するジョゼフソン・スイッチング機能部に対しては」
二層OR機能をそのまま営ませる一方で、ない所、即ち
導体部材のある所に対応するジョゼフソン・スイッチン
グ機能部はその本来のOR機能をAND機能に変換させ
るようにする。 より詳しく、言うと、この実施例の場合、第三サブ・レ
ベルは各制御導体層の上に最」二層として形成されてい
るが、図中、右手のジョゼフソン接合8N!55′を1
1J制御する制御導体44.45の上の当該第三ザブ・
レベル内の導体シート10′には開1:J20’が形成
され、一方、図中、左手のジョゼフソン・スイッチング
機能部の上には開口がない。 そのため、当該開口20′の設けられているジョゼフソ
ン・スイッチング機能部においては、制御導体44.4
5が発生する磁界Hiを弱めるものがないノテ、当該ジ
ョゼフソン・スイッチング機能部は本来のOR機能を営
むことができるが、開口20′のない方、即ち導体シー
ト10′が上方を覆っていル方(7)ジョゼフソン・ス
イッチング機能部では、各制御導体44.45の発生す
る磁界器′が当該導体シート内で渦電流に変換されて一
部消費されるので、両導体44.45に共に電流1g3
,1g4が流されなければその下のジョゼフソン接合部
55′が電圧状711に遷移しない状態となる。 こうしたことから顕かなように、本実施例は、予め所定
パターンで所定個数のOR回路のみを作成して置き、後
で所望の平面パターンに応じ、開■コバターン乃至は導
体パターンを決定するだけで、当該パターンに応じたA
ND回路パターンを得ることができる回路構成方法を示
していることが分かる。 尚、導体シートは予定のジョゼフソン・スイ・ンチング
機能部における制御導体44.45が発生する磁界を弱
めることができさえすれば良いので、様々な改変例を考
えることができる。 例えば第9図(A)に示すように、開口伺き導体シート
10′ ではなく、所定パターンに従って導体片21を
置く構成でも良いし、同図(B)に示すように、導体片
21を第一サブ・レベル中のジョセフソン接合部55′
 と制御導体44.45の間に置く構成でも良い。更に
は同図(C)に示すように、制御導体44.45の一部
に一体的に導体片21.21を形成しても良く、特にこ
の最後の改変例は、本発明で追加する第三ザブ・レベル
が場合によっては既存のジョゼフソン・スイッチング機
能部を構成してI/\る第一、第二サブ・レベルと同一
の高さ位置にあっても良いことも示している。また、第
8図及び第9図中のいづれの場合も、制御導体の本数は
三木に限ることはなく、三木以上とすることもできる。 第°9図(A)に示す構造では、主要な機能部分の製造
プロセスを一応は完了してから、ユーザのめに応じてA
NDloRの相対的なパターン関係を決定できるという
特徴を有し、同図CB)に示す構造では、第5図に即し
て示したROMのプログラムをA N Dlo Rの相
対的パターン関係の決定と同一のマスクレベルで行なえ
るという特徴を持つ。 第10図は第8図乃至第9図に示した実施例をその一部
に用いて構成したPLAの一例を示している。 図中、初段と最終段は、既に第6図に即して説明したよ
うに、第5図に示す実施例にて構成されたROM10R
プレーンであり、中間のプレーンが第8図乃至第9図に
示す実施例により構成されたAND10Rプレーンであ
る。 論理変数a、a、b、5.c、己1””lΣを初段のR
OM10Rプレーンに入力すると、第6図におけると同
様、初段のROM10Rプレーンによて変数対が決定さ
れ、次段のAND10Rプレーンに人力される。ここで
は開+120’の有無に従ってANDまたはOR演算が
為される。 この結果、図示の例では当該AND10Rプレーンの出
力はそれぞれ、a+b、五・b、、、、、。 ご+2となる。 これらは最終段のROM10Rプレーンによってグルー
プ化されると同時にOR演算が施され、最終出力a+b
十五・E、b−c・・・・・・・ ご+芝が得られる。 初段及び最終段が第6図示のPLAと全く同一の構成で
あるにも拘らず、最終段の出力が異なるのは、中間のA
ND10Rプレーン中に開口20′のパターンを設けて
OR回路を構成したからである。 このように、本発明を適用したROM10Rプレーン、
AND10Rプレーン等を用いれば、従来のPLAに比
してより多様な機能のPLAを構成することもでできる
。このことはANDゲートの数を限定した時により顕著
である。例えば従来の回路構成方法によれば、AND回
路の数をn個とした場合、当該n個までの論理積しか実
現できないが、上記本発明の実施例のような構成を採用
すると、21個までの論理積を実現することができる。 以上、各種の実施例に就き詳記したが、本発明によれば
、」二下に重なった第一、第二のサブ・レベルが相俟っ
て所定の電気的機能を営む一つの二次元機能レベルを構
成し、且つ、該第−1第二のサブ・レベルのいづれか一
方のサブ・レベルには、印加される磁界の有無または強
弱により電気的状態を変化させる複数の被磁気的結合部
群を、他方のサブ・レベルには該複数の被磁気的結合部
群の各々へ印加する磁界を発生することのできる磁界発
生部を設けて成るジョゼフソン集積回路において、与え
られたパターンに応じて特定の個所の被磁気的結合部と
磁界発生部との磁気的結合を他とは異なる状態にするべ
くパターン化するに際し、当該パターン化を極めて容易
にすると共に、当該パターンが変更になっても各サブ・
レベル作成用のマスクや製作プロセス等、流用部分をで
きるだけ多くでき−1従って至上、第一、第二のサブ・
レベル作成に必要なマスク群を与えられたパターンの如
何に拘らず共用して当該パターン情報は一枚のマスクに
集約することもできる合理的な回路構成方法を提供する
ことができる。 また更に、異なる二次元機能レベルを積層したジョゼフ
ソン三次元集積回路においても、高さ方向に重合する一
対の二次元機能レベルの中、例えば下の二次元機能レベ
ルの上のサブ・レベルを第一のサブ・レベル、上の二次
元機能レベルの下のサブ・レベルを第二のサブ・レベル
等と考えることにより、当該第一、第二のサブ・レベル
間で選択的な固有パターンに応じて定められた個所での
み、選択的に信号(磁界)の授受を行なう集積回路を組
む際にも本発明は有効に適用できる。 しかも、当該三次元集積回路の各二次元機能レベルの積
重ね方法は結局はかなり任意にできるから、単純に一つ
づつ積重ねていく場合も、少なくとも一部に入れ千秋の
重合部分を有する場合にも、必要な上下サブ・レベル間
で高さ方向の結線なしに所定個所にて信号の授受を行な
わせることができるため、こうした三次元集積回路を組
むに際して二次元レベル間の信号授受をどのようにする
かという従来の問題点を根本から解決するだけでなく、
ひいては設計、製作上の自由度を極めて高め得るという
効果もある。 4、図面の簡単な説明 第1図は既存のジゴゼフソン・スイッチング・ゲートの
代表的な概略構成図、第2図は本発明回路構成方法によ
り構成された一実施例としてのジョゼフソン集積回路の
概略構成図、第3図及び第4図は第2図に示す回路の改
変例乃至他の実施例の概略構成図、第5図は本発明回路
構成方法を適用して構成されたジョゼフソン・マスクR
OMの一構成例の説明図、第6図は第5図に示されるジ
ゴゼフソン・マスクROMを一部に用いて構成したジョ
ゼフソンPLAの概略構成図、第7図は従来からのジョ
ゼフソンOR回路またはAND回路の概略構成図、第8
図は第7図に示したOR回路を基本として本発明を適用
することにより、一部にAND機能を有させたAND1
0R回路の構成例の説明図、第9図は第8図に示される
構成例に対する改変例の説明図、第10図は本発明によ
るAND10RプレーンとROM10Rブレーンを用い
て構成したジョゼフソンPLAの一構成例の概略構成図
、である。 図中、■は基板、2はグランド・プレーン、3.7,9
.11は居間絶縁膜、4 、6 、6’、51゜52.
53,54.55はゲート導体、5 、5 ’、 51
’、 55’はジョゼフソン接合部、8 、12,13
,41,42,43,44.45は制御導体、 to、
10’は本発明を構成するに用いる導体シート、20.
20’は導体シート中の開L1.21は本発明を構成す
るに用いる導体片、である。 指定代理人 工業技術院 (−

Claims (1)

  1. 【特許請求の範囲】 超伝導導体を含む磁界発生部と、該磁界発生部に対して
    磁気的に結合することができる超伝導導体またはジョゼ
    フソン接合部を含む被磁気的結合部と、から成る単位の
    ジョゼフソン回路要素をグランド・プレーン上に複数形
    成したジョゼフソン回路において、上記複数の回路要素
    の予定の幾つかのものの上記磁気的結合を弱めるか解除
    するジョゼフソン回路構成方法であって、 上記予定のジョゼフソン回路要素中の上記磁界発生部に
    対し、その発生磁界を弱めるか阻止する導体部材を設り
    ることを特徴とJ−るジョゼフソン回路構成方法。
JP58124279A 1983-07-08 1983-07-08 ジョセフソン集積回路 Granted JPS6015895A (ja)

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