JPS60156269A - 直流−直流コンバ−タ - Google Patents
直流−直流コンバ−タInfo
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- JPS60156269A JPS60156269A JP1145984A JP1145984A JPS60156269A JP S60156269 A JPS60156269 A JP S60156269A JP 1145984 A JP1145984 A JP 1145984A JP 1145984 A JP1145984 A JP 1145984A JP S60156269 A JPS60156269 A JP S60156269A
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- Japan
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- voltage
- output voltage
- transistors
- secondary winding
- current
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、軽負荷時の出力電圧上昇を抑圧する回路を備
えたパルス幅制御型直流−直流（ＤＣ−ＤＣ）コンバー
タに関する。
えたパルス幅制御型直流−直流（ＤＣ−ＤＣ）コンバー
タに関する。
従来技術と問題点
第１図は従来のパルス幅制御型ＤＣ−ＤＣコンバータの
一例を示す。トランスＴの１次巻線Ｎ１と直列にスイッ
チング用のトランジスタＴ ｒ Ｏを接続し、これらに
直流電圧Ｖｉを印加する。そしてトランジスタＴｒＯを
オン、オフして１次巻線Ｎ＋に断続的に電流を流し、そ
のとき２次巻線Ｎ２（巻線比はＮ＋ ：Ｎ２＝ｎ： １
）に誘起される電圧を整流用ダイオードＤ１で整流して
出力電流ＩＯを得る。コンパレータＣＭＰ＋は出力電圧
Ｖａを基準値Ｅ１と比較し、その差電圧をパルス（矩形
波）発生器ＰＣに与えてトランジスタＴｒｌを駆動する
パルスＰを発生させる。このパルスＰは出力電圧Ｖｏが
基準値ＥＩに等しくなるようにトランジスタＴｒｏをオ
ンオフする（パルスＰのデユーティが変化する）。Ｄ３
はフライホイール用ダイオードで、巻線Ｎ３と共に１次
側の還流路を形成する。即ち、トランジスタＴｒ□がオ
フになると１次巻線Ｎ１の電流は断たれ、このとき過電
圧が発生しようとするが、これは巻線Ｎ３に電圧を発生
し、この電圧がＶｉ、Ｄ３を通って電源Ｖｉを充電する
極性の電流を流し、これにより該過電圧の発生を阻止す
る。
一例を示す。トランスＴの１次巻線Ｎ１と直列にスイッ
チング用のトランジスタＴ ｒ Ｏを接続し、これらに
直流電圧Ｖｉを印加する。そしてトランジスタＴｒＯを
オン、オフして１次巻線Ｎ＋に断続的に電流を流し、そ
のとき２次巻線Ｎ２（巻線比はＮ＋ ：Ｎ２＝ｎ： １
）に誘起される電圧を整流用ダイオードＤ１で整流して
出力電流ＩＯを得る。コンパレータＣＭＰ＋は出力電圧
Ｖａを基準値Ｅ１と比較し、その差電圧をパルス（矩形
波）発生器ＰＣに与えてトランジスタＴｒｌを駆動する
パルスＰを発生させる。このパルスＰは出力電圧Ｖｏが
基準値ＥＩに等しくなるようにトランジスタＴｒｏをオ
ンオフする（パルスＰのデユーティが変化する）。Ｄ３
はフライホイール用ダイオードで、巻線Ｎ３と共に１次
側の還流路を形成する。即ち、トランジスタＴｒ□がオ
フになると１次巻線Ｎ１の電流は断たれ、このとき過電
圧が発生しようとするが、これは巻線Ｎ３に電圧を発生
し、この電圧がＶｉ、Ｄ３を通って電源Ｖｉを充電する
極性の電流を流し、これにより該過電圧の発生を阻止す
る。
ダイオードＤＩで整流された電流は出方電流Ｉ［になる
と共にコンデンサＣを充電し、そしてこの充電電流及び
負荷を通った出方電流１．ｏはチョークコイルＬを経て
巻線Ｎ２に流れるが、２次巻線Ｎ２に誘起する電圧が逆
極性のとき（トランジスタＴ ｒ □がオフのとき）電
流は該巻線Ｎ２を流れなくなり、代ってフライホイール
用ダイオードＤ２を通して還流する。コイルしに流れる
チョーク電流ＩＬは第２図（ｂ）のような三角波となる
。ＴｏｎはトランジスタＴｒ□のオン期間で、この期間
に電流ＩＬは直線的に増加し、逆にオフ期間Ｔｏｆｆに
直線的に減少する。前述の負荷（出力）電流１゜はは！
°この平均値である。
と共にコンデンサＣを充電し、そしてこの充電電流及び
負荷を通った出方電流１．ｏはチョークコイルＬを経て
巻線Ｎ２に流れるが、２次巻線Ｎ２に誘起する電圧が逆
極性のとき（トランジスタＴ ｒ □がオフのとき）電
流は該巻線Ｎ２を流れなくなり、代ってフライホイール
用ダイオードＤ２を通して還流する。コイルしに流れる
チョーク電流ＩＬは第２図（ｂ）のような三角波となる
。ＴｏｎはトランジスタＴｒ□のオン期間で、この期間
に電流ＩＬは直線的に増加し、逆にオフ期間Ｔｏｆｆに
直線的に減少する。前述の負荷（出力）電流１゜はは！
°この平均値である。
ところで、コイルしに発生する電圧ｖＬは第２図（ａ）
に示す如くパルスＰに同期した矩形波となり、該ｖＬと
、電流ＩＬの変動分の振幅ΔＩＬは、トランスＴの入力
電圧をＶｔｎ５ダイオードＤ＋の順方向電圧をＶＰ 、
ｎ、Ｖ ｏ、Ｌ、Ｔｏｎは前述の通ΔＩ・＝狂’ Ｔ’
ｏｎ Ｌ ・・・・・・（２） の関係にあるので、負荷が重＜Ｉａ≧Δｌ ｔ、 ／
２であればＩＬは第２図（ｂ）のように変動はするが連
続して流れる。しかし、負荷が軽＜１６＜ΔＩＬ／２で
あると同図１ｃ）のようにチョーク電流ｉＬは断続しく
Ｉｔ、＝０の期間はコンデンサＣから負荷に電流が供給
される）、このためチョークＬに発 （生ずる電圧で出
力電圧Ｖｏが上昇する問題を生ずる。
に示す如くパルスＰに同期した矩形波となり、該ｖＬと
、電流ＩＬの変動分の振幅ΔＩＬは、トランスＴの入力
電圧をＶｔｎ５ダイオードＤ＋の順方向電圧をＶＰ 、
ｎ、Ｖ ｏ、Ｌ、Ｔｏｎは前述の通ΔＩ・＝狂’ Ｔ’
ｏｎ Ｌ ・・・・・・（２） の関係にあるので、負荷が重＜Ｉａ≧Δｌ ｔ、 ／
２であればＩＬは第２図（ｂ）のように変動はするが連
続して流れる。しかし、負荷が軽＜１６＜ΔＩＬ／２で
あると同図１ｃ）のようにチョーク電流ｉＬは断続しく
Ｉｔ、＝０の期間はコンデンサＣから負荷に電流が供給
される）、このためチョークＬに発 （生ずる電圧で出
力電圧Ｖｏが上昇する問題を生ずる。
従来はこの点を解決するために２つの方法を講じている
。１つはＩｏ≧ΔＩＬ／２の関係を維持するためにΔＩ
Ｌの値を小さくしようとする方法である。しかしながら
この方法では（２）式から明らかなようにコイルＬのイ
ンダクタンスを増大させねばならないので、外形寸法が
大きくなり、また高価になる欠点がある。他の方法は上
記の不等式の関係を維持するためにＩｎの値を大きく保
とうとするものである。このためには出力端にダミー抵
抗ＲＤを接続してここに負荷電流Ｉｏの一部を流す必要
があるので、富に電力損失があって効率が悪く、また特
に重負荷時に各部発熱により信頼性を低下させる欠点が
ある。
。１つはＩｏ≧ΔＩＬ／２の関係を維持するためにΔＩ
Ｌの値を小さくしようとする方法である。しかしながら
この方法では（２）式から明らかなようにコイルＬのイ
ンダクタンスを増大させねばならないので、外形寸法が
大きくなり、また高価になる欠点がある。他の方法は上
記の不等式の関係を維持するためにＩｎの値を大きく保
とうとするものである。このためには出力端にダミー抵
抗ＲＤを接続してここに負荷電流Ｉｏの一部を流す必要
があるので、富に電力損失があって効率が悪く、また特
に重負荷時に各部発熱により信頼性を低下させる欠点が
ある。
発明の目的
本発明は、軽負荷時にチョークコイルに加わる電圧■Ｌ
を小さくすることでチョーク電流１’Ｌの断続を防止し
、出力電圧ＶＤの上昇を防止しようとするものである。
を小さくすることでチョーク電流１’Ｌの断続を防止し
、出力電圧ＶＤの上昇を防止しようとするものである。
発明の構成
本発明は、トランスの１次巻線に流れる直流電流をスイ
ッチング素子でオン、オフさせることにより該トランス
の２次巻線に電圧を誘起させ、さらに該２次巻線を含む
閉ループに整流素子、コンデンサおよびチョークコイル
を直列に接続すると共に、該２次巻線および整流素子を
迂回する還流路に還流素子を接続して該コンデンサの両
端から出力電圧を得るようにした直流−直流コンバータ
において、該整流素子および還流素子をいずれも電界効
果トランジスタとし、またこれらのトランジスタを前記
トランスの他の２次巻線に誘起される互いに逆位相の電
圧で駆動するようにして導通に方向性を持たせ、さらに
前記出力電圧を一定値と比較するコンパレータと、該コ
ンパレータの出力により制御され、前記各電界効果トラ
ンジスタのゲート、ソース間に加わる電圧を、該出力電
圧が該一定値より低くなるにつれて低下させるゲート電
圧制御用のトランジスタとを備えてなることを特徴とす
るが、以下図示の実施例を参照しながらこれを詳細に説
明する。
ッチング素子でオン、オフさせることにより該トランス
の２次巻線に電圧を誘起させ、さらに該２次巻線を含む
閉ループに整流素子、コンデンサおよびチョークコイル
を直列に接続すると共に、該２次巻線および整流素子を
迂回する還流路に還流素子を接続して該コンデンサの両
端から出力電圧を得るようにした直流−直流コンバータ
において、該整流素子および還流素子をいずれも電界効
果トランジスタとし、またこれらのトランジスタを前記
トランスの他の２次巻線に誘起される互いに逆位相の電
圧で駆動するようにして導通に方向性を持たせ、さらに
前記出力電圧を一定値と比較するコンパレータと、該コ
ンパレータの出力により制御され、前記各電界効果トラ
ンジスタのゲート、ソース間に加わる電圧を、該出力電
圧が該一定値より低くなるにつれて低下させるゲート電
圧制御用のトランジスタとを備えてなることを特徴とす
るが、以下図示の実施例を参照しながらこれを詳細に説
明する。
発明の実施例
第３図は本発明の一実施例を示す要部回路図で、第１図
と同一部分には同一符号が付しである。但し、第１図（
７）Ｄ ３． Ｎ ３． ＰＧ、 ＣＭＰ、 Ｅ ＋に
相当する部分は省略しである。本例が第１図と異なる主
な点は、第１図のダイオードＤ１．Ｄ２を電界効果トラ
ンジスタ（Ｆ ＥＴ） Ｑ ＋ 、 Ｑ ２に代え、そ
のオン、オフ期間を巻線Ｎａ、Ｎ＋１に発生ずる電圧（
極性がＮ２とは逆）で交互に切換えて整流作用をもたせ
ると共に、コンパレータＣＭＰ２で出力電圧ＶｏＯ高、
低を検出してＦＥＴＱｌ。
と同一部分には同一符号が付しである。但し、第１図（
７）Ｄ ３． Ｎ ３． ＰＧ、 ＣＭＰ、 Ｅ ＋に
相当する部分は省略しである。本例が第１図と異なる主
な点は、第１図のダイオードＤ１．Ｄ２を電界効果トラ
ンジスタ（Ｆ ＥＴ） Ｑ ＋ 、 Ｑ ２に代え、そ
のオン、オフ期間を巻線Ｎａ、Ｎ＋１に発生ずる電圧（
極性がＮ２とは逆）で交互に切換えて整流作用をもたせ
ると共に、コンパレータＣＭＰ２で出力電圧ＶｏＯ高、
低を検出してＦＥＴＱｌ。
Ｑ２の導通度を制御するようにした点にある。
Ｔ ｒＩ、 Ｔ ｒ２は該Ｑ１．Ｑ２の導通度制御用の
１−ランジスタでＱｌ、Ｑ２のゲート、ソース間に接続
され、Ｒ１，Ｒ２はそれらのベース抵抗である。
１−ランジスタでＱｌ、Ｑ２のゲート、ソース間に接続
され、Ｒ１，Ｒ２はそれらのベース抵抗である。
トランジスタＴ ｒｌ 、 Ｔｒ２はそのコレクタ、エ
ミッタ間をＦＥＴ Ｑｌ、Ｑ２のゲート、ソース間に並
列接続したものであるから、トランジスタＴｒ’１．Ｔ
ｒ２の導通度が増せばＦ ＥＴＱ ＋ 。
ミッタ間をＦＥＴ Ｑｌ、Ｑ２のゲート、ソース間に並
列接続したものであるから、トランジスタＴｒ’１．Ｔ
ｒ２の導通度が増せばＦ ＥＴＱ ＋ 。
Ｑ２のゲート、ソース間に印加される電位が低下し、該
ＦＥＴ Ｑｌ、Ｑ２の導通度が低下する（抵抗値が増す
）。トランジスタＴｒ１ 、Ｔｒ２の導通度が減少すれ
ば逆の関係になり、トランジスタＴｒｙ、Ｔｒ２がオフ
であればＦＥＴ Ｑｌ。
ＦＥＴ Ｑｌ、Ｑ２の導通度が低下する（抵抗値が増す
）。トランジスタＴｒ１ 、Ｔｒ２の導通度が減少すれ
ば逆の関係になり、トランジスタＴｒｙ、Ｔｒ２がオフ
であればＦＥＴ Ｑｌ。
Ｑ２は完全なスイッチング動作をする。コンパレータＣ
ＭＰ２は出力電圧Ｖｏが一定値Ｅ２より高ければトラン
ジスタＴｒ１．Ｔｒ２を共にオフにしてＦＥＴ Ｑｌ、
Ｑ２を巻線Ｎ４．Ｎａに発生する電圧に従い交互にオン
、オフ動作させる。これは負荷が重い場合で、Ｑｌ、Ｑ
２をダイオードＤｒ、Ｄ２とした第１図の回路と同様で
ある。
ＭＰ２は出力電圧Ｖｏが一定値Ｅ２より高ければトラン
ジスタＴｒ１．Ｔｒ２を共にオフにしてＦＥＴ Ｑｌ、
Ｑ２を巻線Ｎ４．Ｎａに発生する電圧に従い交互にオン
、オフ動作させる。これは負荷が重い場合で、Ｑｌ、Ｑ
２をダイオードＤｒ、Ｄ２とした第１図の回路と同様で
ある。
これに対し出力電圧Ｖｏが一定値Ｅ２より低いと、コン
パレータＣＭＰはその差に応じた電圧をトランジスタＴ
ｒ１． Ｔｒ２のヘース、エミッタ間に印加してこれら
のトランジスタをアナログ動作させる。この結果、ＦＥ
Ｔ Ｑｌ、Ｑ２のゲート、ソース間に印加される電圧は
低下するので、ＦＥＴＱｌ、Ｑ２もアナログ動作する。
パレータＣＭＰはその差に応じた電圧をトランジスタＴ
ｒ１． Ｔｒ２のヘース、エミッタ間に印加してこれら
のトランジスタをアナログ動作させる。この結果、ＦＥ
Ｔ Ｑｌ、Ｑ２のゲート、ソース間に印加される電圧は
低下するので、ＦＥＴＱｌ、Ｑ２もアナログ動作する。
Ｉｎし、これらのＦＥＴ Ｑｌ、Ｑ２のオフは完全に行
なわれるので整流作用には支障がない。ただ、オン時の
抵抗値がスイッチング動作時より高くなるので、その分
ドレイン、ソース間電圧ＶＤＳはスイッチング動作時よ
り高くなる。この電圧ＶＤＳは第１図のダイオードＤ１
の順方向電圧Ｖｐに相当するので、これが高くなるとい
うことは（１１式から明らかなようにチョークコイルＬ
に発生する電圧Ｖ。
なわれるので整流作用には支障がない。ただ、オン時の
抵抗値がスイッチング動作時より高くなるので、その分
ドレイン、ソース間電圧ＶＤＳはスイッチング動作時よ
り高くなる。この電圧ＶＤＳは第１図のダイオードＤ１
の順方向電圧Ｖｐに相当するので、これが高くなるとい
うことは（１１式から明らかなようにチョークコイルＬ
に発生する電圧Ｖ。
を低くし、延いてはそのチョーク電流ＩＬの振幅ΔＩＬ
を減少させる。このため、軽負荷で電流１゜が小なる場
合でもＩｎ≧ΔＩＬ／２の関係を維持しやすく、出力電
圧Ｖｏの上昇を抑圧できる。また、ＦＥＴＱｌをアナロ
グ動作させるときは軽負荷で電流Ｉｏが小さいため、常
にオン時に■Ｆが残る従来のダイオードＤ１より、むし
ろトータルの発熱量は少ない。さらにＱｌ、Ｑ２にＭＯ
ＳＦＥＴを使用するとその制御範囲はゲート、ソース間
電圧の５Ｖ程度の幅にすることができるが、これをバイ
ポーラトランジスタにするとそのベース、エミッタ間電
圧の約０．７Ｖにしかならず、制御範囲が狭くなる。
を減少させる。このため、軽負荷で電流１゜が小なる場
合でもＩｎ≧ΔＩＬ／２の関係を維持しやすく、出力電
圧Ｖｏの上昇を抑圧できる。また、ＦＥＴＱｌをアナロ
グ動作させるときは軽負荷で電流Ｉｏが小さいため、常
にオン時に■Ｆが残る従来のダイオードＤ１より、むし
ろトータルの発熱量は少ない。さらにＱｌ、Ｑ２にＭＯ
ＳＦＥＴを使用するとその制御範囲はゲート、ソース間
電圧の５Ｖ程度の幅にすることができるが、これをバイ
ポーラトランジスタにするとそのベース、エミッタ間電
圧の約０．７Ｖにしかならず、制御範囲が狭くなる。
ＦＥＴＱ２のオン、オフはＦＥＴＱｌと逆になり、これ
により第１図のダイオードＤ２と同じ極性の単方向素子
となる。このＦＥＴＱ２に対してもトランジスタＴ ｒ
２を設けてその導通度を制御しているのは還流電流を
制限してＩＬがＯになるのを防ぐためである。
により第１図のダイオードＤ２と同じ極性の単方向素子
となる。このＦＥＴＱ２に対してもトランジスタＴ ｒ
２を設けてその導通度を制御しているのは還流電流を
制限してＩＬがＯになるのを防ぐためである。
発明の効果
以上述べたように本発明によれば、ＤＣ−ＤＣコンバー
タにおいて平滑用のチョークコイルを大きくせず、また
負荷側に無駄なダミー抵抗を接続する必要もなく、軽負
荷時の出力電圧の上昇を抑圧できる利点がある。
タにおいて平滑用のチョークコイルを大きくせず、また
負荷側に無駄なダミー抵抗を接続する必要もなく、軽負
荷時の出力電圧の上昇を抑圧できる利点がある。
第り図は従来のＤＣ−ＤＣコンバータの一例を示す回路
図、第２図はその動作波形図、第３図は本発明の一実施
例を示す回路図である。 図中、Ｔはトランス、Ｎ１は１次巻線、Ｔｒ□はスイッ
チング素子、Ｎ ２． Ｎ ４． Ｎ １１は２次巻線
、Ｑｌば整流用ＦＥＴ、Ｑ２は還流用ＦＥＴ、Ｔｒｌ、
Ｔｒ２はゲート電圧制御用トランジスタ、Ｃはコンデン
サ、Ｌはチョークコイル、ＣＭＰ２は出力電圧検出用コ
ンパレータである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１１ｍ 第２図 第３図
図、第２図はその動作波形図、第３図は本発明の一実施
例を示す回路図である。 図中、Ｔはトランス、Ｎ１は１次巻線、Ｔｒ□はスイッ
チング素子、Ｎ ２． Ｎ ４． Ｎ １１は２次巻線
、Ｑｌば整流用ＦＥＴ、Ｑ２は還流用ＦＥＴ、Ｔｒｌ、
Ｔｒ２はゲート電圧制御用トランジスタ、Ｃはコンデン
サ、Ｌはチョークコイル、ＣＭＰ２は出力電圧検出用コ
ンパレータである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１１ｍ 第２図 第３図
Claims (1)
- トランスの１次巻線に流れる直流電流をスイッチング用
子でオン、オフさせることにより該トランスの２次巻線
に電圧を誘起させ、さらに該２次巻線を含む閉ループに
整流素子、コンデンサおよびチョークコイルを直列に接
続すると共に、該２次巻線および整流素子を迂回する還
流路に還流素子を接続して該コンデンサの両端から出力
電圧を得るようにした直流−直流コンバータにおいて、
該整流素子および還流素子をいずれも電界効果トランジ
スタとし、またこれらのトランジスタを前記トランスの
伯の２次巻線に誘起される互いに逆位相の電圧で駆動す
るようにして導通に方向性を持たせ、さらに前記出力電
圧を一定値と比較するコンパレータと、該コンパレータ
の出力により制御され、前記各電界効果トランジスタの
ゲート、ソース間に加わる電圧を、該出力電圧が該一定
値より低（なるにつれて低下させるゲート電圧制御用の
トランジスタとを備えてなることを特徴とする直流−直
流コンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1145984A JPS60156269A (ja) | 1984-01-25 | 1984-01-25 | 直流−直流コンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1145984A JPS60156269A (ja) | 1984-01-25 | 1984-01-25 | 直流−直流コンバ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60156269A true JPS60156269A (ja) | 1985-08-16 |
Family
ID=11778676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1145984A Pending JPS60156269A (ja) | 1984-01-25 | 1984-01-25 | 直流−直流コンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60156269A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298486U (ja) * | 1985-12-11 | 1987-06-23 | ||
| JPS63290163A (ja) * | 1987-05-20 | 1988-11-28 | Nec Corp | スイッチング電源回路 |
| US5949226A (en) * | 1995-04-10 | 1999-09-07 | Kabushiki Kaisha Toyoda Jidoshokki Seisakush | DC/DC converter with reduced power consumpton and improved efficiency |
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| US7030596B1 (en) | 2003-12-03 | 2006-04-18 | Linear Technology Corporation | Methods and circuits for programmable automatic burst mode control using average output current |
-
1984
- 1984-01-25 JP JP1145984A patent/JPS60156269A/ja active Pending
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