JPS6015189B2 - タイムベ−スエラ−コレクタ - Google Patents

Description

【発明の詳細な説明】 この発明はタイミングの質を改良するための循環信号処
理システムに関する。

さらに例えばテレビ映像信号の伝達又は再生にいまいま
起る高速時間軸誤差を補正するディジタル装置に関する
。従来のテレビ放送システムは高速で左から右へそして
上から下へと繰り返し走査する方法で陰極線管のスクリ
ーン上に映像を映し出している。そのようなテレビジョ
ンシステムは一般に“フレーム”と呼ばれる各完成画に
対して垂直方向に表示される５２５の水平線（走査線）
を利用しており、３０のフレームが毎秒走査される。各
フレームの走査過程の間、一般に長方形の画像の垂直方
向の端がまつすぐで、再生画像そのものがテレビで放送
される場面の真の像であるように、以前の線と同じ水平
位置において各続いて起る線が始まり、そして止まるこ
とが大切である。伝送された映像信号と陰極線管の走査
を同期させるために、同期区間の間水平の同期パルスが
各線の始めに提供され、そして垂直の同期パルスが各フ
レームの始めに提供される。上述のシステムにおけるテ
レビジョン信号の処理は、時間軸誤差と呼ばれる１映像
フレーム内に連続する線の間にタイミングの誤差をいよ
いよ招く。

これらの誤差は先行する線に関連して右へ又は左へと置
き換えられる引続く線によって特徴づけられる。よって
時間軸誤差を明らかにするテレ、ビジョンの管の画像の
垂直方向の縁は特長として本来あるべき鋭い垂直の縁よ
りむしろ波状又はでこぼこになっており、そして画像は
でこぼこ又は波状の縁と同じくゆがめられる。テレビジ
ョンシステムにおける時間軸誤差の主な原因は再生状態
で働くときのビデオテープレコーダにある。

テープ寸法の変化，回転ヘッド装置における再生ヘッド
間の相対位置の誤差，再生ヘッド間の差違及び不均一な
摩耗、そしてモーター速度誤差は単独に又は組み合わさ
って再生される映像信号に時間軸誤差をもたらす。さら
に他の条件及び装置が映像信号に時間鞄誤差をもたらす
ことは周知のことである。これらの時間軸誤差の原因が
何であれ、結果は許容されえないゆがんだテレビ画像で
あった。よって時間軸誤差を最小限にするように映像信
号を処理できる装置が必要とされた。時間軸誤差を減ら
すために数々の手引や技術が開発された。

しかしこれまで開発されたものは全て複雑、不安定及び
高価などの欠点があった。従来技術として知られる技術
の１つは電気的に変化可能な長さをもつ慣例のアナログ
集中定数遅延線路を利用したものであった。同技術は時
間軸誤差量を決定するために直接の映像信号を扱い、そ
して誤差を補正するために遅延路を電気的に長くしたり
短くするものであった。そのシステムは頻繁な調整を必
要としかつ高価であった。又遅延路の長さを急に変える
ことは困難であった。従来技術としてのより最近の開発
は発明者タレント他のアメリカ特許３８６０９５２号‘
こ開示されている。そのシステムは時間軸誤差でアナロ
グ的に変化するクロッキング率で映像信号の実質量を数
字化しそして記憶するという非常に複雑でかつ高価な高
速（１０．７ＭＨＺの平均サンプリング率）のアナログ
・ディジタルハードウェアを提供している。上記数字化
された映像信号は後に標準安定率でマルチプルシフトレ
ジスタにおける記憶から引出され、そして時間車由誤差
のない映像信号に再生されというものである。しかし上
記システムは遅延補正を急に変化させることや多重にセ
グメント化された回転ヘッドのビデオテープレコーダに
使用せしめることをなしえなかった。もう１つの提案さ
れたシステムは時間軸誤差の補正を提供するためにディ
ジタルとアナログの技術を組み合わせたものであった。

インプットシフトレジスタは抽出されたアナログ（直接
）映像情報を補正のないまま金属酸化物半導体（ＭＯＳ
）の記憶素子のバンクへ順次運んでい〈ように使われて
いる。その後、アウトプットレジスタは時間軸誤差と関
係なくある率でもつてアナログ映像信号を引出す。しか
し上記システムの複雑化は器具の困難を導くものであっ
た。上述を考慮してこの発明の一般の目的は映像線のよ
うなパルス列の循環グループにおける時間軸誤差を補正
するための大きく改良された簡素な方法及び装置を提供
することである。

この発明のもう１つの目的は非同期パルス遅延略を提供
するためにディジタル素子において固有の伝達遅延を利
用する非常に高速のディジタルタイムベースコレクタを
提供することである。

この発明のさらに目的とするところは各情報グループの
時間軸誤差の量をカウントしそして同時にカウントされ
た誤差を補正するに必要な遅延路のタップを選択する高
速ディジタルカウンターを備えたディジタル遅延路の様
々の出力にランダムアクセスを提供するディジタルタイ
ムベースエラーコレクタを提供することにある。この発
明のさらなる目的はビデオテープ又はディスクレコーダ
からの直接の再生につれて受ける限定振幅周波数映像信
号の有効な時間軸誤差補正を提供することである。

この発明のさらにもう１つの目的は製作する上で廉価で
、拡張された使用にも安定で信頼があり、そして定期的
な保守や調整を必要としない非常に安定した信頼のある
タイムベースビデオエラーコレクタを提供することであ
る。

発明の要約 この発明のディジタルタイムベースエラーは知られた遅
延増分を提供する伝達遅延を有する複数の縦続ディジタ
ルゲートより構成されるタップのある遅延路を含む。

正確な基準発振器はディジタルなカウントをする信号を
発生し、その各カウントは上記遅延路の近接タップ間の
遅延の増分に一致するように合わされている。高速のデ
ィジタルカウンタは各情報グループに対してある区間カ
ウントする信号をカウントするように接続される。カウ
ントは遅延路のタップのとられた部分に上記グループが
入る前に起る。カウント区間はグループの時間軸誤差に
直接関係しており、到達したカウントはグループの時間
軸誤差の測定となる。ディジタルカウンタが情報グルー
プの時間藤誤差をカウントするにつれ、同時に上記カウ
ンタは遅延路のタップに添ってカウントをする。このよ
うに時間軸誤差を最終的にカウントされたとき、到達し
たカウントが時間軸誤差を補正する遅延路のタップを鑑
定する。制御回路はカウンタを各グループのカウント区
間の間可能にし、鑑定されたタップを情報グループの測
定された量が上記タップを通って遅延路を離れるまで選
択しかつ保持せしめるように提供される。

それで、コレク外よ次の情報グループの時間軸誤差を補
正するように選択されたタップへと切換わる。この補正
過程は各グループに対して繰り返される。タップの切換
は時間軸誤差補正下にある信号に過渡をもたらすので、
このような干渉を起さないようにタップ切襖を合わせる
ことは必要とされる。

二老択一的に過渡を切換えることは信号がエラーコレク
タから去った後婦線消去の技術によつ抑制され得る。

この発明の手段は情報の循環グループにおける高速の時
間軸誤差を下記手段によって補正する。

すなわち、各グループをタップ付き遅延路に非同期に通
過させる手段、遅延路のタップの部分に入る前にグルー
プの時間鞠誤差をディジタル的にカウントする手段、遅
延線のタップに一致するように各カウントを合わせる手
段、到達したカウントでタップを選択する手段、そして
グループの時間軸誤差を減少し又正しい時間軸にその同
期を復帰させるようにディジタル的に選択されたタップ
をとおして遅延路からパルス列を発生させる手段。ディ
ジタルゲートがタップの設けられた遅延路を形成するよ
うに縦続される場合、入ってくる信号の情報グループは
インパルスの先導機が情報を運ぶィンパルス列に変換さ
れる。端検出回路は遅延路の出力のところでそして分周
回路は遅延路の出力のところでそれぞれインパルス列を
提供しそして元の信号形体を復帰させるように設けられ
ている。パルス形成回路は遅延路中パルスの幅及び安定
度を保つように規則的な区間に提供される。位相逆転回
路もまた出力の所で提供される。この発明のタイムベー
スエラーコレクタは合成映像テレビジョン信号の水平線
における高速時間軸誤差の補正に特に適している。しか
しながら当業者によって認められるように、時間軸に対
して補正されねばならない多くの他の信号はこの発明の
システムによっては、うまく処理され得る。この発明の
他の目的，効果そして特徴は図面と共に示された好まし
い実施例の下記の詳細な記述より明らかとなるであろう
。好ましい実施例の詳細な説明 全回路形態 この発明の原理に一致して構成されたディジタルタイム
ベースエラーコレク外ま第１図のブロック図に示される
。

エラーコレクタ１０は４つの副システム、すなわち入力
副システム、遅延制御副システム，遅延勝則システム及
び出力副システムを含む。入力副システム１２は端検出
器そして入ってくる制限ＦＭ映像線信号を同制限された
ＦＭ信号の各転移のところで発生されるパルスでもつて
固定幅のディジタルパルスのパルス列に変換するパルス
形成器を提供する。

遅延制御副システム１６は８つの内部結線された回路を
含む。

復調器１８は直接の映像信号を再生するためにパルス形
成器１４に接続されており、等化器２０と同期ストリツ
パ２２は復調された直接映像から同期パルスを分離し、
そして分離された同期パルスは入ってくる信号の水平同
期パルス以外の全てを除去するように同期窓２４を通過
する。位相のロックされたループを備えたフライホイー
ル発振器２６は水平同期率で動作し、そして水平同期率
の平均である出力信号を提供するように復調された入力
水平同期へゆるくロックされる。平均水平同期率信号は
安定基準発振器３２によって８■ＭＨＺにクロツクされ
ている高速カウンタ３０のカウントを開始させるための
時間軸誤差測定制御回路２８に印加される。平均水平同
期率信号はメインタップ遅延路３８の遅延の半分に等し
い時間要素だけ映像の入力線の先に進められる。窓２４
からの実際の水平同期パルスはカウンタ３０を停止させ
るために制御回路２８に印加される。カウンタ３０はま
たカウンタが最大カウントに近づくと感応する論理回路
によって停止させられる。このように誤差測定副システ
ムはオーバーフローも再循環もできない。制御副システ
ム１６が映像の入力線の時間軸誤差を決定する一方、映
像の入力線は制御副システム１６に要求される時間の量
だけ映像線を遅らせるディジタル遅延路副システム３４
の固定予備遅延回路３６をとおる。

それで映像線はメインタップディジタル遅延路３８へ入
り、そして粗タップ選択多重器４０によって選択された
タップより出ていく。そのとき上記線はバーニヤディジ
タル遅延路４２に入り、そして細密タップ選択多重器４
４によって選択されたタップをとおって去る。多重器４
０と４４は遅延タップ選択ラッチ４６に接続され、それ
らはラツチストローブ信号が時間軸誤差測定回路２８に
提供されるとき順番にカウンタ３０のカウントを記憶す
るよに接続さる。時間軸の補正された映像線は制限され
たＦＭ形体に復帰される出力副システム４８の分周回路
５０に入る。必要であれば出力信号が正しい位相である
ようにするため位相選択回路５２が含められる。各劉シ
ステムはさらに詳しく以下に述べる。

入力副システムタイムベースエラーコレクタ入力副シス
テム１２への入力信号は振幅制限周波数変調映像パルス
列（第６図波形に示されるとおり）である。

このＦＭ映像信号は周波数変調映像のいかなるソースか
らでも得られるが、典型的にはビデオテープレコーダの
再生部から得られる。もし振幅変調直接映像情報がこの
コレクタによって処理されるべきならば、何よりも先に
上記情報が周波数変調体に変換されることが必要である
。端検出とパルス形成の入力副システム１２での入力信
号はこのように周波数が映像信号情報を運ぶ約５０％の
衝撃係数のパルス列である。端検出器とパルス形成器１
４は各正又は負の転移に対して約２０ナノ秒幅の正パル
スが上記パルス形成器１４の出力にて発生するように入
ってくる制限ＦＭッレス列を微分によって定幅短持続パ
ルスに変換する。これらのパルスは第６図の波形Ｂとし
て示される。必要情報の全てはこれら２０ナノ秒パルス
の先端に運ばれ、上記先端の起る相対時間を正確に保存
することはこのシステムの設計上重要視されている。遅
延制御副システム 端検出器とパルス形成器１４の出力は制御副システム１
６の遅延入力としての復調回路１８へ提供される。

復調回路１８は周知の方法で微分された制限ＦＭパルス
列を振幅変調直接映像情報へと復調させるように働く。
この直接映像信号は以前の強調に原因しているオーバー
シュートを説明する第６図の波形Ｃとして示されている
。波形ＡとＢの時間比率は波形ＣとＤに比例してかなり
拡張される。復調器１８は数多〈の周知の回路のどれで
も満たされ得るものであり、より詳細な説明は省略する
。次に復調された映像信号は復調信号のどんなに必要な
増幅，デェンフアシス又は他の変形をも提供しそして上
記信号を同期情報の検出や引出いこ最大限に適させるよ
うに等化回路２０によって等化にされる。

等化器２０からの等化された信号出力は第６図の波形○
として示される。等化器２０の回路もまた周知のもので
あり、詳細な説明は省略する。等化器２０と合わせて、
同期ストリツパ回路２２は映像同期パルスのみを含む出
力を提供するように画情報からの同期パルスを分割する
。上記出力は第６図の波形Ｅとして示される。等化パル
スは波形Ｅに示される第２水平線に示される。そのよう
な等化パルスは垂直同期区間に起るだけである。ストリ
ツパ回路２２は同様に周知のものである。ストリツパ２
２から分離された同期パルスは各線の始めに起る各水平
線同期パルス以外の全ての同期パルスを除去する同期窓
発生回路２４への入力となる。

同期窓発生回路によって作られた信号は第６図の波形Ｆ
として示される。垂直期間に生ずる等化パルスは波形Ｆ
において点線で示される。全等化パルス，垂直パルス及
びたいていの雑音パルスは同期窓発生器２４によって除
去される。この実施例の同期窓回路は第２Ａ図に示され
、波形Ｅの全ての下降端に起るように合わされた１００
ナノ秒の出力パルスを提供するようストリツバ２２から
の全同期パルスを受けそして微分するパルス形成器５４
を含む。形成器５４は再トリガ単安定マルチパイプレー
タ、例えばテキサスィンストルメンツインコーポレーテ
ツド（Ｔｅ滋ｓ、ｌｎｓｔｍｍｅｎｂ、ＩＭ．）の型Ｓ
Ｎ７４１２３で良く、そして両方の値が１００ナノ秒幅
の出力パルスを提供するように選択された外部タイミン
グコンデンサ５５とタイミング抵抗５６とを含含む。１
００ナノ秒パルスは各水平線の始点で、そして垂直区間
で放送方式によって特徴づけられる他の点でもまた発生
する。

第６図の波形Ｆで示されるように、同期窓はＨ同期、す
なわち各水平線の始まりにおける同期情報に関するもの
以外の全てのパルスを取去る。同期窓回路２４は形成器
５４と同じ型であっても良い非再トリガ単安定マルチパ
イプレータ５８を含む。

マルチパイプレータ５８はストリツパ５４からの各１０
０ナノ秒出力パルスを受けそして各出力パルスの到着と
同時に約歌マイクロ秒幅の帰線消去信号を発生し、それ
によって垂直区間に発生する等化パルスを含む期間いか
なる同期パルスをも制御システムから排除するよう接続
されている。マルチパイプレータ５８は斑マイクロ秒の
帰線消去信号が各映像線の時区間である各６３．５マイ
クロ秒区間の始点においてのみ発生するように調整され
ているコンデンサ５９と固定抵抗６０及び可変抵抗６１
からなる外敵蛇Ｃタイミング回路網を利用している。こ
の５８マイクロ秒期間の終点では、帰線消去信号が取り
去られそして制御システムは５．５マイクロ秒経ってか
ら発生すべき次の同期パルスを受けるようになる。この
受け入れ期間は同期窓と呼ばれる。このタイミング配置
をもって、マルチパイプレータ５８は線同期情報（日同
期）を発生し、そして例えば前述の等化パルス（波形Ｆ
）のような全ての他の同期情報を除外する。マルチパイ
プレータ５８の出力はリセット入力としてカワンタ制御
フリップフロツプ６４によって受け取られる前にィンバ
ータ６２によって遅延整合目的に反転される。

カウンタ制御フリツプフロップ６４は第１図に示される
時間軸誤差測定制御回路２８の一部であり、出力として
カウント可能制御信号を提供するように働く。この制御
信号は時間軸誤差測定カゥンタ３０を活性にするように
送られる前にィンバータ６５によって負荷緩衝目的に反
転される。カウント可能制御信号は第６図の波形日とし
て示される。カウント可能制御信号はフライホイール発
振器２６からの出力信号（第６図，波形Ｇ）が低から高
への転移をするときに始まり、そして上記制御信号は同
期窓発生器からのＨ同期が到着するときに停止する。タ
イミング関係は第６図の波形Ｅ，Ｆ，Ｇ及び日の時間間
係によって示される。このようにマルチパイプレータ５
８の反転出力はカウント可能制御信号を終わらせる制御
フリップフロツプ６４をクリアにすることが分るであろ
う。制御フリツブフロツプ６４へのクロツク入力はフラ
イホイール発振器２６の出力からインバ−夕６６を通っ
て提供される。

フライホイール発振器はそれぞれが形成器５４と全く同
一の型で良い２つの内部接続されたマルチバイブレ−夕
６８と７０から成る。マルチパイプレータ７０の出力は
ィンバータ６６を通じて制御フリップフロップ６４へ提
供されるだけでなく、制御された速度で発振（マルチバ
イブレーション）を生ずる帰還路を提供するためマルチ
パイプレータ６８の入力へも提供されている。フライホ
イール発振器２６からの出力信号は第６図波形Ｇとして
示される。タイミングコンデンサ７１、固定抵抗７２及
び可変抵抗７３はマルチパイプレータ６８に接続され、
そしてタイミングコンデンサ７４とタイミング抵抗７５
は同様にマルチパイプレータ７０１こ接続されている。
可変抵抗７３はフライホイール発振器２６の制御されて
ない速度と衝撃係数を制御するように調整され得る。発
振器２６の繰り返し率もまた２つの等化抵抗７７と７８
を通してそれぞれ２つのマルチパイプレータ６８と７０
１こ印加されている結線７６上の制御電圧によってもま
た制御される。結線７６の後で説明される第２Ｂ図に示
される位相ロックループ回路の出力から出ている。上述
のようにフライホイール発振器２６は平均水平線率で発
振するように制御される。結線７６にある補正電圧を提
供するように使われている平均回路は次に説明される。
マルチパイプレータ７０の反転出力は緩衝器／反転器８
０１こよって反転される。それで２度反転された信号は
ダイオード８１を通って時定数が並列抵抗８３によって
定められるランプ発生器を形成するコンデンサ８２を充
電するように印加される。コンデンサ８２と抵抗８３は
ェミツタフオローダーリントン増幅器として一対のトラ
ンジスタ８４と８６の入力に接続される（第２Ｂ図）。
負荷抵抗８７は高インピーダンス結合電界効果トランジ
スタ８８のソースにも接続されている。トランジスタ８
６のェミッタに接続されている。ＪＦＥＴ８８のドレィ
ン側には抵抗８９と並列コンデンサ９０がある。ＪＦＥ
Ｔ斑のゲートに印加されるサンプル信号のところで、ィ
ンバ−夕８０‘こて発生しダーリントン対８４と８６に
よって増幅されたランプ電圧の瞬時値はこのようにコン
デンサ９０へ印加されそしてただ抵抗８９と１０６を通
ってきわめてゆっくり流れながら上記コンデンサに蓄え
られる。実用上、上記電圧は上記回路がサンプル・ホー
ルド回路を構成するある率で最新にされている。コンデ
ンサ９０に蓄えられてるランプ関数に作られる増分位相
変化は現在述べている回路によってＪＦＥＴ８８のゲー
トのところでそう入される。

再び第２Ａ図を参照すれば水平同期（５マイクロ秒窓）
はマルチパイプレータ５８の反転出力から形成器５４と
同じ形の単安定マルチパイプレータである標本パルス検
出器９２の入力へと供給される。タイミングコンデンサ
９３，固定抵抗９４及び可変抵抗９５は約６から１５マ
イクロ秒まで、継続時間の変化する出力パルスを提供す
るように検出器９２に接続される。上言己検出器の出力
は２マイクロ秒の出力パルス継続時間用に選ばれたタイ
ミングコンデンサ９７と抵抗９８を備えたパルス形成器
９６への入力となる。パルス形成器９６は又形成器５４
と同じ型であっても良い。パルス形成器の出力は微分コ
ンデンサ９９を通り分路抵抗１０１と直列抵抗１０２よ
り成る分圧器を通ってＰＮＰトランジスタスイッチ１０
０のベース（第２Ｂ図参照）へ送られる。トランジスタ
１００のコレクタは負荷抵抗１０３とダイオード１０４
のカソード及びダイオード１０４を渡って分路されてい
るコンデンサ１０５に接続されている。ダイオード１０
４のアノードとコンデソサ１０５の池端は接合型電界効
果トランジスタ８８のゲートへ接続されている。負の指
示パルスの形態を有するパルス形成器９６からの信号に
よりトランジスタスイッチ１００は正の標本パルスをＪ
ＦＥＴ８８のゲートへ印加し、そのときソースに見られ
るランプの電位をドレィンへ、そしてそこから上記電位
が蓄えられるコンデンサ９０へと伝える。時間軸誤差も
なく入力同期情報が時間どおりであると傍受されるラン
プ値が実質的にゼロとなるのはこの回路の特徴である。
もし早いときは上記ランプ値は負に、遅ければ正となる
ｃコンデンサ９０を横切る電圧は直列抵抗１０６を通っ
て直接演算増幅器１０８の反転入力へ結合され、上記演
算増幅器１０８は抵抗１０９を通って接地される非反転
入力を有しており増幅器の利得は並列結合の抵抗１１１
とコンデンサ１１２とに直列に接続されている抵抗１１
０より成る帰還回路網によって制御される。

増幅器１０８の出力は直列抵抗１１５を通して接地され
ている非反転入力を有し増幅利得が抵抗１１６とコンデ
ンサ１１７の帰還回路網によて制御される第２演算増幅
器１ １４の反転入力へ直列抵抗１ １３を通して直接
に結合されている。演算増幅器は例えばＭｏｔｏｒｏｌ
ａＳｅｍｉｃｏｎｄｕｃのｒ製のデュアル増幅器Ｍ．Ｃ
．１４５母型又は同等のもので良い。

帰還補正電圧である増幅器１１４の出力は２個の直列ダ
イオード１１８と１１９から成るＤＣオフセット回路へ
与えられ、それから結線７６を通って位相ロックを確立
維持するための必要な周波数制御を提供するようにフラ
イホイール発振器２６へと与えられる。

引上げ抵抗１２０も又結線７６に接続されている。コン
デンサ１２１と１２２を滅結合している高圧供給電圧も
また第２Ｂ図に示される。位相ロックループ制御回路は
フライホイール発振器にかなりの慣性があるように水平
同期率を実質的な数の繰り返し１こ渡って安定に平均化
するためにループの周波数と位相特性を形づくるように
設計されていることが理解されるべきである。

例示として、位相ロックループの一次時定数は実質的に
１００ＨＺ以上の率の線と線間の誤差は無視されるよう
に０．０１秒となる。水平同期パルスの実質の数の繰り
返いこ渡った平均によってのみ、フライホイール発振器
は自己の周波数と位相を変えられる。このゆっくりした
平均を提供するほかに、ループのＤＣ利得、周波数及び
位相特性もまた安定でスプリアレスポスに応じないよう
に十分に調整される。もし入力映像信号と知られた位相
関係の安定した水平同期パルスが可能ならば、フライホ
イール発振器位相ロックループ回路２６は省略されてよ
いし、又安定基準日同期は時間麹誤差測定カウンタ３０
を動かすために使われても良い。

無論、適切なタイミング回路は時間軸誤差補正が遅延路
の中点の両側に等しい範囲で成されるように訂正を受け
る実際の水平線同期の期待される到着より先に適当に基
準日同期を進めるために加えられるであろう。映像信号
の源もまた基準をタイムベースェフーコレクタの容量に
よって決まる誤差限界内に従うよう上記基準に接続され
ねばならぬであるつｏ第２Ａ図と第２８図の説明を終え
る前に、時間軸誤差測定制御回路２８のいくつかの回路
要素について述べておかねばならない。

プリセットゲート１２４は誤差測定を始める前にカウン
トをゼロにプリセットするようにカウンタ３０‘こ適切
なプリセット制御パルスを提供する。プリセツトゲート
１ ２４は４入力ＮＡＮＤ緩衝器、例えばＴｅ滋ｓ、ｌ
ｎｓｔｍｍｅｎは、Ｉｎｃ．製ＳＮ７４４の型であって
良く、入力として制御フリップフロップ６４、マルチパ
イプレータ５８及びフライホイール発振マルチパイプレ
ータ７０の反転出力からの高パルスを受ける。ゲート１
２４からのプリセット出力は低パルスで第６図の波形Ｋ
に示されるとおりである。２つの単安定マルチパイプレ
ータ１２６と１２８より成るパルス遅延引伸し回路は、
最後のカウントが遅延タップ選択ラッチ４６へストロー
ブされる前に各誤差測定間隔の終りで終了するに十分な
遅延時間をカゥンタ３０１こ提供するよう、制御回路２
８のラツチストローブ副回路に含められる。

タイミングコンデンサ１２９と抵抗１３０はマルチパイ
プレータ１２６と共に使われ、同様にタイミングコンデ
ンサ１３１と抵抗１３２はマルチパイプレータ１２８と
共に使用される。マルチパイプレータ１２６はラツチス
トローブパルスに所望の遅延を提供し、一方マルチパイ
プレータ１２８はストローフパルス自身を発生する。ス
トローブ信号用のタイミング源は（日同期が到着したと
知らせる）フリツプフロツプ５８の出力によって“１”
状態にクロックされた（カウンタがカウントしていると
知らせる）フリツプフロツプ６４の出力によって可能に
されるフリツブフロツプ１３４である。ラッチストロー
ブは２つの反転器１３５と１３６とによって緩衝されそ
してさらに遅延され、それから第３図に示される遅延タ
ップ選択ラッチ４６へと送られる。ラツチストローブは
カゥンタ３０のカウントを映像入力線の水平同期間隔の
前方入口部と一致してラッチ４６へ移転させるように合
わされており、その結果この移転によって誘導されるス
イッチング過渡は画像又は同期情報の損失ないこ抑制さ
れ得る。ラッチストローブ制御パルスは第６図の波形Ｌ
として示される。第３図において、時間軸誤差測定カウ
ンタ３０は８つの並列フリツプフロツプ１４１，１４２
，１４３，１４４，１４５，１４６，１４７，１４８，
より成る８ビットリップルカウンタとして説明される。

入力フリツプフロツプ１４１に印加されるクロッキング
周波数が８のＭＨＺであるので、高速ショットキー装置
が使用される。１４１から１４８までのフリツプフロツ
プは例えばＴｅｘａｓ、ｌｎｓｔｍｍｅｎ＄、Ｉｎｃ．
製のＳＮ７４Ｓ１１３型であっても良い。

８皿祖２のクロツク信号は基準発振器３２からシールド
線１４９を通って入力フリップフロップ１４１へと提供
される。

成端抵抗１５川まインピーダンス整合のために入力と並
列になっている。入力フリップフロツプ１４１は反転器
６５から２入力ＡＮＤゲート１５２経由でカウント可能
信号を受ける。ＡＮＤゲート１５２への入力は入力がフ
リツプフロツプ１４４，１４５，１４６，１４７及び１
４８の出力に接続されている８入力正ＮＡＮＤゲート１
５３から釆ている。ゲート１５３はカウンタが最大のカ
ウントから８カウント内にある時の条件を検出し、オー
バーフローを防ぐようにカウンタを不活動にするよう作
用する。伝達遅延のためにカゥンティングは実際には最
大カウントに非常に近いところで停止される。ゲート１
５４は１４１から１４８までのフリツプフロツプのプリ
セット入力のところでプリセットＮＡＮＤゲート１２４
（第２Ａ図）から受けるカウンタプリセットパルスを緩
衝するように第６フリップフロップ１４６と第７フリツ
プフロップ１４７との間．に接続される。非常に安定し
た水晶制御高周波発振器３２は測定カウンタ３０１こ８
０ＭＨＺのクロッキング信号を提供する。

この発明の遅延路の各タップが１２．５ナノ秒間隔であ
るとカウンタ３０は１２．５ナノ秒間隔でカウントする
ように働かねばならぬので、よって基準発振器３２の周
波数は初めに正確に８０メガヘルツに合わされる。発振
器３２は当業者に周知の慣用の原理を扱っている。ディ
ジタル遅延路副システム３４ 第３図においてカウンタ３０の８並列ビット出力はそれ
ぞれが例えばＴｅｘａｓｌ船ｔｒｍｍｅｎｔｓ Ｉｎｃ
．製のＳＮ７４７母型であっても良い２つの４並列ビッ
トラツチ１５６と１５７にストローブされる。

同時にラッチ１６６と１５７は遅延タップ選択ラツチ４
６を作る。反転器１３６（第２Ｂ図）からのラッチスト
ロープ制御パルスは反転器１５８を通ってラツチ１５６
へ、そして同じように配置された反転器１５９を通って
ラッチ１５７へと受けられる。両反転器は反転は無論，
緩衝として働く。遅延タップ選択ラツチ４６からは、ラ
ツチ１５６からの出力Ｖｏ，Ｖ，，Ｖ２及びへ、そして
ラッチ１５７からの出力Ａ，，ん，Ｍｏ，Ｍｏ，Ｍ，及
びＭ，の計１０の出力線がある。（カウンタの３つの最
低指令ビットに関連している）出力Ｖｏ，Ｖ，及びＶ２
は、この実施例では例えばＴｅｘａｓｌｎｓｔｍｍｅｎ
Ｇ製のＳＮ７４１５１型の単一の多重器であっても良い
細密タップ選択多重器４４にて受けられる。多重器４４
はバーニャアドレス信号Ｖｏ，Ｖ，及びＶ２に一致して
バーニヤディジタル遅延路４２の８つの１２．５ナノ秒
タップの１つを選択するように働く。第３図に示される
ように、タップのとられてるバーニャディジタル遅延路
４２は直列接続の１４のディジタル反転器１６１，１６
２，１６３，１６４，１６５，１６６，１６７，１６８
，１６９，１７０，１７１，１７２，１７３及び１７４
より成る。各対は反転されてない出力及び１２．５ナノ
秒の伝達遅延／走行時間を有するように選択される。こ
の実施例では、Ｔｅ滋ｓ ｌｎｓｔｍｍｅｎは製のＳＮ
７４０４型の反転回路がバーニャ遅延路４２に使われて
いる。第４Ａ図と第４Ｂ図においては、メインタップパ
ルス遅延路３８と粗タップ選択多重器４０が説明される
。

ラッチ出力信号地，Ｍｏ，Ｍ，及びＭ，は第４Ａ図に示
さされる接続に従って４つの２入力ＮＡＮＤゲート１
７６，１ ７７，１ ７８，１ ７９に印加される。上
記信号は最低３位置を超えてカウンタの２ビット位置に
関連する。ゲート１７６の出力は第１多重器１８１の可
能（ストローブ）入力へ入り、ゲー１７７の出力は第２
多重器１８２の可能入力へ入り、ゲート１７８の出力は
第３多重器１８３の可能入力へ入り、ゲート１７９の出
力は第４多重器１８４の可能入力へ入る。多重器１８１
，１８２，１８３及び１８４のそれぞれは多重器４４と
同じ型であって良い。このようにラッチ出力信号地，Ｍ
ｏ，Ｍ，及びＭ，は４つの多重器１８１，１８２，１８
３又は１８４の１つを選択せしめる。ラツチ出力信号Ａ
ｏ，Ａ，及びＡ２は多重器１８１，１８２，１８３及び
１８４のデータ選択入力へ並列に印加される。これらは
カウンタの３つの最高指令ビット位置に関連する。この
ように信号Ａｏ，Ａ，及びんは多重器１ ８１，１ ８
２，１８３，１８４のそれぞれにおいて８タップの１つ
を選択するように作用する。多重器１８１，１８２，１
８３，１８４の出力は正ＮＡＮＤゲート１８５（第４Ｂ
図）に４入力を提供し、上記ゲートの出力はバーニャ遅
延路４２（第３図）へ印加される。一度に１つの多重器
だけが可動されるので、上記ゲートは多重器自身として
働きかつその出力は常に明瞭である。このましい実施例
としてのメインタップディジタル遅延路３８は直列に接
続されている３１の同一ディジタル遅延素子から成る。

各素子は１００ナノ秒の遅延を提供する。遅延されてい
ない入力と最初の７素子１８１ａ，１８１ｂ，１８１ｃ
，１８１ｄ，１８１ｆ，１８１ｇ及び１８１ｈは第１多
重器１８１に接続され、次の８素子１８１ｅ，１８２ａ
，１８２ｂ，１８２ｃ，１８２ｄ，１８２ｆ，１８２ｇ
及び１８２ｈは第２多重器１８２に接続され、第３の８
素子１８２ｅ，１８３ａ，１８３ｂ，１８３ｃ，１８３
ｄ，１８３ｆ，１８３Ａ及び１８３ｈは第３多重器１
８３に接続され、そして残った８素子１８３ｅ，１８４
ａ，１８４ｂ，１８４ｃ，１８４ｄ，１８４ｅ，１８４
ｆ及び１８４Ａは第４多重器１８４に接続されている。
組合せ上、４つの多重器１８１，１８２，１８３，１８
４は遅延タップ選択ラッチ４６から受けるラッチ信号と
一致して（遅延されていない入力を含めて）３２の１０
０ナノ秒遅延素子の１つを指令に選択するように接続さ
れている。第１多重器１８１の回路部分に添って３１の
同一遅延素子の最初の４つ（１８１ａ，１８１ｂ，１８
１ｃ，１８１ｄ）の回路は第５図に詳細に説明される。

各遅延素子は一連のディジタルＮＡＮＤゲートから成る
。各ゲートは例えばＴｅｘａｓｌｎｓｔｍｍｅｎＰ１比
．製のＳＮ７４００型のゲートの１つであって良いし、
又は第５図に示されるゲートの全ては１つの大規模集積
回路基板として製作されても良い。このように素子１８
１ａは一連のゲート１９１ａ，１９２ａ，１９３ａ，１
９４ａ，１９５ａ，１９６ａ，１９７ａ，１９８ａ，１
９９ａ，２００ａ，２０１ａ及び２０２ａを含む。各ゲ
ートは約１０ナノ秒の通行時間又は伝達遅延を有するよ
うに選ばれており、１９１ａから２００ａまでの１０ゲ
ートは必要遅延として１００ナノ秒を提供する。ゲート
２０１ａはゲート１９２ａにラッチ接続されており、も
う１つのゲート２０２ａはゲート１９８ａにラッチ接続
されている。ゲート２０１ａと２０２ａとは伝達損失を
防ぐため遅延素子１８１ａを通る各パルスを再構成する
ように作用する。２つの接続点２０３ａと２０４ａは素
子１８１ａの伝達遅延を１００ナノ秒に校正するように
外部タイミングコンデンサ又は抵抗を加える目的に設け
られている。

遅延素子１８１ａにあてはめた説明は第４Ａ図及び第４
Ｂ図に示される他の２７素子と同様第５図に説明される
素子１８１ｂ，１８１ｃ及び１８１ｄにも等しく適応さ
れる。よって他の素子についての説明は繰り返さない。
第５図に示される第１多重器１８１の部分はラツチ信号
Ａｏ又はＡ，に一致して遅延素子１８１ａ，１８１ｂ，
１８１ｃ又は１８１ｄの１つを選択する。

なおんは図示されていないが、Ａ２が制御する８遅延素
子の全ての中の１つを選択する第１多重器１８１によっ
て必要とされる。可能信号と並んでラツチ信号ＡｏとＡ
，とは４つの素子選択ＮＡＮＤゲート２１ １，２１２
，２１３及び２１ ４へと印加される。遅延素子１８１
ａの出力はＮＡＮＤゲート２１ １に第４入力を提供し
、素子１８１ｂの出力はＮＡＮＤゲート２１２に第４入
力を提供し素子１８１ｃの出力はＮＡＮＤゲート２１
３に第４入力を提供し、そして素子１８１ｄの出力はＮ
ＡＮＤ２１４に第４入力を提供する。内部反転器２１５
と２１６はゲート２１１と２１３にＮＯＴＡｏ（Ａｏ）
信号を、ゲート２１ １と２１ ２にはＮＯＴＡ，（Ａ
，）信号をそれぞれ提供する。出力ゲート２１７は主遅
延路出力ＮＡＮＤゲート１８５に４つの入力の１つを提
供する。反転器２００ｄは多重器をバィパスしそして現
在の多重器が可動されなくても続く遅延素子にパルス列
のさえぎられない伝達を提供する出力を有するというこ
とは注目されるべきである。

出力副システム４８ 先述のごとく、出力副システムは分周器５０と位相選択
器５２とを含む（第１図）。

好実施例において分周器５川ま細密タップ選択多重器４
４からの出力によってトグルされるＤフリツプフロツプ
として示される。分周器５０はコレクタ１０の入力で受
ける振幅制限ＦＭ信号（第６図、波形Ｎ）形態を復帰さ
せるように受けた信号を再生する。緩衝反転器５１はフ
リップフロップ５０の出力信号を増幅し反転する。緩衝
器５１は出力線を駆動するに通した出力インピーダンス
を提供するよう選択される。直列抵抗５３は必要な出力
インピーダンスを提供するように緩衝器５１の出力と直
列に使用されても良い。位相移動器５２はコレクタ１０
の内部又は外部であっても良い。

１８０度位相移動器５２の回路は正しい位相を補正され
た出力信号に復帰させるという慣用の周知の原理を使っ
たものなので、示されていない。

操作 第１図において、振幅制限ＦＭ映像情報は先端が映像情
報の全てを運ぶ約２０ナノ秒幅のパルスの出力パルス列
を提供するように入力副システム１２の端検出器及びパ
ルス形成器１４へ印加される。

それで変換されたパルスは固定予備遅延回路３６へ入り
、そして約７００ナノ秒遅延される。この７００ナノ秒
遅延の間に端検出器とパルス形成器１４からの形成され
たパルスは等化器２０１こよって等化にされる合成直接
映像を復帰させるため復調器によって復調される。その
後同期パルスは検出されて他の映像情報からは離され、
そして高速カウンタ３０にカウント停止信号を提供する
よう時間軸誤差測定制御回路２８へ送られる。復調器１
８，等化器２０′，同期ストリッパー２２，同期窓２４
を通過し時間軸誤差測定制御２８へ到達するに必要な時
間は信号が子備遅延回路３６を通過するに必要な時間と
同じで、約７００ナノ秒である。遅延路の使用範囲を狭
めるので上記前者時間は遅延回路３６に要する後者時間
よりも短くはなっても長くなってはならない。同時にフ
ライホイール発振器２６は平均水平線同期率及び位相に
一致する制御信号を提供するように第２Ａ及び第２８図
に示される位相ロックループ回路によって水平同期率で
ゆっくりロックされる。

上記制御信号は高速ディジタルカウンタのカウントを始
めるカウンタ可能信号を提供するように時間軸誤差測定
制御回路２８に印加される。この発明のメインタップデ
ィジタル遅延路３８は合計３．１マイクロ秒の遅延を提
供し、バーニャパルス遅延路４２は合計３．２マイクロ
秒遅延路に追加の１００ナノ秒を提供する。高速測定カ
ウンタ３０は１バ−ニャ線４２と組み合わされるメイン
タップディジタル遅延路３８が提供する２５６の遅延タ
ップと一致する２５６の組合せを含む。フライホイール
発振器２６からの制御信号で高速８０メガヘルツカウン
タ３０は遅延路３８と４２に添ったタップをカウントし
始める。カウンタは時間軸誤差測定制御２８のところで
受ける実際の入力水平同期パルスの先端の到着によって
停止する。カウンタ３０が到達したカウントは入力映像
線の到着時間に一致し、一方同時に時間軸誤差があると
誤差を補正するように適当なタップを選択する。カウン
タ３０が固定した後、カウントは時間軸誤差測定制御２
８からの信号によって遅延タップ選択ラツチ４６へスト
ローブされる。ラツチストローブ信号は容易に適当な回
路によって抑制されるように水平同期パルスとも映像情
報とも干渉しないよう水平同期区間のフロントポーチ部
の間に起るよう合わされる。タップスイッチの過渡状態
は波形Ｍにおける不規則に合わされたパルスや波形Ｎに
おける不規則パルスとして説明される。切換過渡状態は
水平同期区間のフロントポーチ位置にて起きてるように
第６図の波形０において示される。上記のような位置で
容易に抑制されるが、他の位置では画像又は同期と干渉
を起すであろう。もし時間軸誤差がなければ、カウンタ
の読み取りは３．２マイクロ秒遅延路の中点を示しフラ
イホイール発振器２６からの基準信号の１．６マイクロ
秒先のカウントに必要な１．６マイクロ秒遅延を提供す
る２進法の１２８となる。

（入力水平同期パルスの先端が期待より早く来てより多
くの遅延が補正に必要であることを意味する）カウント
が１２８より少くなければ、中点よりも遅延路の終りに
より近いタップが選択される。（入力水平同期パルスの
先端が遅くてより少い遅延が補正に必要であることを示
す）カウントが１２８より大きければ、遅延路の始めに
より近いタップが選択される。メインタップディジタル
遅延路３８とバーニャ遅延路４２におけるタップが一度
作られると、それ等は遅延３４と出力４８の副システム
を通して入ってくる映像のテレビジョン線の通過の間適
所に残る。上記通過の間そして特に上記線の終端におけ
るフロントポーチの間、次の映像線に必要な遅延は上述
の方法のカウンタ３０によってカウントされる。第１図
における実施例において、映像線は固定予備遅延回路３
６を離れ、メインタップディジタル遅延路３８を通って
選択されたタップから出、粗タップ選択多重器４０に入
って出、バーニャパルス遅延路４２へ行って選択された
タップを通って出る。

それから映像線は細密選択多重器４４を通って時間軸誤
差が補正された映像線が制限ＦＭに変えられる分周器へ
と伝わる。位相選択器５２は最終信号に正しい位相関係
を提供する。この発明の関係する当業者にとって、この
発明についての構成上の多くの変更及び広く異なる実施
例や応用がこの発明の精神及びその範囲から逸脱するこ
となく考えられる。

ここにおける開示と記述は単なる説明にすぎず、いかな
る意味し、おいても制限されるものではない。この発明
は下記態様で実施される。

態様１ 入力と複数の出力タップを備えた遅延略を含み
、時間軸誤差を有する循環情報グループを処理するタイ
ムベースエラーコレクタにおいて、カウントを発生する
ため各上記グループの時間軸誤差をカウントする目的で
上記出力タップに関連するように時間的に合わされてい
る上記入力に接続されたディジタルカウンタ手段と、上
記時間軸誤差を補正するため各上記グループに対して上
記カウントによって上記タップの中の１つを選択する目
的で上記ディジタルカウンタ手段と上記遅延路の上記出
力タップに接続されたタップ選択手段とを含むことを特
徴とするタイムベースエラーコレクタ。

態様２ 上記循環情報グループがィンパルス列の先端に
運ばれる上記情報を有するィンパルス列であり、上記遅
延路が分つている遅延増分を提供する伝達遅延を有する
複数の継続されたディジタルゲートを含んでおり、そし
て上記縦銃の予め定められたゲートが上記タップ接続を
提供するよう上記タップ選択手段に接続されている態様
１に述べられた改良されたタイムベースエラーコレクタ
。

態様３ 上記遅延路が上記複数継続ディジタルゲートを
通って上記インパルス列を再生する手段を追加的に含む
態様２に述べられた改良されたタイムベースエラーコレ
クタ。

態様４ 上記再生する手段が対称フリップフロツプの半
分として形作っている上記ゲートの少くとも１つを含む
態様３に述べられたタイムベースエフーコレクタ。

態様５ 予じめ定められた時間軸にて循環する情報グル
ープの高速時間軸誤差を補正するため下記組合せ手段を
含むシステム。

１ 上記情報グループを受けるように接続されたランダ
ムに選択出力を有するタップ付遅延路手段。

２ 上記遅延路手段の隣接出力間の遅延増分に一致する
カウントを有するカウント信号を発生するタイミング手
段。

３ 上記カウント信号をカウントする上記タイミング手
段に接続されたディジタルカウンタ手段。

４ 上記カウンタ手段に上記グループの時間軸誤差に関
係する継続期間を有する区間の間各上記グループに対し
て上記カウント信号のカウントをカウントせしめるよう
に上記カゥンタ手段に接続されたカウンタ制御手段。

５ 上記遅延路手段と上記カウンタ手段とに接続され上
記カウントに従って上記遅延路手段の上記出力のうちの
１つを選択する遅延路制御手段であって、上記出力は上
記グループの時間軸誤差を補正する遅延を提供するよう
に選択され、上記制御手段は上記遅延路手段の上記選択
された出力を上記情報が通り過ぎるまで上記出力の選択
を維持するラッチ手段を含む。

態様６ カウントが上記タップ付遅延路手段の遅延容量
を越える前に上記カウンタ手段をカウントすることから
停止させるため上言己ディジタルカウンタ手段に接続さ
れたカウンタオーバーフロ一制御手段を追加的に含む態
様５に示されるシステム。

態様７ 上記情報グループは先端が全ての情報を運ぶィ
ンパルス列であり、上記タップ付遅延路手段は上記遅延
増分を提供する伝達遅延を有する複数の継続ディジタル
ゲ−トを含み、上言己縦続の予じめ定められたゲートは
上記ランダムに選択できる出力を提供するため上記遅延
路制御手段に接続されている態様５に示されるシステム
。

態様８ 上記カウンタ制御は時間軸誤差のない上記グル
ープがカウントされるとき上記タップ付遅延路手段のタ
ップのとられている遅延の中点に相応してカウントを提
供するよう上言己区間の継続期間を制御する区間制御手
段を含む態様５に述べられたシステム。

態様９ 映像信号に時間軸誤差を有する水平線を補正す
ることを目的とする下記手段の組合せを含むビデオタイ
ムベースエラーコレクタ。

１ 先端が上記映像信号の情報を運ぶ固定幅のィンパル
スに入力映像信号を変換するインパルス形成手段。

２ 正しい水平線時間軸に基準信号を提供する基準手段
。

３ 時間軸誤差を有する各映像線の水平同期パルスが起
る実際の時間を検出する検出手段。

４ 上記正しい基準信号と時間鞠誤差を有する上記映像
線の検出されたパルスとの間の時間差に相応してカウン
タ可能信号を発生する上記基準手段と上記検出手段とに
接続されたカゥンタ制御手段。

５ 上記ィンパルス形成手段からの上記ィンパルスを受
けるように接続され、予じめ定められた遅延増分の間に
選択できる出力を有するタップ付きディジタル遅延路手
段。

６ 上記遅延路手段の増分に各カウントが応ずる上記カ
ウント信号を発生する上記ディジタルカウンタ手段に接
続されたタイミング手段。

７ 上記カウントに相応して上記出力の１つを選択する
ため上記遅延路手段と上記カウンタ手段とに接続された
出力制御手段で、上記出力は上記映像線の時間軸誤差を
補正する遅延を提供するよう選択されており、上記出力
手段は時間軸補正下にある上記映像線が上記選択された
出力を通過するまで上記出力の選択を保持するラッチ手
段を含んでいる。

８ 上記補正された映像線を入ってくる映像信号の形態
に復帰させるため上記出力制御に接続された映像信号復
帰手段。

態様１０ 上記タップ選択カウントが上記タップ付きデ
ィジタル遅延路手段の出力数を越えぬようにカウントを
終わらせる上記ディジタルカウンタ手段に接続されたオ
ーバーフ。

一制御手段を追加的に含む態様９のコレクタ。態様１１
上奏己復帰された補正映像線を逆位相信号に応じて逆
転させる上記映像信号復帰手段に接続された位相選択手
段を追加的に含む態様９に示すコレクタ。

態様１２ 上記検出された水平線同期パルスの実質的な
数の平均を上記基準信号として提供するように水平線周
波数に働きそして上記検出手段によって検出される水平
同期パルスにゆっくりロックされる位相ロックループを
上記基準手段が含む態様９に示すコレクタ。

態様１３ 上記水平線同期パルスを検出せしめそして上
記タップ選択カウントを上記映像線が上記タップの付い
たディジタル遅延手段に入る前に作らしめるに十分な固
定予定時間によって上記映像線に対する上記ィンパルス
の走行を遅らせるために上記ィンパルス形成手段と上記
タップ付き遅延路手段との間に接続された固定予備遅延
手段を追加的に含む態様１２のコレクタ。

態様１４ 上記タップ付きディジタル遅延路手段が知ら
れた遅延増分を提供する伝達遅延を有する縦続ディジタ
ルゲートを含んでおり、そして上記総統の予定されたゲ
ートが上記選択された出力を提供するよう上記出力制御
手段に援綾されている態様９に示すコレクタ。

態様１５ 上記遅延路手段を通過する間上記ィンパルス
を再生する目的で一方のゲートと対称になっているフリ
ツプフロツプの半分として形作っている上記ゲートの少
くとも１つを上記タップ付きディジタル遅延路手段が追
加的に含む態様１４のコレクタ。

態様１６ ィンパルス列の先端に情報を運ぶ循環ィンパ
ルス列に発生する時間軸誤差を補正する下記手段を含む
方法。

１ 非同期に上記列をタップの付いた遅延路へ通す手段
。

２ カウントされる各数字が上記遅延路のタップと一致
する上記列の時間軸誤差をディジタル的にカウントする
手段。

３ 上記数字カウントで上記遅延路のタップを選択する
手段。

４ 上記列の同期を上記時間軸に復帰させそれによって
上記時間軸誤差を補正するように上記選択タップを経由
する上記遅延路からの上記列を出力とする手段。

態様１７ 映像信号の水平線における時間軸誤差を補正
する下記手段を含む方法。

１ 入つてくる映像線の先端が上記映像線を運ぶ固定幅
のインパルス列に変換する手段。

２ 正規の水平線時間軸に基準信号を提供する段。

３ 時間軸誤差のある上記映像線の水平同期／ぐ／スの
実際の発生を検出する手段。

４ 上記基準信号と上記水平同期パルスとの間の時間差
に相応してカウント可能信号を発生する手段。

５ タップ選択カウントを提供するため上記カウント可
能信号の継続期間の間カウント信号をカウントする手段
。

６ 上記タップ選択信号で遅延路のタップを選択する手
段。

７ 上記列の時間軸誤差を補正するために入口と上記選
択タップの間の上記遅延路のある部分に非同期に上記パ
ルス列を通過させる手段。

８ 上記列が上誌タップを通過し終るまで上記タップの
選択を保持する手段。

９ 上記時間軸補正のされたパルス列からの映像線を復
帰させる手段。

態様１８ 平均を得るため実質的な時間区間に渡って時
間軸誤差のある水平同期パルスの循環を平均する手段に
よって上記基準信号が提供される態様１７に示す方法。

態様１９ 正規位相を復帰させるため補正された映像線
の位相を選択的に反転する手段を追加的に含む態様１７
に示す方法。態様２０ 上記遅延路の通過の間定期的に
上記ィンパルス列を再生する手段を追加的に含む態様１
７に示す方法。

態様２１ 上記タップ選択が上記遅延路のタップの数を
越える前に上記カウントを停止する手段を追加的に含む
態様１７の方法。

態様２２ 選択可能な糟分部分の連続遅延路と共により
遅い予定された基準時間軸と一般的に相応して循環する
情報の連続するグループに生じる高速時間軸誤差を補正
する下記手段を含む方法。

１ 上記遅延路の各上記選択可能増分の走行時間に相応
する率でカゥンタをクロックする手段。

２ 補正されるため上記情報グループの到着より先の予
定された時間における時間軸に相応して制御信号の到着
でカウントする上記クロックされたカウンタを始動する
手段。

３ カウントを提供するため上記補正されていない情報
グループの到着の実際の検出に従った時間で上記カウン
タを停止する手段。

４ 上記情報パルスの時間軸誤差を補正するに必要な上
記遅延路の部分を選択するために上記カウントを使用す
る手段。

５ 上記時間軸誤差を補正するため上記情報グループを
上記選択された部分を通過させる手段。

態様２３ 各ゲートが知られた遅延増分を提供する直列
整列に縦続接続された複数ディジタルゲートを含み、そ
してさりこは上記整列において上記遅延路を通過する上
記インパルスを再生する少くとも１つのパルス復帰手段
を含んでおり、先端に情報を運ぶ定まった短継続期間の
振幅制限周波数変調パルスを遅らせるディジタル遅延路
。

【図面の簡単な説明】

第１図は入力副システム、遅延制御副システム、ディジ
タル遅延路副システム及び出力副システムが一点鎖線に
よって分割されているこの発明のデイジタルタイムベー
スエラーコレクタシステムの好実施例の機能ブロック図
を示し、第２Ａ図と第２Ｂ図とは第１図の遅延制御副シ
ステムの回路素子の概略図を構成する。 第３図は第１図の遅延鞠副システムの１００ナノ秒ディ
ジタルバーニヤ遅延回略の概略論理記号図である。第１
図の遅延制御副システムの高速カウンタ回路もまた出力
副システムの分周器と共に示されている。第４Ａ図と第
４Ｂ図とは第１図の遅延路副システムのメインディジタ
ル遅延路回路の概略ブロック図を構成し、メイン遅延路
を作る３１個の１００ナノ秒ディジタル遅延素子の内部
接続を示す。第５図は論理記号で示され、関連する多重
タップ選択増分を伴って３１個の内部接続された１００
ナノ秒ディジタル遅延素子第２Ａ図と第２Ｂ図の中の４
つの概略論理記号図を示す。第６図は第１図のタイムベ
ースェフーコレクタの操作を説明する波形図である。１
２・・・・・・入力副システム、１６・・・・・・遅延
制御副システム、３４・…・・遅延路副システム、４８
・・・・・・‐出力副システムｏ第１図 第３図 第２図Ａ 第２図Ｂ 第４図Ａ 第４図Ｂ 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 １ タイムベースエラーを有する映像の水平線を補正す
   るためのタイムベースエラーコレクタであって、前記映
   像は周波数変調されたパルス列態様の映像信号における
   パルスの前縁によつて伝達され、 前記パルスの縁部を
   検出して、各縁部に対応する固定幅短持続パルスを与え
   る手段と、 前記固定幅短持続パルスに基づいて、前記
   映像の各水平線の水平同期パルスの発生の実際の時間を
   検出するための検出手段と、 前記検出手段に接続され
   て、多数の入来してくる検出された前記水平同期パルス
   から平均タイムベースを発生し、かつ前記平均タイムベ
   ース信号とタイムベースエラーを有する前記入来してく
   る検出された前記各水平同期パルスとの間の時間差に対
   応するカウンタ能動化信号を発生するカウンタ制御手段
   と、 前記固定幅短持続パルスを受けるように接続され
   、かつ複数の予め定められた遅延量を任意に選択可能な
   複数の出力タツプを有するタツプ付デイジタル遅延路と
   を備え、前記遅延路は既知の遅延量を与える複数個の直
   列接続されたデイジタルゲートからなり、前記複数の出
   力タツプは前記直列接続された複数個のデイジタルゲー
   トのうちの予め定められるものから導出され、かつ前記
   遅延路は前記水平線の各々に対して前記時間差を補償し
   、かつ前記固定幅短持続パルスがそこを通過する間に前
   記固定幅短持続パルスを周期的に再構成し、 前記カウ
   ンタ制御手段に接続されて、前記カウンタ能動化信号の
   接続期間の間カウント信号をカウントし、それによつて
   前記複数の出力タツプのうち１つを選択するタツプ選択
   カウントを与えるデイジタルカウンタ手段と、 前記デ
   イジタルカウント手段に接続される。 前記カウント信号を発生するためのタイミング手段とを
   さらに備え、前記カウント信号の各カウントは、前記複
   数の遅延量の各々に対応し、 前記遅延路に接続されか
   つ前記カウンタ手段に接続されて、前記カウント信号の
   カウントに従つて前記複数の出力タツプのうちの１つを
   選択する出力制御手段をさらに備え、前記選択された出
   力タツプは、前記平均タイムベースと、補正される前記
   水平線の前記水平同期パルスの到着時間との間のカウン
   トされた時間差であるタイムベースエラーを補正する遅
   延を与え、前記出力制御手段は、前記タイムベース補正
   を受ける前記水平線が前記選択された出力タツプを通過
   すまで、前記出力タツプの選択を保持するラツチ手段を
   含み、 前記出力制御手段に接続されて、前記タイムベ
   ースエラーが補正された前記固定幅短持続パルスの列を
   、振幅制限された周波数変調信号形式に変換する２進周
   波数分割手段をさらに備える、タイムベースエラーコレ
   クタ。 ２ 前記デイジタルカウンタ手段に接続されて、前記タ
   ツプ選択カウントが前記タツプ付デイジタル遅延路の前
   記出力タツプの数を越えないようにそのカウントを終了
   させるオーバフロー制御手段をさらに備える、特許請求
   の範囲第１項記載のタイムベースエラーコレクタ。 ３ 前記カウンタ制御手段は位相ロツクループを含み、
   前記位相ロツクループは、水平線周波数で作動し、かつ
   前記検出手段によつて検出された水平同期パルスにゆる
   くロツクされて、前記検出された水平線同期パルスの平
   均信号を前記平均タイムベース信号として与える、特許
   請求の範囲第１項記載のタイムベースエラーコレクタ。 ４ 前記タツプ付デイジタル遅延路の前に接続されて、
   前記水平線同期パルスが検出されるのを可能にし、前記
   タツプ選択カウントがなされるのを可能にし、かつ前記
   水平線の映像部分が前記タツプ付デイジタル遅延路に入
   る前に前記出力タツプが選択されるのを可能にするのに
   十分な予め定められた一定時間だけ、前記固定幅短持続
   パルスを遅延させる遅延手段をさらに備える、特許請求
   の範囲第３項記載のタイムベースエラーコレクタ。５
   前記直列接続されたゲートのうちの少なくとも１個は、
   他のゲートと組合わせられてフリツプフロツプを形成し
   、前記他のゲートは、前記固定幅短持続パルスが前記遅
   延路を通過するときに、前記固定幅短持続パルスを再構
   成して伝達損失を防ぐ、特許請求の範囲第１項記載のタ
   イムベースエラーコレクタ。 ６ 前記タツプ付デイジタル遅延路は、複数の遅延量を
   与える複数の直列接続されたデイジタルゲートを備え、
   前記直列接続のうちのいくつかの予め定められたゲート
   は前記遅延路制御手段に接続されて前記任意に選択可能
   な出力タツプを与え、かつ前記直列接続のうちの少なく
   とも１つの他の予め定められるゲートは、通過する各前
   記固定幅短持続パルスを再構成するためのラツチを備え
   る、特許請求の範囲第１項記載のタイムベースエラーコ
   レクタ。 ７ 前記カウンタ制御手段は、タイムベースエラーがな
   いとき、前記タツプ付デイジタル遅延路の遅延タツプの
   中心点に対応するカウントを与える手段を含む、特許請
   求の範囲第１項記載のタイムベースエラーコレクタ。