JPS60138796A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPS60138796A JPS60138796A JP58244566A JP24456683A JPS60138796A JP S60138796 A JPS60138796 A JP S60138796A JP 58244566 A JP58244566 A JP 58244566A JP 24456683 A JP24456683 A JP 24456683A JP S60138796 A JPS60138796 A JP S60138796A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Abstract
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はデコーダを構成する半導体装−に関する。[Detailed description of the invention] [Technical field of invention] The present invention relates to a semiconductor device constituting a decoder.
第１図に従来のデコーダシステムを示す。デコーダ回路
１〜４．・・・は、マトリクス状に配置されたメモリセ
ルアレイのセル群Ｍ。。〜ＭｓＮ 、・・・のいすわを
選択するかを決定する。この例では”Ｘｔ−＋＝ Ｘｌ
＝ Ｉ Ｃ）時Ｖｃｆ’ コ−１” 回路１ ｉ１活性
化さｉｔ、 ワード線ＷＬｏ〜ＷＬ、、 、・・・のう
ちＷＬｏが選択される。このように従来方式では、１つ
の情報をもったデコーダ線例えばＸＩは１本用意されて
おり、そわを必要としているデコーダ回路すべてに入力
されていて、負荷が１すぎた。FIG. 1 shows a conventional decoder system. Decoder circuits 1-4. ... is a cell group M of a memory cell array arranged in a matrix. . ~MsN, . . . determine whether to select the chairs. In this example, “Xt-+=Xl
= IC) When Vcf'co-1'' circuit 1 i1 is activated, WLo is selected among the word lines WLo to WL, , . . . In this way, in the conventional method, only one piece of information is For example, one decoder line, XI, was prepared, and it was input to all the decoder circuits that required stiffness, so the load was too high.
例えは１Ｍピットのメモリを考える。このメモリでは％
＠１０２４Ｘ１０２４”ＩＺ） −１’ ／ｌ／・アレ
、イがるる。そのためローデコーダは１０２４個必要で
ある。このローデコーダの入力ｕｉ。For example, consider a 1M pit memory. In this memory %
@1024X1024"IZ) -1' /l/・Igaruru. Therefore, 1024 row decoders are required. Input ui of this row decoder.
ピット必要で、従ってアドレスｈは、相袖の偽号も含め
て２０本必要となる。さてＸＩｏというアドレス線に１
目すると、５１２個のローデコーダが接続されている。A pit is required, so 20 addresses h are required, including the false number of the sleeve. Now, 1 on the address line XIo.
At first glance, 512 row decoders are connected.
このアドレス線のキャパシタンスを計算する。１つのデ
コーダ回路では、 Ｗ／Ｌ＝Ｉ Ｏｌｏ、８ （Ｗｉｌ
ｌ ’ｉヤ不ル幅、Ｌはチャネル長）のトランジスタを
Ｐチャネル、Ｎｆヤ不ルの２回駆動する必要がある。こ
の分のキャパシタンスは約４０ ｆＦである。これ’ｋ
５１２佃分考えると、約２０ ｐＦ″′Ｃある。こわ
に配線容量的２ｐＦを加えると、このアドレス線のキャ
パシタンスは２２ＰＦとなる。Calculate the capacitance of this address line. In one decoder circuit, W/L=I Olo, 8 (Wil
It is necessary to drive the transistor with l'i (wire width) and L (channel length) twice, once as a P-channel transistor and once as an Nf transistor. This capacitance is approximately 40 fF. This'k
Considering 512 lines, it is about 20 pF"'C. If 2 pF in terms of wiring capacitance is added to this, the capacitance of this address line becomes 22 PF.
まず消費電カケ考えると、Ｐ＝ＣＶ”ｆ （Ｃはキャパ
シタンス、■は一１圧振幅、ｆは周波数）である。Ｃ＝
２２ ＰＦ 、 Ｖ＝５ Ｖ 、 ｆ ＝４０ ＭＩ（
ｚ とすると消費電力Ｐ＝２２ｍＷとなる。これは１本
のアドレス線が充放電するだめの・母ワーなので。First, considering power consumption, P=CV"f (C is capacitance, ■ is voltage amplitude, and f is frequency).C=
22 PF, V=5 V, f=40 MI(
z, power consumption P=22 mW. This is because one address line is a motherboard for charging and discharging.
この部分で消費する電力は、全体の電力が３００ ｍ
ｗ ｉｔどであることを考えると、大きいことになる。The total power consumed in this part is 300 m
This is a big deal considering that it is wit.
次に速度を考える１例えは１μｍ＠のアルミニウム線を
このアドレス線に使用した場合、抵抗Ｒ＝（シー）抵抗
）×長さ／幅＝ ６０ ｍΩＸ１０ｍｍ／１μｍ＝６０
０Ω。こわと上記キャパシタンス２２ＰＦ′ｆ悶えると
＆ＣＲ時定数だけで１３ｎｓとなり、こわは全体の遅延
４Ｑｎ ｓ程度と比較して問題となる。Next, consider speed.An example is when a 1μm @ aluminum wire is used for this address line, resistance R = (shi) resistance) x length/width = 60 mΩ x 10mm/1μm = 60
0Ω. If the above-mentioned capacitance 22PF'f is exceeded, the &CR time constant alone becomes 13 ns, and the stiffness becomes a problem compared to the overall delay of about 4 Qns.
本発明は上記実情に鑑みてなさねたもので。 The present invention was made in view of the above circumstances.
低消費油力化及び高速化が可能となるメモリなどの半導
体装（至）を提供しようとするものである。The aim is to provide semiconductor devices such as memories that can reduce oil consumption and increase speed.
本発明は、デコーダ緑（アドレス線〕を２１化して第１
デコーダ線、第２デコーダ線とし。In the present invention, the green decoder (address line) is set to 21 and the first
As a decoder line and a second decoder line.
デコーダ回路に直接接続されるがために負荷の重い第１
デコーダ線な複数に分割し１そのいずわかを第２７Ｊコ
ーダ線側から選択することにより、一時に活性化される
デコーダ紗のキャノ４′ノタンスを減少せしめ、それに
よって充放電により消費される電力を融少せしめると共
に高速化會も達成するというデコーダ回路等の半導体装
置を提案するもので、こｔｌで／Ｊ？フオーマンスの高
いメモリを提供することかできる。The first one has a heavy load because it is directly connected to the decoder circuit.
By dividing the decoder line into a plurality of parts and selecting one of them from the 27th J coder line side, it is possible to reduce the capacitance of the decoder gauze that is activated at a time, thereby reducing the power consumed by charging and discharging. This paper proposes a semiconductor device such as a decoder circuit that reduces the amount of energy used and also achieves high speed. It can provide high performance memory.
以下図面を参照して本発明の一実施例を説明する。第２
図は同実施例のデコーダシステムを示すもので、Ｘｔ−
１６Ｘ”１−１〜Ｘ１フー１．Ｙ冨は第１デコーダ線＆
ｘ”Ｉ−、ｌ 正はこの第１デコーダ線と対になる第
２デコーダ線、Ｘ′？、 ｘ”：〜Ｘ”： 、 Ｘ”、
Ｆｉ、第１デコーダ線、Ｘ２□、 ｘ”Ｘ はこの第
１デコーダ線と対［なる第２デコーダ線である。第１デ
コーダ線り第２７″コーダ線間のスイン′ｆ−４１，４
２，４９，５０は、信号１０によシ連動して３１１閉制
鉤され、以下同様でスイッチ４７．４Ｂ、５５．５６は
信号１３により連動してＩｌｌ閉制（社）さｆする。１
４〜Ｊ７はメモリセルアレイのワード線、５７〜６０は
デコーダ回路である。An embodiment of the present invention will be described below with reference to the drawings. Second
The figure shows the decoder system of the same embodiment.
16X”1-1~X1 Fu 1.
x"I-, l Positive is the second decoder line paired with this first decoder line, X'?, x": ~X": , X",
Fi, the first decoder line,
Switches 2, 49, and 50 are 311 closed in conjunction with signal 10, and similarly, switches 47.4B and 55.56 are closed in conjunction with signal 13. 1
4 to J7 are word lines of the memory cell array, and 57 to 60 are decoder circuits.
上記のようにデコーダ回路の直接入力になっている複数
分割の第１デコーダ線と、これら複数のｆｇｌデコーダ
線に対応並設された第２２コーダ紛を用意する。ｌｓ
ｌデコーダ紗とこね、に対となる第２デコーダ線の接続
点しこは、スイン１（選択回路）が配置される。このス
イッチは。As described above, a plurality of first decoder lines which are directly input to the decoder circuit and a 22nd coder wire arranged in parallel corresponding to the plurality of fgl decoder lines are prepared. ls
A switch 1 (selection circuit) is placed at the connection point of the second decoder line that is paired with the l decoder gauze and kone. This switch is.
デコード丁べきデータの少くとも１ビツトを含んだ信号
によってコントロールされ、一時には。controlled by a signal containing at least one bit of data to be decoded at one time.
ｂ数分割の第１ｆコーダ緑の中の１つしか活性化さねな
いようにしている。例えは信号１０はマ。、ｘｌ、信号
１１１乙、Ｘ１．他号１２はｘｏ 、ｘｌ、信号１３は
Ｘｏ 、 Ｘｔ という具合である。Only one of the 1f-th coda green divided into b numbers is activated. For example, signal 10 is ma. , xl, signal 111 B, X1. The other signals 12 are xo and xl, and the signals 13 are Xo and Xt.
この例でに、第１デコーダ線は４分割されているので、
糖ｌデコーダ線のキャノ４ンタンスは２２／４＝５．５
ＰＰＴ６る。第２７”−７−ダ線はほとんど配線容重の
みなので、２ＰＦ程度でおる。従って従来に比し、パワ
ーは（５，５＋２）／２２＝０．３４ と略１／３にハ
クする。一方ＣＲ遅延はＣ，Ｒともに１／４になるので
、１／１６になり高速化か可能となる。In this example, the first decoder line is divided into four, so
The canonicity of the sugar l decoder wire is 22/4 = 5.5
PPT6ru. The 27th"-7-dah wire has almost only the wiring capacity, so it is about 2PF. Therefore, compared to the conventional one, the power is reduced to (5,5+2)/22=0.34, which is about 1/3. On the other hand, CR Since the delay is reduced to 1/4 for both C and R, the delay becomes 1/16, making it possible to increase the speed.
なお上記夾糺例では、第１デコーダ線を４分割にしてい
るが、何分側でもよく、多く分割した方がよい場合もお
る。またデコーダ線にのっている信号は、上記実細別で
はアドレス信号であるか、すでにグリデコードさめた１
５号でもよい。例えばＸｏ ・Ｘｔｏ −Ｘ９ ・Ｘｔ
ｏ 、Ｌ ・Ｘｌｏ −Ｘｓ・Ｘ１ｏ というような４
本の組をデコード線として使ってもよく、その場合もＸ
ｏ・ＸＬｏという（ｄ琴線’ｔ２重化し、第１７″コー
ダ線と第２ｒコーダｋを用意して、′４ｉ数Ｏ第１デコ
ーダ線の中の１′）′ｆｃけを活性化するようにすわば
よい。In the above-mentioned example, the first decoder line is divided into four parts, but it may be divided into any number of minutes, and there may be cases where it is better to divide the first decoder line into four parts. In addition, the signal on the decoder line is either an address signal in the above detailed classification, or a signal that has already been decoded.
No. 5 is fine. For example, Xo ・Xto −X9 ・Xt
4 such as o, L・Xlo −Xs・X1o
A set of books may be used as a decoding line, in which case
o. Just switch off.
本発明の駿形例を第３商に示す。この例ではスインｔ（
選択回路）はアンド回路３４〜３７になっており、第１
７’コーダ線の分曹す数は１″２”である。即ちＸ２□
＃Ｘ丁といった第２ｆコーダ緑に外部から（ｇ号が加わ
り、負荷の皿い第１７″コｉｘｒ′Ｉ
−ダ線Ｘ’ ＊ ０．Ｘ”：、ｘ’１” は半分のみ選
択■
されるようにしている。図中３０〜３３はワード線、６
１〜６４はデコーダ回路である。第３図では１例えばデ
コーダ回路６４が選択される場合、Ｘ０＝１．Ｘｏ；０
．Ｘ１■＝ｌ、Ｘ）＝。A Shunform example of the present invention is shown in the third quotient. In this example, swin t(
The selection circuit) consists of AND circuits 34 to 37, and the first
The number of divisions of the 7' coda line is 1"2". That is, X2□
From the outside (g is added to the 2nd f coder green such as # In the figure, 30 to 33 are word lines, and 6
1 to 64 are decoder circuits. In FIG. 3, 1, for example, when the decoder circuit 64 is selected, X0=1. Xo；0
．． X1■=l,X)=.
とすわばアンド回路３７が選択され、７′コ一ダ回路６
４の入力が全て６１′′になって選択されたことになる
ものである。Then, the AND circuit 37 is selected, and the 7' Koda circuit 6 is selected.
All 4 inputs become 61'' and are selected.
以上説明した如く本発明によれば、デコーダ線を２重化
して第１７−”コーダ線を複数化したため、低消費電力
及び尚速比が促進される。また充放電電流は、ｐ４／Ｌ
／ス的なＦｋＬ流波形をもっているため、メモリ内部の
電源線のノイズ源となることが多い。従ってこのノイズ
によって回路が誤動作するｐ」飽性が高くなる。ところ
が本発明に係わるデコーダ回路を肩するメモリ等では。As explained above, according to the present invention, the decoder wires are duplicated to provide a plurality of 17-'' coder wires, so that low power consumption and speed ratio are promoted.Furthermore, the charging/discharging current is
Since it has a FkL waveform similar to /, it often becomes a source of noise in the power supply line inside the memory. Therefore, this noise increases the p' saturation which causes the circuit to malfunction. However, in a memory etc. that supports the decoder circuit according to the present invention.
第１デコーダ線が分割さねていて充放電電流が少なくな
っているので１％、源線のノイズが少なくなるため上記
のような誤動作モードが少なく。Since the first decoder line is divided and the charging/discharging current is reduced by 1%, the noise on the source line is reduced, so the malfunction mode described above is reduced.
従って商信頼化する。Therefore, it becomes commercially reliable.
第１図は従来のデコーダシステムを示す構成図、第２図
、第３図は本発明の実施例を示す構成図である。
４１〜６６・・・スインｙ−＜選択回路９．５１〜６０
・・・デコーダ回路、Ｘ：二、んＸ１□４・・・第１の
デコーダＮｈｘニー＊〜■ ・・・第２のデコーダ線。FIG. 1 is a block diagram showing a conventional decoder system, and FIGS. 2 and 3 are block diagrams showing an embodiment of the present invention. 41-66...Swin y-<selection circuit 9.51-60
. . . Decoder circuit,
Claims (1)
ダ細と、この複数の第１７’コーダ線に対し並ｌさね九
第２デコーダ線と、前記第１デコーダ線と第２デコーダ
線間の接続部に配置された選択回路とを具備し、この選
択回路が、デコードすべきデータの少くとも１ビツトを
含む信号によって唯一の第１デコーダ線を選択するデコ
ーダシステムを有することを特徴とする半導体装置。 （２１メモリセルがアレイ状に配置さねその中の特定の
メモリセルにアクセスするデコーダに。 前＠しデコーダシステムを使用することを特徴とする請
求の範囲第１項に記載の半導体装置。(1) @Contact decoder circuit ○ A plurality of first decoder lines serving as inputs, a second decoder line parallel to the plurality of 17' coder lines, and the first decoder line and the second decoder line a selection circuit disposed at a connection between the decoder lines, the selection circuit comprising a decoder system for selecting only one first decoder line by means of a signal containing at least one bit of the data to be decoded. semiconductor devices. 2. The semiconductor device according to claim 1, wherein the semiconductor device uses a decoder system in which 21 memory cells are arranged in an array and accesses a specific memory cell therein.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244566A JPS60138796A (en) | 1983-12-27 | 1983-12-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244566A JPS60138796A (en) | 1983-12-27 | 1983-12-27 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60138796A true JPS60138796A (en) | 1985-07-23 |
Family
ID=17120620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58244566A Pending JPS60138796A (en) | 1983-12-27 | 1983-12-27 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60138796A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5297105A (en) * | 1992-03-13 | 1994-03-22 | Oki Electric Industry Co., Ltd. | Semiconductor memory circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58211393A (en) * | 1982-06-02 | 1983-12-08 | Mitsubishi Electric Corp | Semiconductor memory device |
-
1983
- 1983-12-27 JP JP58244566A patent/JPS60138796A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58211393A (en) * | 1982-06-02 | 1983-12-08 | Mitsubishi Electric Corp | Semiconductor memory device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5297105A (en) * | 1992-03-13 | 1994-03-22 | Oki Electric Industry Co., Ltd. | Semiconductor memory circuit |
| US5452260A (en) * | 1992-03-13 | 1995-09-19 | Oki Electric Industry Co., Ltd. | Semiconductor memory circuit |
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