JPS60124114A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS60124114A JPS60124114A JP23252983A JP23252983A JPS60124114A JP S60124114 A JPS60124114 A JP S60124114A JP 23252983 A JP23252983 A JP 23252983A JP 23252983 A JP23252983 A JP 23252983A JP S60124114 A JPS60124114 A JP S60124114A
- Authority
- JP
- Japan
- Prior art keywords
- input
- address
- clock
- delay
- value
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ランダムアクセスメモリ （ＲＡＭ）を用い
た遅延回路に関し、クロック周期のｎ倍の遅延を与えか
つそのｎが大きい遅延回路に好適なものである。
た遅延回路に関し、クロック周期のｎ倍の遅延を与えか
つそのｎが大きい遅延回路に好適なものである。
一従来技術と問題点
電子写真方式のレーザプリンタは第１図に示すように感
光ドラム１０を回転させながら（垂直走査しながら）レ
ーザビーム１２で該ドラムの胴長方向に振って（水平走
査して）ＷＩ像書込みを行なう。
光ドラム１０を回転させながら（垂直走査しながら）レ
ーザビーム１２で該ドラムの胴長方向に振って（水平走
査して）ＷＩ像書込みを行なう。
カラープリンタの場合レーザビームはＹ（黄）、Ｍ（マ
ゼンダ）、Ｃ（シアン）用の３本あり、各々１２．１２
ａ、１２ｂは所定距離はなされ、重ね書きまたは添え書
きして天然色を出すので、各々へ与えるデータは正確に
所定の遅延を持たせ（例えば１２ａについては１２での
走査開始より、１２．１２ａ間の間隔に相当する水平走
査周期のｎ倍だけの遅れを持たせ）なければならない。
ゼンダ）、Ｃ（シアン）用の３本あり、各々１２．１２
ａ、１２ｂは所定距離はなされ、重ね書きまたは添え書
きして天然色を出すので、各々へ与えるデータは正確に
所定の遅延を持たせ（例えば１２ａについては１２での
走査開始より、１２．１２ａ間の間隔に相当する水平走
査周期のｎ倍だけの遅れを持たせ）なければならない。
遅延は、潜像書き込み開始、終了タイミングの他、転写
タイミング、紙送り開始、終了タイミング等についても
必要である。
タイミング、紙送り開始、終了タイミング等についても
必要である。
クロック周期のｎ倍の遅延を与えるには、簡単にはシフ
トレジスタを用いればよい。シフトレジスタには８ビツ
トもの、１４ビットものなどがあるのでそれを必要数直
列につないで所望遅延を得ることができるが、ｎが大き
くなるとシフトレジスタ数も多くなり、実用的でなくな
る。通常シフトレジスタでの遅延は、一般には数１０ビ
ット（数１０クロック）までが実用的限界である。また
遅延時間を１ビツト又は１クロ・７り単位で可変にする
には、並列出力のあるシフトレジスタを使用し、その出
力端をデータセレクタで選択可能とする必要があり、構
造が複雑になる。
トレジスタを用いればよい。シフトレジスタには８ビツ
トもの、１４ビットものなどがあるのでそれを必要数直
列につないで所望遅延を得ることができるが、ｎが大き
くなるとシフトレジスタ数も多くなり、実用的でなくな
る。通常シフトレジスタでの遅延は、一般には数１０ビ
ット（数１０クロック）までが実用的限界である。また
遅延時間を１ビツト又は１クロ・７り単位で可変にする
には、並列出力のあるシフトレジスタを使用し、その出
力端をデータセレクタで選択可能とする必要があり、構
造が複雑になる。
ＭＯＳスタティックシフトレジスタなどの特殊なものに
は８０ビツト、３２０ビツトなどの多ビットものがある
が、これでも５個使用して１６００ビツト位が実用的限
界であり、遅延時間を１ピッ１一単位で可調整にするに
は並列出力のあるシフトレジスタを使用せねばならず、
ＭＯＳスタティックシフトレジスタをクリヤするために
は該レジスタのビット数分のりセン１−回路が必要であ
る。
は８０ビツト、３２０ビツトなどの多ビットものがある
が、これでも５個使用して１６００ビツト位が実用的限
界であり、遅延時間を１ピッ１一単位で可調整にするに
は並列出力のあるシフトレジスタを使用せねばならず、
ＭＯＳスタティックシフトレジスタをクリヤするために
は該レジスタのビット数分のりセン１−回路が必要であ
る。
レーザプリンタでの遅延にば４０００ビツトなどの多ビ
ット、可調整遅延が必要である。
ット、可調整遅延が必要である。
発明の目的
本発明はクロック周期のｎ倍の遅延を与え、そのｎが大
きいのに簡単に対応できる、構造簡単な遅延回路を提供
しようとするものである。
きいのに簡単に対応できる、構造簡単な遅延回路を提供
しようとするものである。
発明の構成
本発明の遅延回路は、ランダムアクセスメモリと、該メ
モリの全アドレスを発生できオーバフローパルスで遅延
入力をプリセットされるアドレスカウンタと、該メモリ
に対する書込み、読出し回路を備え、クロックに同期し
て入力データを前記遅延入力で指定されるメモリアドレ
スから最終アドレスまで逐次書込みかつそれを繰り返し
行ない、そして読出しは該書込みアドレスでかつ書込み
を行なう前に行なって一巡後に入力データを読出すよう
にして、メモリの最終アドレスから遅延入力で指定され
たアドレスまでに相当する遅延を出力データに与えるよ
うにしてなることを特徴とするが、次に実施例を参照し
ながらこれを説明する。
モリの全アドレスを発生できオーバフローパルスで遅延
入力をプリセットされるアドレスカウンタと、該メモリ
に対する書込み、読出し回路を備え、クロックに同期し
て入力データを前記遅延入力で指定されるメモリアドレ
スから最終アドレスまで逐次書込みかつそれを繰り返し
行ない、そして読出しは該書込みアドレスでかつ書込み
を行なう前に行なって一巡後に入力データを読出すよう
にして、メモリの最終アドレスから遅延入力で指定され
たアドレスまでに相当する遅延を出力データに与えるよ
うにしてなることを特徴とするが、次に実施例を参照し
ながらこれを説明する。
発明の実施例
第３図は本発明の実施例を示し、１０は前述のレーザプ
リンタの感光ドラム、１２はレーザビームである。１４
はレーザ発生装置で、レーザビーム１２を発生し、光学
系を介してこれを多角筒回転ミラー１６へ導く。ミラー
１６が回転するに伴なってレーザビーム１２は偏向され
てｌ・ラム１０を一端から他端へ走査し、これを繰り返
す。１８はドラム１０上でのヒーム走査速度を一定にす
るための速度補正用Ｆθレンズである。レーザプリンタ
ではデータに応してレーザビームをオンオフする機構な
ども設けられるが、この図では図示渣省略している。２
０は水平走査の始端に設けられた受光器で、レーザビー
ムが走査始〃、１に戻る毎に出力を生じ、これは増幅器
２２で増幅されて信号Ｓとなる。この信号Ｓの周期はレ
ーザビーム１２の水平走査周期に他ならず、前述のクロ
ックとなる。
リンタの感光ドラム、１２はレーザビームである。１４
はレーザ発生装置で、レーザビーム１２を発生し、光学
系を介してこれを多角筒回転ミラー１６へ導く。ミラー
１６が回転するに伴なってレーザビーム１２は偏向され
てｌ・ラム１０を一端から他端へ走査し、これを繰り返
す。１８はドラム１０上でのヒーム走査速度を一定にす
るための速度補正用Ｆθレンズである。レーザプリンタ
ではデータに応してレーザビームをオンオフする機構な
ども設けられるが、この図では図示渣省略している。２
０は水平走査の始端に設けられた受光器で、レーザビー
ムが走査始〃、１に戻る毎に出力を生じ、これは増幅器
２２で増幅されて信号Ｓとなる。この信号Ｓの周期はレ
ーザビーム１２の水平走査周期に他ならず、前述のクロ
ックとなる。
この光学系が発生ずるクロックＳの他に本回路を動作さ
せるためのクロックＣＬＡ、ＣＬＢ、ＣＬＣがあり（−
は反転を示ず）、これらは発振器２４及びタイミングク
ロック発生回路２６の系で発生ずる。
せるためのクロックＣＬＡ、ＣＬＢ、ＣＬＣがあり（−
は反転を示ず）、これらは発振器２４及びタイミングク
ロック発生回路２６の系で発生ずる。
タイミングクロック発生回路２６は第４図に示すように
４個のＤ型フリップフロップ４２，４４゜４６．４８を
縦続接続し、これらに帰還用のアンドゲート５０を設け
てなる。この回路を動作させるクロックＣ”ＬＫは発振
器２４が供給する。第５図に該クロックＣＬＫに対する
タイミングクロックＣＬＡ、ＣＬＢ、ＣＬＣの発生状態
を示す。この図から明らかなようにクロックＣＬＫの周
期をＴとして各タイミングクロックＣＬＡ、ＣＬＢ。
４個のＤ型フリップフロップ４２，４４゜４６．４８を
縦続接続し、これらに帰還用のアンドゲート５０を設け
てなる。この回路を動作させるクロックＣ”ＬＫは発振
器２４が供給する。第５図に該クロックＣＬＫに対する
タイミングクロックＣＬＡ、ＣＬＢ、ＣＬＣの発生状態
を示す。この図から明らかなようにクロックＣＬＫの周
期をＴとして各タイミングクロックＣＬＡ、ＣＬＢ。
ＣＬＣは該周期Ｔのパルス幅を持ぢ、周期は５Ｔで、各
々はＴずつ遅れる。
々はＴずつ遅れる。
クロックＣＬＡはクロックＳと共に同期回路２８に入力
し、クロックＳをＣＬＡに同期させたクロック５ＩＮＷ
を作る。これはアドレスカウンタ３０に、遅延人力り及
びクロックＣＬＣなどと共に入力し、該カウンタを計数
させる。カウンタ計数値はＲＡＭ３６をアクセスするア
ドレスＡＤＤとなる。ＲＡＭ３６ば本例では４Ｋ ＲＡ
Ｍであり、アドレス０〜４０９５を有する。アドレスカ
ウ、ンタ３０の容量はＲＡＭ３６に一致させる。従って
本例ではアドレスカウンタ３０は０〜４０９５を計数し
、４０９５の次は端子Ｔにオーバーフローパルスを生じ
て０に戻る。３２はイニシャルリセット回路で、リセッ
ト信号ＲＳ ”ｒを受けると出力ｌＮ５Ｒを生じてＲＡ
Ｍ３６の入力ゲート３４を閉じ読出し回路３８の動作を
禁止する。
し、クロックＳをＣＬＡに同期させたクロック５ＩＮＷ
を作る。これはアドレスカウンタ３０に、遅延人力り及
びクロックＣＬＣなどと共に入力し、該カウンタを計数
させる。カウンタ計数値はＲＡＭ３６をアクセスするア
ドレスＡＤＤとなる。ＲＡＭ３６ば本例では４Ｋ ＲＡ
Ｍであり、アドレス０〜４０９５を有する。アドレスカ
ウ、ンタ３０の容量はＲＡＭ３６に一致させる。従って
本例ではアドレスカウンタ３０は０〜４０９５を計数し
、４０９５の次は端子Ｔにオーバーフローパルスを生じ
て０に戻る。３２はイニシャルリセット回路で、リセッ
ト信号ＲＳ ”ｒを受けると出力ｌＮ５Ｒを生じてＲＡ
Ｍ３６の入力ゲート３４を閉じ読出し回路３８の動作を
禁止する。
次にこの第３図の動作を説明するに、電源投入時にパワ
ーオンリセット信号Ｒ３Ｔが発生してアドレスカウンタ
３０のクリヤ、イニシャルリセット回路３２の作動、そ
の出力Ｉ Ｎ Ｓ Ｒによる入力ゲート３４の閉鎖、読
出し回路３８の動作禁止などが行なわれる。光学系が動
作してレーザ１２の走査を開始すると、その各水平走査
の始端でクロックＳが発生し、これは同期回路２８でク
ロックＣＬＡと同期化されて第６図に示す如きクロック
５ＩＮＷになる。これをアドレスカウンタ３０が計数す
るが、そのタイミングは図示のようにクロックＣＬＣの
立上りである。アドレスカウンタ３０はリセットされて
いるから計数は０から始め、クロック５ＩＮＷが入力す
る毎に計数値を０．１゜２、・・・・・・とインクリメ
ントして行く。これはＲＡＭ３６のアクセスアドレスＡ
ＤＤとなり、そしてＲＡＭ３６のチップセレクト端子Ｃ
８にはクロ・ツク５ＩＮＷがまたライトイネーブルＭｊ
：ｌ子ＷＥにはクロックＣＬＢが入力するので、これら
が入力した時点でかつＡＤＤで指定されるＲＡＭアドレ
スへ、入力ゲート３４の出力データが書込まれる。
ーオンリセット信号Ｒ３Ｔが発生してアドレスカウンタ
３０のクリヤ、イニシャルリセット回路３２の作動、そ
の出力Ｉ Ｎ Ｓ Ｒによる入力ゲート３４の閉鎖、読
出し回路３８の動作禁止などが行なわれる。光学系が動
作してレーザ１２の走査を開始すると、その各水平走査
の始端でクロックＳが発生し、これは同期回路２８でク
ロックＣＬＡと同期化されて第６図に示す如きクロック
５ＩＮＷになる。これをアドレスカウンタ３０が計数す
るが、そのタイミングは図示のようにクロックＣＬＣの
立上りである。アドレスカウンタ３０はリセットされて
いるから計数は０から始め、クロック５ＩＮＷが入力す
る毎に計数値を０．１゜２、・・・・・・とインクリメ
ントして行く。これはＲＡＭ３６のアクセスアドレスＡ
ＤＤとなり、そしてＲＡＭ３６のチップセレクト端子Ｃ
８にはクロ・ツク５ＩＮＷがまたライトイネーブルＭｊ
：ｌ子ＷＥにはクロックＣＬＢが入力するので、これら
が入力した時点でかつＡＤＤで指定されるＲＡＭアドレ
スへ、入力ゲート３４の出力データが書込まれる。
入力ゲート３４は今は閉じており、従って該ゲートの出
力ばＯである。従ってＲＡＭ３６のアドレス０． ｌ、
２．・・・・・・へは“０”が居込まれていく。
力ばＯである。従ってＲＡＭ３６のアドレス０． ｌ、
２．・・・・・・へは“０”が居込まれていく。
そしてアドレスカウンタ３０の計数値が４０９５になっ
たときＲＡＭ３６の全アドレスに” ｏ ”が書込まれ
（これはＲＡＭ３６のクリヤ処理である）、次のクロッ
ク入力でアドレスカウンタ３０はキャリーオーバーを生
じてＯに戻る。このキャリーオーバーでイニシャルリセ
ット回路３２は出力ＩＮ豆を落としくローレベルからハ
イレベルに変え）、入力ゲート３４が開いて読出し回路
３８がアクティブになる。更にこのキャリーオーバーで
、遅延入力りがアドレスカウンタ３０に取込まれる。
たときＲＡＭ３６の全アドレスに” ｏ ”が書込まれ
（これはＲＡＭ３６のクリヤ処理である）、次のクロッ
ク入力でアドレスカウンタ３０はキャリーオーバーを生
じてＯに戻る。このキャリーオーバーでイニシャルリセ
ット回路３２は出力ＩＮ豆を落としくローレベルからハ
イレベルに変え）、入力ゲート３４が開いて読出し回路
３８がアクティブになる。更にこのキャリーオーバーで
、遅延入力りがアドレスカウンタ３０に取込まれる。
遅延人力りはアドレスカウンタ３０をプリセットするも
ので、ＲＡＭ３６の最終アドレスをＮ１、該遅延人力り
の数値をＮ２とするとき（Ｎ１＋１−Ｎ２）τが所望遅
延時間となるような該数値Ｎ２である。こ＼でτはクロ
ック５ＩＮＷの周期である。遅延人力りをプリセットさ
れるとアドレスカウンタ３０はそれよりインクリメント
し始め、そして今は入力ゲート３４が開いているから、
入力データＤＩＮがＲＡＭ３６のアドレスＮ２から書込
み開始される。こ−ではＤＩＮは単純にオール１である
とする。カウンタ３０は４０９５になるとオーバフロー
し、遅延人力りを取込んでそれより計数開始し、以下こ
れを繰り返す。オーバフローするときイニシャルリセッ
ト回路３２へもキャリーが入力するが、これが有効なの
は１回目のみで、２回目以降は該回路３２は出力ｌＮ５
Ｒを落としたま＼である。こうしてＲＡＭ３６はＮ２〜
４０９５アドレスへ繰り返し入力データＤＩＮを書込ま
れることになる。
ので、ＲＡＭ３６の最終アドレスをＮ１、該遅延人力り
の数値をＮ２とするとき（Ｎ１＋１−Ｎ２）τが所望遅
延時間となるような該数値Ｎ２である。こ＼でτはクロ
ック５ＩＮＷの周期である。遅延人力りをプリセットさ
れるとアドレスカウンタ３０はそれよりインクリメント
し始め、そして今は入力ゲート３４が開いているから、
入力データＤＩＮがＲＡＭ３６のアドレスＮ２から書込
み開始される。こ−ではＤＩＮは単純にオール１である
とする。カウンタ３０は４０９５になるとオーバフロー
し、遅延人力りを取込んでそれより計数開始し、以下こ
れを繰り返す。オーバフローするときイニシャルリセッ
ト回路３２へもキャリーが入力するが、これが有効なの
は１回目のみで、２回目以降は該回路３２は出力ｌＮ５
Ｒを落としたま＼である。こうしてＲＡＭ３６はＮ２〜
４０９５アドレスへ繰り返し入力データＤＩＮを書込ま
れることになる。
アドレスカウンタ３０の最初のキャリーでイニシャルリ
セット回路３２が出力ｌＮ５Ｒを落とすと読出し回路３
８はアクティブになるが、この回路によるＲＡＭ読出し
はクロック５ＩＮＷがローレベルかつクロックＣＬＡが
ローレベルからハイレベルに遷移したとき行なわれるの
で、第６図のタイムチャートから分るようにＲＡＭのア
ドレス（これをＮとする）をクロックＣＬＡのタイミン
グで読出したのち該アドレスＮへクロックＣＬＢのタイ
ミングで書込みがなされ、続くクロックτ［Ｕのタイミ
ングでアドレスが＋１されてＮ＋１となり、そこが先ず
読出され、次いで書込まれ、アドレスがＮ＋２に更新さ
れ・・・・・・以下同様動作が繰り返されることになる
。従って入力ゲート３４が開いて入力データＤＩＮがＲ
ＡＭ３６へ書込み開始されてそれが読出されるのは１周
後、本例ではＮ２〜４０９５のアドレスがアクセスされ
た後である。こうして本回路により出力データＤＯＵＴ
に（４０９６−Ｎ２） τなる遅延が与えられ、遅延人
力りの値Ｎ２で遅延量は任意に変えられる。
セット回路３２が出力ｌＮ５Ｒを落とすと読出し回路３
８はアクティブになるが、この回路によるＲＡＭ読出し
はクロック５ＩＮＷがローレベルかつクロックＣＬＡが
ローレベルからハイレベルに遷移したとき行なわれるの
で、第６図のタイムチャートから分るようにＲＡＭのア
ドレス（これをＮとする）をクロックＣＬＡのタイミン
グで読出したのち該アドレスＮへクロックＣＬＢのタイ
ミングで書込みがなされ、続くクロックτ［Ｕのタイミ
ングでアドレスが＋１されてＮ＋１となり、そこが先ず
読出され、次いで書込まれ、アドレスがＮ＋２に更新さ
れ・・・・・・以下同様動作が繰り返されることになる
。従って入力ゲート３４が開いて入力データＤＩＮがＲ
ＡＭ３６へ書込み開始されてそれが読出されるのは１周
後、本例ではＮ２〜４０９５のアドレスがアクセスされ
た後である。こうして本回路により出力データＤＯＵＴ
に（４０９６−Ｎ２） τなる遅延が与えられ、遅延人
力りの値Ｎ２で遅延量は任意に変えられる。
出力データＤＯＵＴに与える遅延は入力データＤＩＮの
取込み開始時点からであるが、入力ゲート３４が開いて
いる状態で入力データＤＩＮが入力するならその入力時
点からである。遅延時間の調整量は１ビツト又は１クロ
ック周期単位であり、ＲＡＭには６４に、２５６になど
１チツプで大容量のものがあるから、前記ｎをか〜る大
きな値にすることが簡単にできる。
取込み開始時点からであるが、入力ゲート３４が開いて
いる状態で入力データＤＩＮが入力するならその入力時
点からである。遅延時間の調整量は１ビツト又は１クロ
ック周期単位であり、ＲＡＭには６４に、２５６になど
１チツプで大容量のものがあるから、前記ｎをか〜る大
きな値にすることが簡単にできる。
第７図は第３図の遅延回路部の具体例を示す。
第３図と対応する部分には同じ符号を付しである。
アドレスカウンタ３０は４０９５を計数する大容量のも
のであるので、第７図では３１１１ｉ１のＩＣカウンタ
３０ ａ、３０ ｂ、３０ ｃを縦続接続して構成する
。同期回路２８は２個のＤ型フリップフロップ２８ａ、
２８ｂからなる。カウンタ３０のキャリーはナントゲー
トＧ１．Ｇ２を通ってイニシャルリセット回路３２に入
力する。該回路３２はＪ−にフリップフロップ回路であ
る。読出し回路３８はＤ型フリップフロップである。
のであるので、第７図では３１１１ｉ１のＩＣカウンタ
３０ ａ、３０ ｂ、３０ ｃを縦続接続して構成する
。同期回路２８は２個のＤ型フリップフロップ２８ａ、
２８ｂからなる。カウンタ３０のキャリーはナントゲー
トＧ１．Ｇ２を通ってイニシャルリセット回路３２に入
力する。該回路３２はＪ−にフリップフロップ回路であ
る。読出し回路３８はＤ型フリップフロップである。
発明の詳細
な説明したように本発明によれば可変の大遅延時間の構
成簡単な遅延回路を提供することができる。使用ＩＣの
個数を減少することができるので、小型化及びコストダ
ウンを図れる。またｌビット又は１クロック単位で遅延
時間の調整ができ、微細調整が可能である。ＲＡＭを用
いた遅延回路に ゛は第２図に示すように２個のＲＡＭ
１．２を用い、フリップフロップＦＦで切換えて一方が
書込みのとき他方は読出しとし、書込んだのち切換えて
読出すようにしたものがあるが、この方式では同容量の
２個のＲＡＭを必要とする。この点本発明ではＲＡＭ１
個で済み、大きな遅延時間の場合に特に有利である。
成簡単な遅延回路を提供することができる。使用ＩＣの
個数を減少することができるので、小型化及びコストダ
ウンを図れる。またｌビット又は１クロック単位で遅延
時間の調整ができ、微細調整が可能である。ＲＡＭを用
いた遅延回路に ゛は第２図に示すように２個のＲＡＭ
１．２を用い、フリップフロップＦＦで切換えて一方が
書込みのとき他方は読出しとし、書込んだのち切換えて
読出すようにしたものがあるが、この方式では同容量の
２個のＲＡＭを必要とする。この点本発明ではＲＡＭ１
個で済み、大きな遅延時間の場合に特に有利である。
第１図はレーザプリンタの要部説明図、第２図は従来例
の説明図、第３図は本発明の実施例を示ずブロック図、
第４図はそのタイミングクロック発生回路の構成を示す
ブロック図、第５図および第６図は各クロック等の説明
用タイムチャート、第７図は第３図の具体例を示すブロ
ック図である。 図面で３６はＲＡＭ、３０はアドレスカウンタ、２６は
タイミングクロック発生回路、３４．３８は書込み、読
出し回路、５ＩＮＷ、ＣＬＡ〜ＣＬＹはクロック、Ｄは
遅延入力、ＤＩＮは入力データ、ＤＯＵＴは出力データ
である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１図 第２図 第３図 １０ 第４図 第５図 −Ｔミー−４，−→
の説明図、第３図は本発明の実施例を示ずブロック図、
第４図はそのタイミングクロック発生回路の構成を示す
ブロック図、第５図および第６図は各クロック等の説明
用タイムチャート、第７図は第３図の具体例を示すブロ
ック図である。 図面で３６はＲＡＭ、３０はアドレスカウンタ、２６は
タイミングクロック発生回路、３４．３８は書込み、読
出し回路、５ＩＮＷ、ＣＬＡ〜ＣＬＹはクロック、Ｄは
遅延入力、ＤＩＮは入力データ、ＤＯＵＴは出力データ
である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１図 第２図 第３図 １０ 第４図 第５図 −Ｔミー−４，−→
Claims (1)
- 【特許請求の範囲】 ランダムアゲセスメモリと、該メモリの全アドレスを発
生できオーバフローパルスで遅延入力をプリセットされ
るアドレスカウンタと、該メモリに対する書込み、読出
し回路を備え、 クロックに同期して入力データを前記遅延入力で指定さ
れるメモリアドレスから最終アドレスまで逐次書込みか
つそれを繰り返し行ない、そして読出しは該書込みアド
レスでかつ書込みを行なう前に行なって一巡後に入力デ
ータを読出すようにして、メモリの最終アドレスから遅
延入力で指定されたアドレスまでに相当する遅延を出力
データに与えるようにしてなることを特徴とする遅延回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23252983A JPS60124114A (ja) | 1983-12-09 | 1983-12-09 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23252983A JPS60124114A (ja) | 1983-12-09 | 1983-12-09 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60124114A true JPS60124114A (ja) | 1985-07-03 |
Family
ID=16940762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23252983A Pending JPS60124114A (ja) | 1983-12-09 | 1983-12-09 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124114A (ja) |
-
1983
- 1983-12-09 JP JP23252983A patent/JPS60124114A/ja active Pending
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