JPS60121409A - Focus detecting device of camera using selfscanning image sensor - Google Patents
Focus detecting device of camera using selfscanning image sensorInfo
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- JPS60121409A JPS60121409A JP58230372A JP23037283A JPS60121409A JP S60121409 A JPS60121409 A JP S60121409A JP 58230372 A JP58230372 A JP 58230372A JP 23037283 A JP23037283 A JP 23037283A JP S60121409 A JPS60121409 A JP S60121409A
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Abstract
Description
【発明の詳細な説明】
技術分野
この発明は、イメージセン1t−アlノイを偶成する電
荷蓄積部及び蓄積電荷転送用の転送部を有する自己走査
型イメージセンザーを用いたカメラの焦点検出に画に関
する。Detailed Description of the Invention Technical Field The present invention relates to focus detection of a camera using a self-scanning image sensor having a charge storage section forming an image sensor 1t-alnoy and a transfer section for transferring the accumulated charge. Regarding painting.
従来技術
従来上記のJ:うなカメラの焦点検出装置と1ノでは、
電荷蓄積部、転送部が夫々フA1−ダイオード列、CO
Dシフ!〜レジスタから成るCCD丁
(Cha牛ge Couplcd [) evice
)を自己走査型イメージセン→ノー−として用いたもの
が知られでいる。この場合、CCDに積分クリアパルス
と呼ばれる正パルスが入力されると、フォトダイオード
旦
列を構成する各フォトダイオードは一曇略電源電圧レベ
ルまで充電され、次にイの積分クリアパルスが消滅する
ことによって放電(以下、これを負の電荷のNfill
と考えて、電荷蓄積と吐ぶ)を開始Jる。そして、次に
シフトパルスと呼ばれる正パルスがCODに入力される
と、各741〜ダイオードから転送部の対応1イ)セル
に向けて蓄積電荷のvl送が行われ、所定周期でCCl
)に入力されている転送夕日ツクパルスにしたかつ−C
での転送部が受取った蓄積電荷か順次画像信号出力回路
へ転送される。この画像信号用ツノ回路からは順次転送
される蓄積電荷が電圧信号に変換されで出力されるが、
それらをA/D変換した後所定のプログラムにしたがっ
て演専処理することによって、撮影レンズの焦点調節状
態を検出することができる。Prior art In the above J: Una camera focus detection device and No. 1,
The charge storage section and the transfer section are respectively F1-diode array and CO.
D-Sif! ~CCD Couplcd consisting of registers
) is known as a self-scanning image sensor. In this case, when a positive pulse called an integral clear pulse is input to the CCD, each photodiode composing the photodiode array is charged to approximately the power supply voltage level, and then the integral clear pulse A disappears. discharge (hereinafter referred to as Nfill of negative charge)
Thinking of this, charge accumulation and discharge start. Then, when a positive pulse called a shift pulse is input to the COD, the accumulated charge is transferred from each 741 to the diode to the corresponding 1a) cell, and the CCl is transferred at a predetermined period.
) is input into the transfer sunset pulse -C
The accumulated charges received by the transfer section are sequentially transferred to the image signal output circuit. The accumulated charge that is sequentially transferred from this image signal horn circuit is converted into a voltage signal and output,
The focus adjustment state of the photographic lens can be detected by A/D converting them and then performing dedicated processing according to a predetermined program.
ところで、上記のシフトパルスの発生時期は被写体輝度
に応じて変化さけなければならない。刀なわら、これを
一定のタイミングで発生させるようにするど、被写体が
暗い場合電荷蓄81部の各フォ1−ダイオードに十分な
電荷蓄積がなされない反曲、被写体が明るいと各フォト
ダイオードの蓄積電荷が飽和状態となり、いずれにしろ
信頼できる画像信号を1qることかできない。このため
、!l′lII度に応じてシフトパルスの発生時期を変
化させる構成として、モニター用受光手段と、積分クリ
アパルスの発生ににり電源電圧レベルに略等しい初期レ
ベルに出力が回復1ノ、その積分クリアパルスの消滅と
同時にモニター用受光手段の出力に応じた速度で出力を
低下させるように構成されたモニター回路、このモニタ
ー回路の出力が所定レベル低下したことを判定づる7t
1定手段とを設け、シフ1〜パルスはこの’I’11定
手段による判定がなされた時に発生するように構成(る
。どころが、一方でシフトパルスは転送りロックパルス
と無関係に発生させてよいものではない。すなわち、転
送りロックパルスによって電荷転送部から蓄積電荷が画
像信号出力回路に転送されている間にシフE・パルスを
発生させると、新旧の蓄積電荷が電荷転送部において混
合され、画像信号が意味をなさないものになってしまう
。このため従来は、特定の位相の転送りロックパルス(
CODでは2相以上の転送りロックパルスが電荷転送の
ために必要である)の立下りで電荷転送を開始さVるか
ら、その特定の位相の転送りロックパルスが立上ってい
る期間だけシフ1〜パルスの発生を許可する構成を輝度
に応じてシフトパルス発生時期を変化させる上記構成5
−
と共に設けるのが普通であった。1ノかしながら、この
ような従来の場合、上記特定の位相の転送りロックパル
スが立4−っている期間に上記モニター回路出力の所定
1ノベルの低下が判定されるとは限らず、その転送りロ
ックパルスが立下っている期間にその判定がなされると
、次にその転送りロックパルスがX’lトるまでシフ1
−パルスの′jff 4)が近れ、被写体が明るい場合
に(ま、電荷蓄積部の7t hダイオードの蓄積電荷が
シフ1−パルスの発生J、でに飽和してしまう問題があ
った。Incidentally, the timing of generation of the above-mentioned shift pulse must be avoided depending on the brightness of the subject. However, if the subject is dark, each photodiode in the charge storage section 81 will not be able to store enough charge, and if the subject is bright, each photodiode will The accumulated charge becomes saturated, and in any case, only 1q of reliable image signals can be obtained. For this reason,! The structure changes the generation timing of the shift pulse according to the l'l II degree, and includes a monitoring light receiving means, and the output recovers to the initial level approximately equal to the power supply voltage level upon generation of the integral clear pulse. A monitor circuit configured to reduce the output at a speed corresponding to the output of the monitoring light receiving means at the same time as the pulse disappears; 7t for determining that the output of this monitor circuit has decreased to a predetermined level;
1 constant means is provided, and the shift 1 to pulses are configured to be generated when a determination is made by this 'I'11 constant means. However, on the other hand, the shift pulse is generated independently of the transfer lock pulse. In other words, if the shift E pulse is generated while the accumulated charge is being transferred from the charge transfer section to the image signal output circuit by the transfer lock pulse, the old and new accumulated charges will be mixed in the charge transfer section. This causes the image signal to become meaningless.For this reason, in the past, a transfer lock pulse (
In COD, transfer lock pulses of two or more phases are necessary for charge transfer.Since charge transfer starts at the falling edge of V, only the period when the transfer lock pulse of that particular phase is rising. Shift 1 - Shift the configuration that allows generation of pulses Shift the configuration 5 above that changes the timing of pulse generation according to the luminance
- It was common to provide it with. However, in such conventional cases, it is not always determined that the output of the monitor circuit has decreased by a predetermined one level during the period in which the transfer lock pulse of the specific phase is rising. If that judgment is made while the transfer lock pulse is falling, the next time the transfer lock pulse is
When the pulse 'jff 4) approaches and the subject is bright, there is a problem that the accumulated charge of the 7th diode in the charge storage section is already saturated by the time the shift 1 pulse occurs.
1江
この発明は、上述の問題を解決したカメラの焦点検出装
置を提供することを目的としている。An object of the present invention is to provide a focus detection device for a camera that solves the above-mentioned problems.
1
この発明のカメラの焦点検出装置では、モニター回路出
力の所定レベルの低下の判定に応答して、転送りロック
パルス発生手段をリセットするりセットパルスを発生す
るリセットパルス発生手段を6一
設(Jlこのりけツl−パルス発生手段に27F−パル
ス発生手段を接続して、シフ1〜パルスをリセツ1〜パ
ルスに応答者し−(光!1さUる。1. In the camera focus detection device of the present invention, reset pulse generation means is provided (6) for resetting the transfer lock pulse generation means or generating a set pulse in response to a determination that the monitor circuit output has decreased to a predetermined level. Connect the 27F pulse generating means to the Jl pulse generating means and reset the shift 1 pulse to the reset 1 pulse.
宋11町
次にこのti明の一実施例を第1ド1乃至第11図を参
1jlJ L、て説明する。Next, an example of this ti Ming will be explained with reference to Figures 1 to 11 of the Song Dynasty.
まず、この実施例の全体回路を示′1第1図において、
(1)は、後述4るように、例えばCCDのよう(T自
己走査望イメージレンサーと、画餘信号出力回路、輝度
モニター用受光素子、輝度モニター回路、及び基準信号
発生回路とを備えた光電変換ブロック、(10)は転送
りロックパルス発生プ[トソク、(20)は光電変換ブ
ロック(1)からの信号にもとづいて撮影]ノンズの焦
点a節状態判定の基礎となるディジタル信号を形成する
回路ブロック、(30)は回路ブロック(20)からの
ディジタル信号にもどづいて踊影1ノンズの焦点調節状
態を判別する一方、各回路ブロックの制御動作を行うマ
イクロコンビュータである。First, the overall circuit of this embodiment is shown in Figure 1.
(1) As described in 4 below, for example, a CCD (T self-scanning image lens) equipped with a self-scanning image lens, a picture frame signal output circuit, a light receiving element for brightness monitoring, a brightness monitoring circuit, and a reference signal generation circuit. Photoelectric conversion block (10) is a transfer lock pulse generation block [Tosok (20) is photographed based on the signal from photoelectric conversion block (1)] Forms a digital signal that is the basis for determining the state of the focal point a of the nons The circuit block (30) is a microcomputer that determines the focus adjustment state of the first lens based on the digital signal from the circuit block (20) and also controls each circuit block.
又、(40)は光電変換ブロック(1)内の輝度モニタ
ー回路の出力にもとづいて、回路ブロック(20)内の
増幅品の増幅率制御を行う一方、光電変操ブロワ/7(
1)内の自己走査型イメージセン1ナーの電荷蓄積時間
(光電流積分時間)を制紳する輝度判定回路、(△N1
)(八N 2)はオア回路(OR1)と共にゲート手段
を構成するアンド回路、(DF 1)は後述のフリップ
フロップ(FF O) (FF 1)乃至(FF6)を
リセットするりセラ1〜パルスを発生するDフリップ7
Oツブ、(DF2>はイメージはンサー内において電荷
蓄積部に蓄積された電荷を転送部へ転送するシフトパル
スを発生するDフリップ70ツブ、(CI 1)は基準
クロックパルスを発生するクロック回路、(FFO)は
R−Sフリップフロップである。Further, (40) controls the amplification factor of the amplification product in the circuit block (20) based on the output of the brightness monitor circuit in the photoelectric conversion block (1), and controls the amplification factor of the amplification product in the photoelectric conversion block (20).
1) A brightness determination circuit that controls the charge accumulation time (photocurrent integration time) of the self-scanning image sensor 1, (△N1
)(8N2) is an AND circuit that constitutes a gate means together with an OR circuit (OR1), and (DF1) is an AND circuit that resets flip-flops (FFO) (FF1) to (FF6), which will be described later. D flip 7 that generates
O block, (DF2> is a D flip 70 block that generates a shift pulse to transfer the charge accumulated in the charge storage section in the image sensor to the transfer section, (CI1) is a clock circuit that generates a reference clock pulse, (FFO) is an R-S flip-flop.
第2図は上述の光電変換ブロック(1)を示1ノたちの
で、フォトダイオード列(P i> (P 2)(R3
) =−(Pn−2> (I)n−1> (Pn )か
ら成るイメージセンサ−アレイ(PA)、fFi分クリ
アゲート(ICG)、シフ1〜ゲーh(SG)、CCD
シフ1へ1ノジスタ(SR)にJζり1述の自己走査型
イメージセンリーーが構成されている。ここで、転送部
であるCODシフトレジスタ(SR)のセル数は電荷蓄
積部であるイメージセンザーアレイ(PA)のフォトダ
イオード数(画素数)よりも3個多く、セル(R1)
〈R2) (R3)は後述の空送り用であり、イメージ
1?ンサーアレイ(PA)の各フォ1へダイオード([
)1) (P 2>(P 3) −(Pn−2) (P
n−1) (Pn )の蓄積電は荷セル(R4) (R
5) (R6)・・・(Rn −1−1> (Rn +
2) CRn +3)に転送される。各7AI−ダイ
オードは、第3図に示したように、電源(」V)に対し
て積分クリアグー1〜(T c G )に相当1Jるス
ーrツチ(S)を介して互に並列接続された一対のダイ
オード(Dl)(D2)とFET(Q10)から成り、
一方のダイオード(Dl)が光を受けるように設置され
ている。FFT(Q10)はダイオード(Dl)の両端
の電圧を略一定に保ち、ダイオード(Dl)の容9−
量分を無視てぎにうに設LJたちので、そのグー1〜は
接地されている。今、スイッチ(S)が閉じるとダイA
−ド(D2)のアノード、カソード間に電荷が蓄積され
、そのアノード電圧は電源電圧に等しくなる。そして、
次にスイッチ(S)が聞かれると、ダイオード(D2)
はダイオード(Dl)の光電流によってFET(Q10
)を介して成型し、そのアノード電圧は時間の経過と共
に時下する。Figure 2 shows the above-mentioned photoelectric conversion block (1), so the photodiode array (P i > (P 2) (R3
)=-(Pn-2>(I)n-1>(Pn) Image sensor array (PA), fFi clear gate (ICG), Schiff 1 to Geh (SG), CCD
A self-scanning image sensor as described above is constructed in the shift register (SR). Here, the number of cells in the COD shift register (SR), which is the transfer unit, is three more than the number of photodiodes (number of pixels) in the image sensor array (PA), which is the charge storage unit, and the number of cells (R1)
〈R2) (R3) is for the blank feed described later, and is image 1? A diode ([
)1) (P 2>(P 3) -(Pn-2) (P
The accumulated charge of n-1) (Pn) is charged cell (R4) (R
5) (R6)...(Rn -1-1> (Rn +
2) Transferred to CRn +3). As shown in FIG. 3, the 7AI-diodes are connected in parallel to each other via a 1J switch (S) corresponding to an integral clear group 1 to (TcG) with respect to the power supply (V). It consists of a pair of diodes (Dl) (D2) and a FET (Q10),
One diode (Dl) is installed to receive light. The FFT (Q10) keeps the voltage across the diode (Dl) substantially constant, and is set at a constant value ignoring the capacitance of the diode (Dl), so its terminals are grounded. Now, when the switch (S) closes, die A
Charge is accumulated between the anode and cathode of the - node (D2), and the anode voltage becomes equal to the power supply voltage. and,
Next, when the switch (S) is heard, the diode (D2)
is FET (Q10) by photocurrent of diode (Dl).
), and its anode voltage decreases over time.
1なわ15、これはダイΔ−ド(Dl)に入1)Iiる
光の強度に応じた31度でダイオード(D2)のカソー
ドに負の電荷が蓄積されると考えてより、シたがって、
各フォトダイオードは大川光強度に応じた速度で、電荷
の蓄積を行うものとして説明1−る。1 rope 15, this is based on the assumption that a negative charge is accumulated on the cathode of the diode (D2) at 31 degrees, which corresponds to the intensity of the light entering the diode (Dl). ,
The explanation will be given on the assumption that each photodiode accumulates charge at a speed corresponding to the intensity of light.
上記スイッチ(Sl)は実際には積分クリアグーt(I
CG>に入力される積分クリアパルスによって轡通し、
そのパルスが消滅すると不轡通となる#導体アナログス
イッチで構成される。シフトゲート(S G )はフォ
トダイオード(Pl)(P 2> (P 3) −=
(Pn−2> (Pn−1) (Pn )10−
の蓄W4電荷を後述のシフトパルスを受けてCODシフ
1〜レジスク(SR)のセル(R4) (R5)(R6
>−・・ (Rn + 1> (Rn ト 2) (R
n + 3>に並列的に転送する。)711−ダイオー
ド(Pl)(P 2) (t〕3> ・・(Pn−2>
(Pn−1> (Pn )の電荷蓄積lまシフトパル
スのシフトゲ−h(SG)への入力によって終了でる。The above switch (Sl) is actually the integral clearing gate t(I
Pass through by the integral clear pulse input to CG>,
It consists of a # conductor analog switch that becomes inoperable when the pulse disappears. The shift gate (S G ) is a photodiode (Pl) (P 2 > (P 3) −=
The accumulated W4 charge of (Pn-2> (Pn-1) (Pn)10- is received by the shift pulse described later and the cells (R4) (R5) (R6) of COD shift 1 to resist (SR) are
>-... (Rn + 1> (Rn to 2) (R
n + 3> in parallel. )711-Diode (Pl) (P2) (t]3>...(Pn-2>
The charge accumulation l of (Pn-1> (Pn) is completed by inputting a shift pulse to the shift gate h (SG).
又、CCDシフトレジスタ(SR)は後述の転送りロッ
クパルス(φ1)(φ2)が入力される毎に、転送りロ
ックパルス(φ 1)の立下りで1セル分の蓄積電荷を
順次後述の画像信号出力回路へ出力する。なお、イメー
ジセンサ−アレイ(PA)の一端から教えて所定個(1
0個)のフォトダイオード(Pl)(F2)・・・(F
10)はアルミニウム膜で覆われており、後述のように
暗出力補正用として用いられる。第2図の(1−8)
(T 9)は上述のイメージセンサ−1回路(MO)(
R8) (vs)k:電源(+V)を供給するための電
源端子である。Furthermore, each time the transfer lock pulse (φ1) (φ2) (described later) is input, the CCD shift register (SR) sequentially transfers the accumulated charge of one cell at the falling edge of the transfer lock pulse (φ1) as described below. Output to the image signal output circuit. Note that a predetermined number (1
0 photodiodes (Pl) (F2)...(F
10) is covered with an aluminum film and is used for dark output correction as described later. (1-8) in Figure 2
(T9) is the image sensor-1 circuit (MO) described above (
R8) (vs)k: A power supply terminal for supplying power (+V).
どころで、イメージセンサ−アレイ(PA)をカメラに
おいてどのような位置に配置するかは、焦点検出方i℃
にJ、って5′1なる。第4図は、この発明を適用可能
な焦点検出光学系の一例を示しており、(T I−)は
撮影レンズ、(<’、 l−)は]コンデンサーレンズ
(+、、、 IM+−(+−2)は1最彰1ノンズ(T
L、 )のに光軸(fl)に関1ノで対称に配置され
た一対の再結像レンズ、(M)はマスク、(「)はカメ
ラのフィルム面と等111ti ’3 派影レンズ(T
I−) ゛の予定結像面である。この光学系によれば
、撮影レンズ(T L )により了定Ii!l像面(F
)上乃至はその前後に被写体像が結像されると、再結像
レンズ(+−1)(L2)がその被写体像をイメージセ
ンサ−アレイ(PA)上に第1、F21として再形aす
るが、イメージセンサ−アレイ(PA)よでのその第1
、第2像の間隔は緻影レンズ(TL)の焦点調節状態、
すなわちそれによって形成される被写体像の予定結像面
(F)に対するずれ状態によって変化する。したがって
、イメージセンサ−アレイ([)A)の各画素の出力に
もとづいて第1、第2像の間隔を検出すればR影しンズ
(T L )の焦点調節状態を示すデフオーカス量及び
デフォーカス方向を判定できるが、それに必要な出力処
理方法については後述する。なお、第4図において、イ
メージ1′!ン+」−アレイ(PA)は、コンデンサー
レンズ(C1〜)及び一対の再結像レンズ(1,、1)
(+ 2)に閏1ノで予定結像面(F)と共役な位置
乃芋はその近傍に配置される。However, the position of the image sensor array (PA) in the camera depends on the focus detection method.
niJ becomes 5'1. FIG. 4 shows an example of a focus detection optical system to which the present invention can be applied, where (TI-) is a photographing lens, (<', l-) is a condenser lens (+, , IM+-( +-2) is 1 Saisho 1 Nons (T
L, ) is a pair of re-imaging lenses arranged symmetrically with respect to the optical axis (fl), (M) is a mask, and (') is a mirror lens () that is equidistant to the film plane of the camera. T
I-) is the planned imaging plane of ゛. According to this optical system, Ii! l image plane (F
a However, the first one in the image sensor array (PA)
, the interval between the second images depends on the focusing state of the fine lens (TL),
That is, it changes depending on the state of deviation of the subject image formed thereby with respect to the expected imaging plane (F). Therefore, if the interval between the first and second images is detected based on the output of each pixel of the image sensor array ([)A), the amount of defocus and defocus that indicate the focus adjustment state of the R shadow lens (T L ) can be determined. The direction can be determined, and the output processing method necessary for this will be described later. In addition, in Figure 4, image 1'! The array (PA) includes a condenser lens (C1~) and a pair of reimaging lenses (1, 1).
A position that is conjugate to the expected imaging plane (F) at an interleave angle of (+2) is placed in the vicinity thereof.
再び第2図において、(MP)は輝度モニター用の受光
素子である77tトダイオード、(MO)は輝(資)L
ニター回路、(R8)は基準M@発生回路、(VS)は
画像信号出力回路である。輝度モニター回路(MC)は
FET (Q 1) (Q 2)(C3)とコンデンサ
ー(CI)から成る。Again in Figure 2, (MP) is a 77t diode which is a light receiving element for brightness monitoring, and (MO) is a brightness L.
(R8) is a reference M@ generation circuit, and (VS) is an image signal output circuit. The brightness monitor circuit (MC) consists of FETs (Q 1) (Q 2) (C3) and a capacitor (CI).
FET(Ql)はそのゲートが上記イメージセンサ−の
積分クリアゲート(3)に接続されており、その積分ク
リアゲヘト(ICG>を通過した積分クリアパルスによ
って轡通し、これによりフンデンナー(C1)が電源電
圧(+ V )のレベルまで充電される。FET(Ql
)とコンデンサ(C1)の接続点(Jl)はFET(C
12)を介してフォ]・ダイオード(MP)のアノード
に接続される一13一
方、FET1Q2)のゲートに接続されている。The gate of the FET (Ql) is connected to the integral clear gate (3) of the image sensor, and is passed through by the integral clear pulse that passes through the integral clear gate (ICG), which causes the fundener (C1) to change to the power supply voltage. (+V).FET (Ql
) and the capacitor (C1) connection point (Jl) is the FET (C
12) is connected to the anode of the FET1Q2), while the FET1Q2) is connected to the anode of the FET1Q2).
FET(C12)はゲートが接地されており、フォトダ
イオード(MP)の両端の電圧を略一定に保ち、その容
霞分の影響を無視することができるように設けられてい
る。 FET (Q 2) (Q 3>は電源に対して
互に直列接続され、出力インピーダンスが低く、入力イ
ンピーダンスの高いバッファを構成しており、FET(
C3>はソースフォロアーで用いられているため、FE
T (Q 2)(C3)の接続点から引出された出力端
子(下旬からは、接続点(Jl)の電位に対応した電圧
(Vlll)が出力される。ト記積分クリアパルスが消
滅するとFET(01)は不専通となり、コンデンサ(
C1)はフォトダイオード(MP>の光電流によって放
電され、それに応じて端子(T1)の出力電圧が降下す
る。第5図はこの端子(T1)の出力電圧の時間的変化
を示したものであり、(1+) (L!z) (b )
(J4) (1s)は輝度によって電圧降下の速度が
変化することを示している。The gate of the FET (C12) is grounded, and the FET (C12) is provided so that the voltage across the photodiode (MP) can be kept substantially constant and the influence of the haze can be ignored. FETs (Q 2) (Q 3> are connected in series with the power supply, forming a buffer with low output impedance and high input impedance.
C3> is used in the source follower, so FE
The output terminal pulled out from the connection point of T (Q 2) (C3) (from the latter half, a voltage (Vllll) corresponding to the potential of the connection point (Jl) is output. When the integral clear pulse mentioned above disappears, the FET (01) is non-proprietary, and the capacitor (
C1) is discharged by the photocurrent of the photodiode (MP>), and the output voltage of the terminal (T1) drops accordingly. Figure 5 shows the temporal change in the output voltage of this terminal (T1). Yes, (1+) (L!z) (b)
(J4) (1s) shows that the speed of voltage drop changes depending on the brightness.
(RN)で示す立上りは、積分クリアパルスによ14− る誘導ノイズを表わす。The rising edge indicated by (RN) is caused by the integral clear pulse. represents the induced noise.
基準電圧発生回路(R8)は、FFT(C4)(Q 5
) (Q 6)及びコンデンサ(C2)とから成るが、
これらは1述のFET (Q 1) (Q 2)(C3
)及びコンデンサ(C1)と夫々同じ特性を備えており
、その回路接続も輝度モニター回路(MC)におけるF
ET (Q 1) (Q 2) (Q 3)及びコンデ
ンサ(C1)の回路接続と同じである。The reference voltage generation circuit (R8) is an FFT (C4) (Q5
) (Q6) and a capacitor (C2),
These are the FETs (Q 1) (Q 2) (C3
) and capacitor (C1), and their circuit connection is also similar to F in the brightness monitor circuit (MC).
It is the same as the circuit connection of ET (Q 1) (Q 2) (Q 3) and capacitor (C1).
但し、FET(C4)とコンデンサ(C2)の接続点(
J2)にはFET(C5)のゲートが接続されているだ
けであり、したがって、FET(Q 2) (Q 3)
と同様に出力インピーダンスが低く、入力インピーダン
スが高いバッファを構成しているFET (Q 5)
(Q 6)の接続点から引出した出力端子(T2)から
出力される電圧信号は積分クリアパルスの消滅後も第7
図に示したように一定に保たれる。すなわち、fa分ク
リアパルスの消滅直1(To)における接続点(Jl)
(J2)の電位は上述のようにFET(Ql)(Q 2
) (Q 3)及びコンデンサ(C1)とFET (Q
4> (Q 5) (Q 6)及び:1ンデンサ(C
2)の特性が夫々同じであることから互に等しいので、
端子(T2)から出力される電圧信号は端子(T1)か
ら出力される電圧信号の降下蟻をめるための基準電圧(
Vref)として用いることができる。However, the connection point between FET (C4) and capacitor (C2) (
J2) is only connected to the gate of FET (C5), therefore, FET (Q 2) (Q 3)
FET (Q 5) which constitutes a buffer with low output impedance and high input impedance similarly to
Even after the integral clear pulse disappears, the voltage signal output from the output terminal (T2) drawn from the connection point of (Q6)
It is kept constant as shown in the figure. In other words, the connection point (Jl) at the extinction point 1 (To) of the fa clear pulse
(J2) potential is FET (Ql) (Q2
) (Q 3) and capacitor (C1) and FET (Q
4> (Q 5) (Q 6) and :1 ndensa (C
Since the characteristics of 2) are the same, they are equal to each other, so
The voltage signal output from the terminal (T2) is a reference voltage (
Vref).
画像信号出力回路(VS)G;It、FET(C7)(
Q 8) (Q 9)及びコンデンサ(C3)から成り
、好ましくは、これらにもFET(Q 1)(Q 2)
(Q 3)及びコンデンサ(C1)と夫々同じ特性の
ものを用いる。但し、回路接続においては、I=ET(
C7)のグーj〜には転送りロックパルス(φ 1)が
印加されるようになっており、又、FET(C7)とコ
ンデンサ(C3)の接続点(J3)はFET(QB>の
ゲート及びイメージセンサ−のCODシフ]・レジスタ
(5)の転送端子に接続されている。このため、1個の
転送パルス(φ 1)が入力される毎にFET(C7)
が導通してコンデンサ(C3)は電源電圧(→−V)の
レベルまで充電され、画像信号出力回路(VS)がリセ
ットされるが、その各転送パルス(φ 1)により転送
されるCODシフトレジスタ(5)の蓄積電荷に応じて
繰返して放電し、結局、低出力インピーダンス高入力イ
ンピーダンスのバッフ?を構成しているFET(C8)
と(Q9)の接続点から引出された出力端子〈T3)か
らは、イメージセンサーの画素である各フォトダイオー
ドの蓄積電荷に対応した出力が順次電圧信号(MO9)
として出力され、それらが全体で画像信号を形成する。Image signal output circuit (VS) G; It, FET (C7) (
Q8) (Q9) and a capacitor (C3), preferably also FETs (Q1) (Q2)
(Q3) and capacitor (C1) with the same characteristics. However, in circuit connection, I=ET(
A transfer lock pulse (φ 1) is applied to the goo j~ of C7), and the connection point (J3) between the FET (C7) and the capacitor (C3) is connected to the gate of the FET (QB>). and the image sensor's COD shift register (5).Therefore, each time one transfer pulse (φ1) is input, the FET (C7)
conducts, the capacitor (C3) is charged to the level of the power supply voltage (→-V), and the image signal output circuit (VS) is reset, but the COD shift register transferred by each transfer pulse (φ 1) It is repeatedly discharged according to the accumulated charge in (5), and eventually becomes a buffer with low output impedance and high input impedance? FET (C8) that makes up
From the output terminal (T3) pulled out from the connection point between and (Q9), the output corresponding to the accumulated charge of each photodiode, which is a pixel of the image sensor, is sequentially output as a voltage signal (MO9).
are output, and together they form an image signal.
なお、上述の回路(MO)(R8) (Vs)における
(CI> (C2) (C3)は説明の便宜上コンデン
サであるどして説明したが、ダイオードのPN接合に置
換えることができ、これらの回路を東積化J8場合には
、夫々ダイオードとして製作する。又、モニター用受光
素子であるフォトダイオード(MP)はイメージレンサ
ーアレイ(PA)の近傍に撮影レンズを通過した光の一
部を受光するJ:うに配置される。Note that (CI> (C2) (C3) in the above circuit (MO) (R8) (Vs) was explained as a capacitor for convenience of explanation, but it can be replaced with a PN junction of a diode, and these In the case of Tohoseki J8, each circuit is manufactured as a diode.In addition, a photodiode (MP), which is a light-receiving element for the monitor, is placed near the image lens array (PA) to absorb a portion of the light that has passed through the photographic lens. It is placed at J: which receives the light.
次に第1図を再び参照して、転送りロックパル17−
ス(φ 1)(φ2)を発生する転送りロックパルス発
生ブロック(10)の回路構成の例を説明する。Next, referring again to FIG. 1, an example of the circuit configuration of the transfer lock pulse generation block (10) that generates the transfer lock pulses 17- (φ1) (φ2) will be described.
(FF 1) (FF 2)・・・(FF6)は分周回
路を形成するフリップフロップ回路であり、初段のフリ
ップフロップ(FF1)のT入力にはクロック回路(C
L 1)からのクロックパルス(周期271秒)が入力
される。フリップ70ツブ(FF3)(FF 4) (
FF 5) (FF 6)のQ出力はオア回路(OR2
)にて夫々入力されており、その17回路(OR2)の
出力はアンド回路(AN 4)の一方の入力に入力され
る。アンド回路(AN 4)のもう一方の入力はインバ
ータ(INl)を介してマイクロコンピュータ(30)
の端子(T22)に接続されていて、端子(T22)が
°0″の信号を出力するとき、このアンド回路(AN
4)からはオア回路(OR2)の°1′′の信号がは1
力される。(FF1) (FF2)...(FF6) are flip-flop circuits forming a frequency dividing circuit, and the T input of the first stage flip-flop (FF1) is connected to a clock circuit (C
A clock pulse (period: 271 seconds) from L1) is input. Flip 70 Tsubu (FF3) (FF4) (
The Q output of FF 5) (FF 6) is an OR circuit (OR2
), and the output of the 17 circuits (OR2) is input to one input of the AND circuit (AN4). The other input of the AND circuit (AN 4) is connected to the microcomputer (30) via the inverter (INl).
When the terminal (T22) outputs a signal of °0'', this AND circuit (AN
From 4), the signal of °1'' of the OR circuit (OR2) is 1.
Powered.
−万、アンド回路(AN S>は一方の入力がクロック
回路(CL2)に接続され、他方の入力が上述の端子(
T22)に接続されており、したがって上述の端子<T
22)が°゛1″の13号を出力すると18−
き、り[1ツク回路(CI 2)からのイア0ツクパル
スを出力する。ここで、クロック回路(C10)から出
力されるクロックパルスの周期はクロック回路(C11
)h冒う出力されるクロックパルスを分周したフリップ
フロップFF6の出力(C6〉の周期よりも数十+8知
く設定されている。オア回路<OR3>は、アンド回路
(AN 4) (AN !i)のいずれかの出力信号が
1″のとぎ°″1″の信号を転送りロックパルス(φ
2)として光電変換ブロック(1)内のCODシフト1
ノジスタ(SR)へ出力覆る。又、オア回路(OR3>
にはインバータ(IN2)が接続されていて、このイン
バータ(IN2)は(φ2)どは逆位相の信号を転送り
ロックパルス(ψ 1)どして光電変換ブロック(1)
内のCODシフ]〜レジスタ(SR)及び画像信号出力
回路(” V 3 )へ出力する(第2図参照)なお、
マイク[1]ンビコータ(30)の端子(T22)から
の1″の信号はイニシ1/ライズ作動をイメージ1?ン
リーーに行わせるための信号である。- One input of the AND circuit (ANS) is connected to the clock circuit (CL2), and the other input is connected to the above terminal (
T22) and therefore the terminal <T
When 22) outputs No. 13 of °1'', 18- goes up and outputs an ear 0 clock pulse from the 1 clock circuit (CI 2).Here, the clock pulse output from the clock circuit (C10) The period is determined by the clock circuit (C11
) The output of the flip-flop FF6, which divides the output clock pulse (C6), is set to several tens + 8 times wider than the period of the clock pulse outputted from the OR circuit (OR3). When either output signal of !i) is 1", the signal of "1" is transferred and the lock pulse (φ
2) COD shift 1 in photoelectric conversion block (1)
Outputs to Nojista (SR). Also, OR circuit (OR3>
An inverter (IN2) is connected to the inverter (IN2), and this inverter (IN2) transfers a signal with the opposite phase to (φ2) and a lock pulse (ψ1) to the photoelectric conversion block (1).
COD shift] to output to register (SR) and image signal output circuit ("V3) (see Figure 2).
The 1'' signal from the terminal (T22) of the microphone [1] microcoater (30) is a signal for performing the initial 1/rise operation on the image 1-line.
第6図はI11度判定回路(、’10)及び回路ブロッ
ク(20)の−例を示している。この図で(T 10)
<T11> (T12)は夫々第2図の端子(T1)(
T 2) (T 3)に接続される端子であり、端子(
TI3> (T15) (T16)には後述のように夫
々マイクロコンビコータ(30)からデータバス(DB
1>を介してラッチパルス、サンプル指定パルス、サ
ンプル指定リセットパルスが入力される。ヌ、端子(T
14)は第1図のアンド回路(AN2)の1つの入力に
接続されている。まず、輝度判定回路(40)から説明
すると、この回路は上述のY@度モニター回路(MC)
の出力電圧(Vm)の積分クリアバルスン肖滅後の時下
の程度を段階的に判別するための比較器(AC1>(A
C2) (AC3) (AC4)を備え−Cいる。FIG. 6 shows an example of the I11 degree determination circuit (, '10) and the circuit block (20). In this diagram (T 10)
<T11> (T12) are the terminals (T1) (
T2) (T3) is the terminal connected to the terminal (
TI3> (T15) (T16) are connected to the data bus (DB) from the micro combi coater (30) as described later.
1>, a latch pulse, sample designation pulse, and sample designation reset pulse are input. , terminal (T
14) is connected to one input of the AND circuit (AN2) in FIG. First, to explain the brightness determination circuit (40), this circuit is the above-mentioned Y@degree monitor circuit (MC).
A comparator (AC1>(A
C2) (AC3) (AC4) -C.
これらの比較器の反転入力はバッファ(B1)を介して
6g了(T 10)に大々接続されている。一方、これ
らの比較器(八CI) (AC2) (AC3)(AC
4)の非反転入力は、抵抗(R1)と定電流源(11)
の接続点(+4>、抵抗(R2)と定電流源(T2)の
接続点(+5)、抵抗(R3)と定電流源(13)の接
続点(+6)、抵抗(R4)と定電流It!(14)の
接続点(J 7ンに人々接続され−Cおり、抵抗(R1
) (R2)(R3) (R4)はバッファ(B2)を
fr シT 端子(T11>に接続されている。このよ
うな回路接続であれば、接続点(J 4) (J !i
) (J 6)(、+7)には端子(T’11)に印加
される上述の基準電圧発生回路(RS )の電圧(■r
ef)から夫々抵抗(R1) (R2) (R3) (
R4)での電圧降下を差引いた電圧が発生しており、対
抗(R1) (R2) (R3) (R4)の抵抗値及
び定電流源(r 1) (12) <1 3> (14
)471m値を選ぶことによつで、端子(王10)に入
力される−[述の輝度モニター回v@(MO)の出力電
圧(Vm )の電圧降下の程度に応じて、比較器(AC
1)(AC2)(AC3) (AC4)の出力が順次“
O″から°゛1″に反転する。(DF3>(DF 4)
(DF 5)は夫々D入力が比較器(AC1) (A
C2) (AC3)の出力に接続されたDフリップ70
ツブであり、これらのCP人=21−
力には第1図のマイクロコンピュータ(30)からのラ
ッチパルスが端子(T 13)を介して積分クリアパル
スの立下りから所定時間(100111秒)後に入力さ
れる。そlノで、そのラッチパルスが入力されると、D
フリップ70ツブ(DF 3> (DF 4>(DF5
)は、直前の比較器(AC1) (AC2)(AC3)
の出力を夫々Q出力に出力し、Q出力からは反転出力を
出力する。(AN6)は一方の入力がDフリップ70ツ
ブ<DF3)のQ出力に、もう一方の入力がDフリップ
フロップ(DF4)のQ出力に接続されたアンド回路、
(AN 7)は一方の入力がDフリップフロップ<DF
4)のQ出力に、もう一方の入力がDフリップフロップ
(DF5)のQ出力に接続されたアンド回路であ(a)
、(DF5)のQ出力(d)、さらに比較器(AC4)
の出力(fl >が輝度判定回路(40)の出力どなる
。すなわち、それらの出力がモニター用受光素子(PM
)で検出した輝度レベルを示22−
′TI信号どなる。The inverting inputs of these comparators are connected to 6G (T10) via a buffer (B1). On the other hand, these comparators (8 CI) (AC2) (AC3) (AC
The non-inverting input of 4) is a resistor (R1) and a constant current source (11).
connection point (+4>), connection point (+5) between resistor (R2) and constant current source (T2), connection point (+6) between resistor (R3) and constant current source (13), resistor (R4) and constant current It!(14) is connected to the connection point (J7) and the resistor (R1
) (R2) (R3) (R4) connects the buffer (B2) to the fr T terminal (T11>. With this kind of circuit connection, the connection point (J 4) (J !i
) (J 6) (, +7) is the voltage (■ r
ef) to resistances (R1) (R2) (R3) (
A voltage is generated by subtracting the voltage drop at R4), and the resistance value of the counter (R1) (R2) (R3) (R4) and constant current source (r 1) (12) <1 3> (14
) 471m value, the comparator ( A.C.
1) The outputs of (AC2) (AC3) (AC4) are sequentially “
Reversed from O'' to °゛1''. (DF3>(DF4)
(DF 5) each has a D input as a comparator (AC1) (A
C2) D flip 70 connected to the output of (AC3)
The latch pulse from the microcomputer (30) in Figure 1 is transmitted through the terminal (T13) a predetermined time (100111 seconds) after the fall of the integral clear pulse. is input. Then, when that latch pulse is input, D
Flip 70 Tsubu (DF 3> (DF 4>(DF5
) is the previous comparator (AC1) (AC2) (AC3)
The outputs of the Q outputs are respectively outputted to the Q outputs, and the inverted outputs are outputted from the Q outputs. (AN6) is an AND circuit in which one input is connected to the Q output of the D flip-flop (70 < DF3), and the other input is connected to the Q output of the D flip-flop (DF4).
(AN 7) has one input as D flip-flop < DF
(a) is an AND circuit in which the Q output of 4) is connected to the Q output of the D flip-flop (DF5).
, (DF5) Q output (d), and comparator (AC4)
The output (fl > is the output of the brightness determination circuit (40). In other words, those outputs are the outputs of the monitor light receiving element (PM
) indicates the brightness level detected by the 22-'TI signal.
これを第5図を参照()でさらに詳しく説明すると、第
5図で(J!l) ()2) (、R3) (fl14
) Gま積分クリアパルスll’4 iIj!117点
(lO)から−上述の所定の時間(100m秒)経過時
点(13)までに生じる電圧降下が夫々0.35 V未
満の場合、0.35 Vから0.7V未満の場合、0.
7vから 1.4V未満の場合、1.4vから2.8V
未満の場合の輝度モニター回路(MO)の出力電圧変化
を示しており、又、<h>は積分クリアパルス消滅時点
(1,01から上述の所定時間(100m秒)経過前の
時点(T2)で2.8vの電圧降下が生じる場合の同モ
ニター回路(MO>の出力電圧変化を示している。<i
t> (Jz) (13)(1’+) (15)のいず
れの電圧降下どなるかは上述のようにモニター用受光素
子(DM)の光電流の大きさに依存しており、輝度モニ
ター回路(MC)の出力電圧変化が()1)()2)(
)3)()4)のようになる場合L11低輝度の場合、
()5)のようになる場合は高輝度の場合である。今、
端子(T4)(J 5) (J 6> (T7>の電圧
が夫々端子(T11)に入力される基準電圧発生回路(
R8)の出力電圧(Vref)よりも、夫々0.35V
。To explain this in more detail with reference to Fig. 5 (), in Fig. 5 (J!l) ()2) (, R3) (fl14
) Gma integral clear pulse ll'4 iIj! If the voltage drop that occurs from point 117 (lO) to time point (13) after the above-described predetermined time (100 msec) is less than 0.35 V, if from 0.35 V to less than 0.7 V, 0.
7v to less than 1.4V, 1.4v to 2.8V
It shows the change in the output voltage of the brightness monitor circuit (MO) when less than It shows the output voltage change of the same monitor circuit (MO>) when a voltage drop of 2.8V occurs at <i
t> (Jz) (13) (1'+) (15) Which voltage drop will occur depends on the magnitude of the photocurrent of the monitor light receiving element (DM) as described above, and the brightness monitor circuit (MC) output voltage change is ()1)()2)(
)3) ()4) In the case of L11 low brightness,
A case like ()5) is a case of high brightness. now,
A reference voltage generation circuit in which the voltages of terminals (T4) (J5) (J6>(T7>) are input to the terminals (T11), respectively (
R8) output voltage (Vref), respectively 0.35V
.
0.7V、1,4V、2,8V低くなるように、上述の
抵抗(R1) (R2) (R3) (R4)の抵抗値
及び定電流源(11) (I 2) (13> (14
>の電流値を設定すると、ラッチパルス発生後における
(]T1()2)()3)()4)()5)に対応した
Dフリップフロップ(DF 3) <DF 4)(DF
5)のQ出力、蔦出力、及び輝度モニター回路(MC)
の出力(a>(b)(c)(d)(e )は次の第1表
に示す通りとなる。The resistance values of the above-mentioned resistors (R1) (R2) (R3) (R4) and constant current source (11) (I 2) (13> (14)
> When the current value is set, the D flip-flop (DF 3) < DF 4) (DF
5) Q output, Tsuta output, and brightness monitor circuit (MC)
The output (a>(b)(c)(d)(e) is as shown in Table 1 below.
第1表
なお、(Jダ)の場合、比較器(AC4)の出力(d
)は積分クリアパルス消滅時点([O)から所定時間(
100m秒)が経過する前の時点(T2)で” o ”
から“1″になる。Table 1 Note that in the case of (J da), the output (d
) is the predetermined time (
"o" at the time (T2) before 100 msec) has elapsed.
becomes “1”.
第6図の残りの回路は第1図の回路ブロック(20)を
構成づ゛る5(22)はバッファ(B3)を介して端子
(T12)から入力される画像信号出力回路(VS )
の81力電IEfE(Vos)、!:、バッファ(B2
)を介して端子(Tll)から入力される基準信号発生
回路(R8)の出力電圧(Vret’)との差に対応す
る出力(vl)を発生する減算回路である。(24)は
イメージセンザーアレイ(PA)にお(プるアルミニウ
ム膜で覆われ所定個(10個)分のフA[・ダイオード
(R2)から(PO)のうち両端のダイオ−1’ (P
2) (Q 9)を除いたものの蓄積電荷に対応する
画像信号のピーク値(V 2) (II低レベルの画素
信号)を検知し、それをラッチミノで出力するピーク値
検出回路であり、これにより、アルミニウム被膜で覆わ
れていない、上述の第1第2像を受けているイメージセ
ンサ−アレイ(PA)におけるフォトダイオードの蓄積
25−
電荷に対応づる画素信号に対lノ、いわゆる暗出力補正
用の信号\/2が形成される。、リーな1つち、マイク
ロ]ンピコータ(30)は、転送り[1ツクパルス(φ
1)(ψ 2)にJ:すCCDシフトレジスタ(SR
>から順次蓄積電荷が画像信号出力回路(vg>に転送
される場合、セル(R5)の蓄積電荷の転送開始と同時
に→J−ンプル指定パルスをデータバス(DB 1)を
介して端子(T15)に出力し、次いでセル(R12)
の蓄積電荷の転送終了と同時にザンプル指定すセッhパ
ルスをデータバス(DB 1)を介して端子(T16)
に出力する。したがって、ピーク値検出回路(24〉は
セル(R5〉から(R12)の蓄積電荷、換金ずればフ
ォトダイオード(R2)から(R9)の蓄積電荷の対応
する画像信号を取込み、それらのうちのピーク値を検出
・することになる。The remaining circuits in FIG. 6 constitute the circuit block (20) in FIG. 1. 5 (22) is an image signal output circuit (VS) which is input from the terminal (T12) via the buffer (B3).
81 Electric Power IEfE (Vos),! :, buffer (B2
) is a subtraction circuit that generates an output (vl) corresponding to the difference from the output voltage (Vret') of the reference signal generating circuit (R8) inputted from the terminal (Tll) via the terminal (Tll). (24) is a predetermined number (10) of diodes (R2) to (PO) covered with an aluminum film that is applied to the image sensor array (PA). P
2) This is a peak value detection circuit that detects the peak value (V2) (II low level pixel signal) of the image signal corresponding to the accumulated charge excluding (Q9) and outputs it with a latch signal. Therefore, the accumulation of photodiodes in the image sensor array (PA) receiving the above-mentioned first and second images, which are not covered with an aluminum coating, is applied to the pixel signals corresponding to the charges, so-called dark output correction. A signal \/2 is generated. , a single micro-amp coater (30) transfers one pulse (φ
1) (ψ 2) J: CCD shift register (SR
When accumulated charges are sequentially transferred to the image signal output circuit (vg> from ), then cell (R12)
At the same time as the transfer of the accumulated charge is completed, a sample designating pulse is sent to the terminal (T16) via the data bus (DB1).
Output to. Therefore, the peak value detection circuit (24) takes in image signals corresponding to the accumulated charges of the cells (R5> to (R12), or in other words, the accumulated charges of the photodiodes (R2) to (R9)), and detects the peak value among them. The value will be detected/examined.
(26)は回路(22)及び(24)の出力信号(V
1) (V 2)を差動増幅する増幅器であり、その増
幅率が上述の輝度判定回路(40)の出力(a)(b)
<C,>(d)によって制御されるよ26−
うに構成された増幅器である。この増幅器において、(
OP)lま演算増幅器であり、その入力端子(f )
((1)は入力抵抗(R5) (R6)を介して回路(
22)及び(24)に夫々接続されている。(26) is the output signal (V
1) An amplifier that differentially amplifies (V2), the amplification factor of which is the output (a) and (b) of the brightness determination circuit (40) described above.
<C,>(d) is an amplifier configured to be controlled by 26-. In this amplifier, (
OP) l is an operational amplifier whose input terminal (f)
((1) is a circuit (
22) and (24), respectively.
(1で 7)乃至(R14)は演算増幅器(OP)の増
幅率設定のために設けられた抵抗であり、(R5)<r
< O) (R7) (R8) (R11) (R12
)の抵抗値をrとするとき、(R9) (R13)は2
rの抵抗値、(R10) (R14)は4「の抵抗値を
もっている。(△S 1)乃至(As 8)はアナログ
スイッチであり、このうち(As 1)乃至(As4)
は出力(a ) (b ) (c ) (d )に応じ
て抵抗(R7)乃至(R10)を選択的に有効化して演
算幅器(OP)の帰還抵抗値を設定するのに対し、(A
s5)乃至(As8)は出力(a ) (b>(G )
(d )に応じて抵抗(R11)乃至(R14)を選
択的に有効化して同増幅器(OP)のバイアス抵抗値を
設定する。すなわち、上述<h> <Iz><Iy)
(J4) <J5>の各電圧降下が生じる場合のそれら
のアナログスイッチの状態及び有効化される抵抗は次の
第2表の通りどなる。(7) to (R14) are resistors provided for setting the amplification factor of the operational amplifier (OP), and (R5)<r
< O) (R7) (R8) (R11) (R12
), then (R9) (R13) is 2
The resistance value of r, (R10) (R14) has a resistance value of 4. (ΔS 1) to (As 8) are analog switches, among which (As 1) to (As 4)
(a) (b) (c) (d) selectively enables the resistors (R7) to (R10) according to the outputs (a) (b) (c) (d) to set the feedback resistance value of the operational amplifier (OP). A
s5) to (As8) are outputs (a) (b>(G)
The bias resistance value of the amplifier (OP) is set by selectively enabling the resistors (R11) to (R14) according to (d). That is, the above <h><Iz><Iy)
(J4) When each voltage drop of <J5> occurs, the states of those analog switches and the enabled resistances are as shown in Table 2 below.
第2表
上表においてAは演算増幅器(OP)の増幅率で、この
増幅器(OP)の出力電圧は、Vout =E+ (V
2−V 1) XAで表わされ、これがA/D変換器
<ADC>に入力される。但し、Eは定電圧源(E)の
電圧であり、A/D変換器(ADC>の入力レベル範囲
に合わせて適当に設定される。そして、各画素信号に対
応したA/D変換器(ADC)の各出力は第1図のマイ
クロコンビコータの端子(T22)にデータバス(DB
1)を介1ノで取込まれ、所定のプログラムにもとづ
くディジタル演算によって、踊影レンズの焦点調節状態
が検出される。このように、第1図の増幅器(26)は
輝度判定回路(50)の出力に応じて増幅率を変化させ
、A/D変換器(ADC>での信号処理に適した信号を
出力するから、広範な輝度域で撮影レンズの焦点状態の
調節が可能である。In the upper table of Table 2, A is the amplification factor of the operational amplifier (OP), and the output voltage of this amplifier (OP) is Vout = E+ (V
2-V 1) is represented by XA, which is input to the A/D converter <ADC>. However, E is the voltage of the constant voltage source (E), which is appropriately set according to the input level range of the A/D converter (ADC). Each output of the ADC is connected to the data bus (DB
1) is taken in via 1, and the focus adjustment state of the imaging lens is detected by digital calculation based on a predetermined program. In this way, the amplifier (26) in FIG. 1 changes the amplification factor according to the output of the brightness determination circuit (50) and outputs a signal suitable for signal processing in the A/D converter (ADC). It is possible to adjust the focus state of the photographic lens over a wide range of brightness.
再度第1図について説明すゝると、マイクロコンピュー
タ(30)の端子(T 17)は積分クリアパリスの出
力端子である。又、マイクロコンピュータ(30)の端
子(THI)からは、シフトパルスの発生を許可する場
合” 1 ”の信号が出力され、後述のようにイメージ
センザーアレイ(PA)からCCDシフトレジスタ(S
R)への蓄積電荷の転送中はシフトパルスの発生を禁止
する信号“0″が出力される。さらにマイクロコンピュ
ータ(30)の端子(T 18)からは、積分クリアパ
ルスの消滅時点(10)から上述の所定時間が経過する
と1″=29−
の信号が出力される。この信号は輝度判定回路(40)
に対するラッチパルスとなる。端子(T 17)から出
力される積分クリアパルスは端子(T6)を介して光電
変換ブロック(1)におけるイメージセンサ−の積分ク
リアゲート(I CG )に入力される一方、フリップ
フロップ(FFO)をセットし、そのQ出力を°゛1″
にして、アンド回路(AN 1)を開かせる。又、フリ
ップ70ツブ(FFO)がセラ1−された状態で端子(
T 18)からシフトパルスの発生を許可する°゛1″
の信号が出力されると、アンド回路(AN 2)も開か
れる。Referring to FIG. 1 again, the terminal (T17) of the microcomputer (30) is the output terminal of the integral clear Paris. In addition, a signal of "1" is output from the terminal (THI) of the microcomputer (30) when generation of a shift pulse is permitted, and as described later, a signal of "1" is output from the image sensor array (PA) to the CCD shift register (S).
During the transfer of the accumulated charge to R), a signal "0" is output that inhibits the generation of shift pulses. Furthermore, the terminal (T18) of the microcomputer (30) outputs a signal of 1''=29- when the above-mentioned predetermined time has elapsed from the time point (10) of extinction of the integral clear pulse. (40)
It becomes a latch pulse for. The integral clear pulse output from the terminal (T17) is input to the integral clear gate (ICG) of the image sensor in the photoelectric conversion block (1) via the terminal (T6), while the integral clear pulse is input to the integral clear gate (ICG) of the image sensor in the photoelectric conversion block (1). Set the Q output to °゛1''
to open the AND circuit (AN 1). Also, when the flip 70 knob (FFO) is connected to the terminal (
Allow shift pulse generation from T18) °゛1''
When this signal is output, the AND circuit (AN 2) is also opened.
輝度判定回路(40)の出力端子(T 14)からは、
第5図の()S)で示される場合のように被写体輝度が
高い場合のみ、積分クリアパルスの消滅時点(10)か
ら所定時間(1001R秒)経過する前の時点(t2)
で°°1″の信号(0)が出力される。これに対し、第
5図の(1’+) (1’2) (JJ) (14)で
示される場合のように、被写体輝度が低い場合は、マイ
ク・ロコンピュータ(30)の端子(718)の出力が
(t3)の時点で°“1″となり、輝度判定回路30−
(40)の出力端子(Tl!1)の出力(e )は”
o ”に保たれる。したがって、被写体輝度が高い場合
はアンド回路(AN 2)の出力が(12)の時点で”
1 ”になり、被写体輝度が低い場合は(t3)の時
点でアンド回路(AN 1)の出力が°1”になり、い
ずれか一方の1″の出力がオア回路(OR1)を介して
Dフリップフロップ(DFl)のD入力に入力される。From the output terminal (T14) of the brightness determination circuit (40),
Only when the subject brightness is high as shown in ()S) in Figure 5, the time (t2) before a predetermined time (1001R seconds) has elapsed from the time when the integral clear pulse disappears (10)
A signal (0) of °°1" is output. On the other hand, as shown in (1'+) (1'2) (JJ) (14) in Fig. If it is low, the output of the terminal (718) of the microcomputer (30) becomes ``1'' at time (t3), and the output of the output terminal (Tl!1) of the brightness determination circuit 30-(40) ( e) is”
Therefore, when the subject brightness is high, the output of the AND circuit (AN 2) is kept at (12).
1" and the subject brightness is low, the output of the AND circuit (AN 1) becomes °1" at the time (t3), and either one of the 1" outputs goes to D via the OR circuit (OR1). It is input to the D input of the flip-flop (DFl).
このDフリップフロップのCK(クロック)入力にはり
[1ツク回路(CLl)からの基準クロックパルス(周
期2μ秒)が入力されているため、第6図に示すように
、D入力に°1″の信号が入力された直後のその基準ク
ロックパルスの立下りでDフリップ70ツブ(DFl)
のQ出力は1″となり、フリップフロップ(FFO)が
リヒットされ、開かれていたアンド回路(八N 1)又
は(AN 2>が閉じると共に、転送り[1ツクパルス
発生ブロック(10)内のフリップ70ツブ(FF1)
乃至(FF6)がリレン1〜され、それらのQ出力(Q
l)乃至(C6)がすべて°“0″になる。そして、ア
ンド回路(AN 1)又は(AN 2)がそのように1
ノで閉じると、次の基準クロックパルスの立下りでDフ
リップ70ツブ(DF 1)のQ出力はO″′に戻り、
結局そのQ出力からは2μ秒の時間幅の正パルスが出力
されたことになる。この正パルスがリセットパルスであ
る。一方、Dフリップフロップ(DF2)はDフリツプ
フ(]ツブ(DF 1>のQ出力が1″になった直後の
クロック回路(C11)からのt!準クロックパルスの
立下りでQ出力が1″になり、Dフリップ70ツブ(D
[1)のQ出力が°゛0″に戻った直後の同クロック回
路の!^i%パルスの1“2下りでQ出力が°°O″′
に戻る。しI、二がってDフリップフ[1ツブ(DF2
)のQ出力には、リセットパルスの立下りと同期して立
上る2μ秒の時間幅の正パルスが生じるが、これがシフ
1へパルスである。このシフ]・パルスはマイクロコン
ビコータ(30)の端子(T21)に入力されると共に
、端子(TI)を介1ノて光電疫換ブロック(1)にお
IJるイメージセンサ−のシフトゲート(SG)に入力
される。Since the CK (clock) input of this D flip-flop is input with a reference clock pulse (period: 2 μs) from the 1-channel circuit (CLl), as shown in FIG. At the falling edge of the reference clock pulse immediately after the signal is input, a D flip (DFl) occurs.
The Q output becomes 1'', the flip-flop (FFO) is re-hit, the open AND circuit (8N1) or (AN2> is closed, and the flip-flop in the 1-pulse generation block (10) is 70 Tsubu (FF1)
to (FF6) are rerenated to 1 to 1, and their Q outputs (Q
l) to (C6) all become "0". And the AND circuit (AN 1) or (AN 2) becomes 1 like that
When closed at , the Q output of the D flip 70 tube (DF 1) returns to O''' at the next falling edge of the reference clock pulse.
In the end, a positive pulse with a time width of 2 μsec was output from the Q output. This positive pulse is the reset pulse. On the other hand, the D flip-flop (DF2) changes its Q output to 1'' at the fall of the t! quasi-clock pulse from the clock circuit (C11) immediately after the Q output of the D flip-flop (DF1> becomes 1''). , D flip 70 knob (D
Immediately after the Q output of [1) returns to °゛0'', the Q output changes to °°O''' at the 1"2 fall of the !^i% pulse of the same clock circuit.
Return to Do I, then D flip [1 knob (DF2
) produces a positive pulse with a time width of 2 μs that rises in synchronization with the fall of the reset pulse, and this is the pulse to shift 1. This shift] pulse is input to the terminal (T21) of the micro combi coater (30), and is also input to the shift gate (1) of the image sensor via the terminal (TI) to the photoelectric conversion block (1). SG).
以上は第1図の全体の回路構成どそれを構成づる回路ブ
ロックについての説明であるが、次に全体の作動を説明
覆るに先立ち、第7図、第8図を参照して各部での信号
について説明しておく。The above is an explanation of the overall circuit configuration in Figure 1 and the circuit blocks that make it up.Next, before explaining the overall operation, we will refer to Figures 7 and 8 to explain the signal flow in each part. Let me explain.
第7図はDフリップ70ツブ(DPI)のQ出力に生じ
るリセッ]・パルスによりリセッi・された直後の7リ
ツプフ【1ツブ(FF1)乃至(FF6)の出力と、転
送パルス(φ 1)及びDフリップ70ツ7(DF2)
のQ出力であるシフトパルスの関係を示している。上述
のようにリセットパルスの立下りでフリップ70ツブ(
FFI)乃至(FF6)がリセットされ、それらのQ出
力(Ql)乃至(C6)はすべて°O″となる。これに
より、オア回路(OR2)の出力は°0″となるから、
転送りロックパルス(φ2)はO”に立下り、逆に転送
りロックパルス(φ 1)は” 1 ”に立下る。イし
て、2μ秒が経過すると、リセットパルスが立下り、こ
れど同時にシフトパルスが°゛1″に立−Fって、この
シフトパルスはさらに2μ秒後に°゛0″に立下る。次
にオア回路33−
(OR2>の出力が°“1″どなるのは、フリップフロ
ップ(FF3)のQ出力(C3)が°“1″になるとき
であって、Cれはりけツ1〜パルスが“0”に立下って
から8μ秒後であり、結局、転送りロックパルス(φ
1)は1011秒” 1 ”の状態に保たれる。シフト
パルスはこの転送りロックパルス(φ 1)が°°1″
の状態にある間に発生して消滅する。このように、(t
2)又は(t3)の時点の直後に転送りロックパルス発
生ブロック(10)をリセッI〜し、新たに出力される
転送りロックパルス(φ 1)が継続()ている間にシ
フトパルスを発生させるのは、イメージセンザアレイ(
PA)におけるフォトダイオードアレイ(P 1) (
P 2)(P 3> −(Pn−2) (Pn−1)
(Pn )の電荷蓄積(積分)の終了時点が不必要に遅
くなるのを避けるためである。これを仮に(t2)又は
(t3)の時点の後に第1番目に発生する転送りロック
パルス(φ 1)に同期してシフトパルスを発生させた
場合、(t2)又は([3)の時点から最大でほぼ転送
りロックパルスの1周期の時間フォトダイオ−1’ (
P 1) (P 2> (P 3> ・(Pn−2)(
Pn−1) (1つ1))の電荷蓄積が不必要に行われ
る可能性があり、被写体がきわめて明るい場合には電荷
蓄積が飽和して、正しい画像信号が得られなくなる恐れ
がある。又、(t2)又は(13)の時点の後のどの時
点でシフ1−パルスが発生覆るかも必ずしも一定しない
から、画像信号レベルが一定しない問題し生じる恐れが
ある。これに対し、第7図では(t2)又は(t3)の
1′:i点から基準クロックパルスの2周期(4u秒)
内には必ずシフ1ヘパルスが発生するから、イのJ:う
な恐れはff?無である。Figure 7 shows the outputs of the 7 flips (FF1) to (FF6) and the transfer pulse (φ 1) immediately after being reset by the reset pulse that occurs on the Q output of the D flip 70 knob (DPI). and D flip 70tsu 7 (DF2)
It shows the relationship between the shift pulse which is the Q output of . As mentioned above, the flip 70 knob (
FFI) to (FF6) are reset, and their Q outputs (Ql) to (C6) all become °O". As a result, the output of the OR circuit (OR2) becomes °0".
The transfer lock pulse (φ2) falls to "O", and conversely, the transfer lock pulse (φ1) falls to "1". Then, when 2 μs elapses, the reset pulse falls, and this At the same time, the shift pulse rises to °'1'', and this shift pulse falls to °'0'' after another 2 microseconds.Next, the output of the OR circuit 33-(OR2> becomes '1'). , when the Q output (C3) of the flip-flop (FF3) becomes "1", which is 8 microseconds after the signal 1~pulse falls to "0", and the transfer ends. lock pulse (φ
1) is kept in the "1" state for 1011 seconds. The shift pulse is this transfer lock pulse (φ 1) is °°1″
It occurs and disappears while in this state. In this way, (t
2) Or immediately after the time point (t3), reset the transfer lock pulse generation block (10) and apply a shift pulse while the newly output transfer lock pulse (φ1) continues ( ). The image sensor array (
Photodiode array (P1) in PA) (
P2) (P3> -(Pn-2) (Pn-1)
This is to avoid unnecessarily delaying the end point of charge accumulation (integration) of (Pn). If a shift pulse is generated in synchronization with the first transfer lock pulse (φ 1) that occurs after time (t2) or (t3), then at time (t2) or ([3)] From photodiode 1' (
P 1) (P 2> (P 3> ・(Pn-2)(
There is a possibility that the charge accumulation of Pn-1) (1 1)) is performed unnecessarily, and if the subject is extremely bright, the charge accumulation may become saturated and a correct image signal may not be obtained. Further, since it is not always constant at what point after the time (t2) or (13) the shift 1 pulse is generated or reversed, there is a possibility that the image signal level will not be constant. On the other hand, in Fig. 7, 1' of (t2) or (t3): 2 periods (4 u seconds) of the reference clock pulse from point i
Since there will always be a Schiff 1 Hepulse within, I's J: Una fear is ff? It is nothing.
なお、第7図に示したように、次の転送りロックパルス
(φ 1)(J出力(Q 3> (Q 4) (Q 5
)(Q6)がり−べて“°O′″どなる120μ秒後に
1″となり、この状態が保たれる時間は8μ秒である。Furthermore, as shown in Fig. 7, the next transfer lock pulse (φ 1) (J output (Q 3 > (Q 4) (Q 5
) (Q6) After 120 microseconds, the signal becomes 1", and the time that this state is maintained is 8 microseconds.
この転送り[コックパルス以降の転送りロックパルスは
すべて8 II秒間゛1″の状態でその後120μ秒間
はO″の状態となる。したがって、転送グロックパルス
(ψ 1)の周期は128f1秒で、ソノデ」−フイリ
イクルは1/2rは4丁く、°1″の状態ど°’ 0”
の状態の継続時間比は+、/15どなる。All transfer lock pulses after this transfer cock pulse are in the "1" state for 8 II seconds and then in the O" state for 120 μs. Therefore, the period of the transfer glock pulse (ψ 1) is 128f1 second, and the sonode'-filicle is 1/2r = 4, and the state of °1" is 0".
The duration ratio of the state is +,/15.
このようにしCお11ば、CDI”)シフト1ノジスタ
(S R)の1 trルからの蓄積電荷の画像信号出力
回路(VS)への転送は転送りロックパルスの立下りで
行われるから、信号処理、特に△/D変換器(ADC)
でのA / D時間を十分に1ifr保することができ
、変換速度が遅い安価な△/D変換器を(ADC>と(
〕て使用することかできるから、これを使用するカメラ
の]ストダウンを達成することが可能となる。In this way, the accumulated charge from the 1tr of the shift 1 register (SR) is transferred to the image signal output circuit (VS) at the falling edge of the transfer lock pulse. Signal processing, especially Δ/D converter (ADC)
An inexpensive △/D converter that can sufficiently maintain 1ifr of A/D time at (ADC> and (
], it is possible to achieve a [stop-down] of the camera using this.
第8図はイメージセンサーのシフトパルス発生後の画像
信号出力回路(VS)及び増幅器(26)の出力を転送
りロックパルス(φ 1)(φ2)及び基準信号発生口
N(R8)の出力と共に示」ノでいる。第7図の場合、
シフ1〜パルスが発生した時点では、CODシフ1〜1
ノジスタ(SR)は空の状態になっているものとしであ
る。この空の状態をつくるには、フォトダイオード(P
1) (P 2)(P 3> −(Pn−2> (P
n−1> (Pn )の蓄積電v1をCCI)シフ1ヘ
レジスタ(SR)に転送すること’J < 、CODシ
フ1〜レジスタ(SR)のセル数分だけ転送りロックパ
ルス(φ 1)(φ2)をてのレジスタに与えればよい
。例えば、そのレジスタ(SR)の(?ル数が100で
あるときは、100個の転送りロックパルス(φ 1)
及び(φ 2)を5えれば、ぞのレジスタの蓄積電荷は
すべて排出されてしまう。lfl 1ノ、イメージセン
サ−を起動させた当初は一回の電荷排出動作ではCOD
シフ1〜レジスタ(SR)の蓄積電荷は完全に排出され
ないのが実際であるため、この場合は通常数回の排出動
作を繰返ずことにJ:つて完全な空状態を作る。Figure 8 transfers the output of the image signal output circuit (VS) and amplifier (26) after the shift pulse of the image sensor is generated, together with the output of the lock pulse (φ1) (φ2) and reference signal generation port N (R8). I'm in a "show" style. In the case of Figure 7,
When shift 1~pulse occurs, COD shift 1~1
It is assumed that the nozzle (SR) is in an empty state. To create this empty state, a photodiode (P
1) (P 2) (P 3>−(Pn-2> (P
Transfer the accumulated voltage v1 of n-1> (Pn) to the CCI) shift 1 register (SR)'J<, transfer the number of cells from COD shift 1 to the register (SR) and apply the lock pulse (φ 1) ( φ2) can be given to the register. For example, if the number of registers (SR) is 100, 100 transfer lock pulses (φ 1)
If and (φ2) are increased by 5, all the accumulated charges in that register will be discharged. lfl 1, when the image sensor is first started, one charge discharge operation will cause COD.
In reality, the accumulated charges in the shift registers (SR) are not completely discharged, so in this case, the discharge operation is usually not repeated several times and a complete empty state is created.
このような一連の動作をイメージ17ン→ブーのイニシ
ャライズ作動と言う。第8図において、シフトパルスの
発生によりフA[−ダイオード(Pl)(P 2) (
P 3> ・” (Pn−2) (Pn−1> (Pn
)の蓄積電荷がCCDシフトレジスタ(SR)に並列
的に転送され、第1番目の転送りロックパルス(φ 1
)の立下りでセル(R1)の蓄積電荷が画像信号出力回
路(VS)に転送される。その結果37−
画像’WJ号出力出力回路S)は端子(T3)にセル(
R1)の蓄積電荷に対応1ノだ出力(yosi>を出力
する。以後転送りロックパルス(φ 1)が立下る毎に
、セル(R2) (R3) =−(ltn −1−3>
の蓄積電荷に対応した出力(Vos2 ) (Vos3
)・・・(■os(n + 3) )が順次画像信号
01力回路(VS)から出力される。それらの出力のう
ち、(Vosl ) (/Vos2 > (Vos3
)は空送り用セル(R1) (R2) (R3)の蓄積
電荷に対応りる出力であり、又、(VO34)乃至(V
0813)はアルミニウム被覆されたフ第1〜ダイA
−ド(Pl)0
乃至(P輛)、すなわちセル(R4)乃至(R13)の
蓄1i!!I電荷に対応する暗出力である。これら2種
類の出力間には、△Sで示したように、フォトダイオー
ド(pl)乃至(P 10)に発生する暗電流にもとづ
(蓄積電荷量に相当する差が生じる。Such a series of operations is called an image 17 n→boo initialization operation. In FIG. 8, the generation of the shift pulse causes the diode (Pl) (P2) (
P 3> ・” (Pn-2) (Pn-1> (Pn
) is transferred to the CCD shift register (SR) in parallel, and the first transfer lock pulse (φ 1
), the accumulated charge in the cell (R1) is transferred to the image signal output circuit (VS). As a result, 37-Image 'WJ output output circuit S) has a cell (
The cell (R2) (R3) =-(ltn -1-3>) is outputted every time the transfer lock pulse (φ1) falls.
The output corresponding to the accumulated charge (Vos2) (Vos3
)...(■os(n+3)) are sequentially output from the image signal 01 output circuit (VS). Among those outputs, (Vosl ) (/Vos2 > (Vos3
) are the outputs corresponding to the accumulated charges of the idle feeding cells (R1) (R2) (R3), and (VO34) to (V
0813) is aluminum-coated die 1 to die A
-Do (Pl)0 to (Pcar), that is, storage 1i of cells (R4) to (R13)! ! This is the dark output corresponding to the I charge. As shown by ΔS, there is a difference between these two types of outputs (corresponding to the amount of accumulated charge) based on the dark current generated in the photodiodes (pl) to (P10).
(Vl)で示した演算回路(22)の出力は、各(VO
3)についてV 1=Vref −VO3の演算によっ
て得られたものであり、上記暗出力(VO84)乃至(
V 0813)に対応した演算回路(22)の出力38
−
うう(Vos5)乃至(vos12 ) ニ対応ずル’
b (7) h’j上述のピーク値検d1回路(24)
に取込まれる。そして、それらのうらの最大値を有ηる
らのがピーク値検出回路(24)から(v2)と1ノ℃
出力される。WS7図では、破線がこの(V2)を示(
)ており、したがって、V−=V 1−V 2が■ou
t=E−1−(1−V2)xへで表わされる増幅器(2
G)の出力に対応する。The output of the arithmetic circuit (22) indicated by (Vl) is
3) was obtained by calculating V1=Vref -VO3, and the dark output (VO84) to (
Output 38 of the arithmetic circuit (22) corresponding to V 0813)
- Uu (Vos5) to (vos12) D corresponding puzzle'
b (7) h'j The above peak value detection d1 circuit (24)
be taken into account. Then, the peak value detection circuit (24) outputs the maximum value on the back as (v2) and 1°C.
Output. In the WS7 diagram, the dashed line indicates this (V2) (
), therefore, V-=V 1-V 2 is ■ou
An amplifier (2
G) corresponds to the output.
次に、第9図のフローチ【7−トを参照して第1図に示
したマイクロコンビコータ(30)の動作とそれによる
回路全体のm用を説明する。Next, the operation of the micro combi coater (30) shown in FIG. 1 and the operation of the entire circuit will be explained with reference to flowchart [7-7] of FIG.
まず、図示しないスイッチの操作によりマイクロコンビ
ュータ(30)にスター1〜信号が与えられると、#1
のステップでマイクロコンビコータ(30)は端子(T
22>に°1″の信号を出力して、イメージセンサ−の
イニシャライズ作動を行う。First, when a star 1~ signal is given to the microcomputer (30) by operating a switch (not shown), #1
In step , the micro combi coater (30) connects the terminal (T
22> to perform the initialization operation of the image sensor.
すなわち、転送りロックパルス(φ 1)(φ2)とし
てりnツク回路(Cl3)からの周期の早いクロックパ
ルスが娼1了<T 4) (T 5)を介してCODシ
フトレジスタ(S R)に入力される。このとき、端子
(T 19)からはシフ1〜パルスの発生を禁止する1
3月” o ”が出力されており、シフ1−パルスは発
生しないから、CODシフ1〜レジスク(s R> t
、tイメージセンリーアレイ(PA)から蓄積電荷を受
取ることなく、自身の蓄積電荷を順次排出する。(ある
いは、シフトパルスの発生を禁It tuず、通常のC
CD駆勅8向口1に積分クリアパルスを発生し、ぞの後
蓄栢電荷を無視できるように直ちにシフ1〜パルスを発
生さ1遭゛、次に転送りロックパルスににすCCl)シ
フ1〜]ノジスタの蓄積電荷排出を行せても、1:い。In other words, the fast-cycle clock pulses from the transfer circuit (Cl3) as transfer lock pulses (φ1) (φ2) are transferred to the COD shift register (S R) via the transfer lock pulse (φ1) (φ2). is input. At this time, from the terminal (T19), shift 1 to 1, which prohibits the generation of pulses, is transmitted.
3 "o" is output and shift 1-pulse does not occur, so COD shift 1-regisk (s R> t
, t sequentially discharges its own accumulated charges without receiving accumulated charges from the image sentry array (PA). (Alternatively, it is not forbidden to generate shift pulses, but normal C
Generate an integral clear pulse at the CD driver 8 and exit 1, then immediately generate a shift 1~pulse so that the accumulated charge can be ignored, then transfer it to a lock pulse (CCl) Shift 1~] Even if the accumulated charge in the nozzle can be discharged, 1: No.
)この排出り作は−1一連のように数回繰返され、それ
によってCODシフトレジスタ(SR)は空状態どなる
。ここで、1回の排出動作+i CODシフトレジスタ
(SR)のヒル数だけ転送りロックパルス(φ 1)(
φ 2)が与えられることによって終了J゛る。その数
回の排出動作を保証する所定時間が経過すると、マイク
ロコンビコータ(30)は端子(T22)の出力を“°
O′″にして、クロック回路<CI 1>からの基準ク
ロックパルスにもとづいて形成される゛°1″状態と゛
O″状態の継続時間比が17’ 15のパルスを転送り
ロックパルス(φ 1〉とし、それと逆位相のパルスを
転)Kクロックパルス(φ2)どして、CODシフ1ヘ
レジスタ(SR)に入力させる。次にマイクロコンピー
1−タ(30)は#2のステップで端子< T 19>
からシフ1−パルスの発生を許可する1″の信号を出力
し、これによりアンド回路(AN ÷)が開かれる。そ
して、#3のステップで端子(T 17)から積分クリ
アパルスが出力されると、フリップフロップ(FFO)
がセットされ、アンド回i’fi(AN4)も間かれる
。同時にその積分クリアパルスが積分クリアゲート(T
CG )に入力され、イメージレンサーアレイ(PA
)の各フォ1〜ダイオードの蓄積電荷がクリアされる一
方、FET (Q 1) (Q 4)が導通して]ンデ
ン1ノー−(CI> (C2)が電源電圧のレベルまで
充電される。この積分クリアパルスはく【0)の時点で
消滅し、これによりイメージレンサーアレイ(PA)の
各7A1〜ダイオードが電荷蓄積を開始するど共に、モ
ニター用受光素子(PM)で検出される被41−
写体輝度に応じた達磨で輝度モニター回路(MC)の出
力電圧(Vm )が第5図に示すように降下()始める
。又、マイクロコンビコータ(30)は積分クリアパル
スが消滅すると同時に、内部のプログラマブルプリはツ
トカウンタを#4のステップでセラi〜し、このカウン
タが所定時間である100m秒をカウントし始める。次
にマイクロコンピュータ(30)は#5のステップで輝
度モニター回路(MO)の出力電圧(Vm)の降下型h
<2.8Vに逐しているかどうかを端″F(T20)に
入力される輝度Tす定n路(40)の出力(e)にもと
づいて判定し、出力(e)が°°1″で、第5図に(1
5)で示した場合であることをTす定すると、#9のス
テップに移行して端子(T19)の出力を°°0″にし
、シフトパルスの発生を禁止する。但し、出力(8)が
°゛1″になると、第6図に示したように、きわめて短
時間のうちにDフリップフロップ(DPI>からリセッ
トパルスが続いてDフリップ70ツブ(DF2)からシ
フ1ヘパルスがされ、そのリセットパルスにJ:って7
リツプフロツプ(FFO)が42−
リセットされてアンド回路(AN 1> (AN 2)
が閉じるから、#9のステップで発生を禁止するシフ1
〜パルスは、後述の#10のステップ以降に新たに発生
する可能性のあるシフトパルスである。) This draining operation is repeated several times as a series of -1s, thereby leaving the COD shift register (SR) empty. Here, the lock pulse (φ 1) is transferred by the number of hills of one discharge operation + i COD shift register (SR) (
φ 2) is given, the termination J is completed. When the predetermined time period that guarantees several discharge operations has elapsed, the micro combi coater (30) changes the output of the terminal (T22) to “°
A lock pulse (φ 1 〉, and inverts the pulse with the opposite phase to the K clock pulse (φ2) and inputs it to the COD shift 1 register (SR).Next, the microcomputer 1 (30) inputs the terminal < in step #2. T19>
outputs a 1" signal that allows the generation of shift 1-pulses, which opens the AND circuit (AN ÷). Then, in step #3, an integral clear pulse is output from the terminal (T17). and flip-flop (FFO)
is set, and AND rotation i'fi (AN4) is also interrupted. At the same time, the integral clear pulse is activated by the integral clear gate (T
CG) and image lenser array (PA
) are cleared, while the FETs (Q1) (Q4) conduct and charge the FETs (C2) to the level of the power supply voltage. This integral clear pulse disappears at the time of 0), and as a result, each of the diodes 7A1 to 7A1 of the image lens array (PA) starts accumulating charges, and at the same time, the light detected by the monitor photodetector (PM) 41- The output voltage (Vm) of the brightness monitor circuit (MC) begins to drop ( ) as shown in FIG. In addition, at the same time as the integral clear pulse disappears in the micro combi coater (30), the internal programmable preset counter is set at step #4, and this counter starts counting a predetermined time of 100 msec. Next, in step #5, the microcomputer (30) lowers the output voltage (Vm) of the brightness monitor circuit (MO).
<2.8V is determined based on the output (e) of the luminance T constant n path (40) input to the end "F (T20), and the output (e) is 1". So, in Figure 5 (1
When it is determined that the case shown in 5) is the case, the process moves to step #9 and the output of the terminal (T19) is set to °°0'', and the generation of shift pulses is prohibited.However, the output (8) When becomes 1'', as shown in Figure 6, a reset pulse is issued from the D flip-flop (DPI>) in a very short time, followed by a pulse from the D flip 70 block (DF2) to shift 1, and then J: to reset pulse 7
The lip-flop (FFO) is reset and the AND circuit (AN 1 > (AN 2)
is closed, so Schiff 1 is prohibited from occurring in step #9.
The ~ pulse is a shift pulse that may be newly generated after step #10, which will be described later.
これに対し、#5のステップで出力(e)が°゛O”で
、第5図で<J+) (T2) (L) ()4)で示
したいずれかの場合であることを判定すると、マイクロ
コンピュータ(30)は#6のステップで上述のプログ
ラマブルプリセットカウンタの内容から1″を減じ、#
7のステップでそのカウンタの内容が°゛O″になった
かどうかを判定する。そして、その内容が“0°′にな
っていなければ#5のステップに戻り、#6のステップ
を経て#7のステップで再びプログラマブルプリセット
カウンタの内容が°0″になったかどうかを判定する。On the other hand, if it is determined in step #5 that the output (e) is °゛O'' and one of the cases shown in Fig. 5 is <J+) (T2) (L) ()4), , the microcomputer (30) subtracts 1" from the contents of the programmable preset counter described above in step #6, and
In step 7, it is determined whether the content of the counter has reached °゛O''.If the content has not become ``0°'', the process returns to step #5, passes through step #6, and then returns to step #7. In step , it is again determined whether the contents of the programmable preset counter have reached 0''.
ここで、#5・#6・#7のステップサイクルに要する
時間を1Sとずれば、tsx N = ioom秒とな
るように設定されており、【ノたがって、N回#5、#
6、#7のステップを繰返せば、プログラマブルプリセ
ットカウンタの内容は°°0″になる。すなわち、#4
のステップでこのカウンタがレットら°“1°′の信号
を出力し、この信号はアンド回路(AN 1) (OR
1)を介してDフリップ70ツブ(DFl)のD入力
に入力される。したがって、Dフリップフロップ(DF
1>からリセットパルスが出力され、フリップフロシ
ブ(FFO)がリセットされてアンド回路(AN ?)
(AN 2)が閉じる一方、続いてDフリップ70ツ
ブ(DF2)からシフトパルスが発生する。但し、この
場合も、さらに時間が経過し、輝度モニター回路(MC
)の出力電圧(Vn+ )の降下量が2.8■に達する
と、輝度判定回路(40)の出力((3)が′1″にな
り、それが#5のステップで判定されるため、端子(T
19)からは以降シフトパルスの発生を禁止する“0″
のg8が出力される。Here, if the time required for the step cycle of #5, #6, and #7 is shifted from 1S, it is set so that tsx N = ioom seconds.
6. If you repeat step #7, the contents of the programmable preset counter will become °°0''. That is, #4
At the step of , this counter outputs a signal of 1°, and this signal is passed through the AND circuit (AN 1) (OR
1) is input to the D input of the D flip 70 tube (DFl). Therefore, D flip-flop (DF
A reset pulse is output from 1>, the flip-flop (FFO) is reset, and the AND circuit (AN?) is output.
While (AN 2) closes, a shift pulse is subsequently generated from the D flip 70 knob (DF2). However, in this case, more time passes and the brightness monitor circuit (MC
) reaches 2.8■, the output ((3) of the brightness determination circuit (40) becomes '1'', which is determined in step #5, Terminal (T
From 19) onwards, “0” prohibits the generation of shift pulses.
g8 is output.
上述のようにして発生したシフトパルスはマイクロコン
ピュータ(30)の端子(T21)に入力されると共に
、端子(T7)を介してシフ]・ゲート( S G )
に入力される。これによってイメージレンサーアレイ(
PA)の各フォトダイオードの蓄積電荷がCODシフト
レジスタ(SR >の対応するセルに転送され、さらに
転送りロックパルス(φ 1)(φ2)によって順次そ
のレジスタ(SR)の各セルの蓄積電荷が画像信号出力
回路(VS)に転送される。すると、画像信号出力回路
(VS)の出力端子(T3)からは画像信号(VO31
) (VOS2 ) =−(Vos(i + 3)
)が順次出力され、増幅器(26)からはyout=E
+(V 1−V 2) Aで表わされる信号が順次出力
される。これらの信号は逐次A/D変換器(ADC)で
ディジタル信号に変換され、データバス(DB 1)を
介してマイクロコンピュータ(30)に入力される。The shift pulse generated as described above is input to the terminal (T21) of the microcomputer (30), and is also input to the shift gate (SG) via the terminal (T7).
is input. This allows the image lenser array (
The accumulated charge in each photodiode in PA) is transferred to the corresponding cell in the COD shift register (SR>), and the accumulated charge in each cell in that register (SR) is sequentially transferred by transfer lock pulses (φ1) (φ2). The image signal output circuit (VS) outputs the image signal (VO31) from the output terminal (T3) of the image signal output circuit (VS).
) (VOS2) =-(Vos(i + 3)
) are sequentially output, and the amplifier (26) outputs yout=E
Signals represented by +(V1-V2)A are sequentially output. These signals are sequentially converted into digital signals by an A/D converter (ADC) and input to the microcomputer (30) via a data bus (DB1).
一方、マイクロコンビコータ(30)は上述のシフミー
パルスが端子(T21)に入力すると、#10のステッ
プで端子( T 17)から積分クリアパルスを出力す
る。このため、イメージセンサ−アレイ(PA)の各フ
ォトダイオードの蓄積電荷がクリ=45=
アーされ、その積分クリアパルスの消滅と同時に各フォ
トダイオードの電荷蓄積が再開される。もちろん、輝度
モニター回路(MC)の出力も上述したと同様モニター
用受光素子(PM)により検出された被写体輝度に応じ
た速度で降下し始める。On the other hand, when the above-mentioned Shift Me pulse is input to the terminal (T21), the micro combi coater (30) outputs an integral clear pulse from the terminal (T17) in step #10. For this reason, the accumulated charge in each photodiode of the image sensor array (PA) is cleared, and charge accumulation in each photodiode is restarted at the same time as the integrated clear pulse disappears. Of course, the output of the brightness monitor circuit (MC) also begins to fall at a speed corresponding to the subject brightness detected by the monitor light receiving element (PM), as described above.
すなわち、第2回目の電荷蓄積サイクルが開始されるが
、マイクロコンビコータ(30)は積分クリアパルスの
消滅と同時に内部のプログラマブルプリセラ1〜カウン
タを今度はCODシフ1−レジスタ(SR)のセルの数
をカウントするようにセットする。これが#11のステ
ップである。マイクロコンピュータ(30)は、その各
セルの蓄積電荷に対応したディジタル信号をA/D変換
器(ADC)から受取ってそれを内部のランダムアクセ
スメモリーにストアしく#12のステップ)、その度毎
にプログラマブルプリセットカウンター
1を減じて(#13のステップ)、その内容が0″にな
ったかどうかを#14のステップで判定する。That is, the second charge accumulation cycle is started, but at the same time as the integral clear pulse disappears, the micro combicoater (30) changes the internal programmable preseller 1 to counter to the COD shift 1 register (SR) cell. Set it to count. This is step #11. The microcomputer (30) receives the digital signal corresponding to the accumulated charge of each cell from the A/D converter (ADC) and stores it in the internal random access memory (step #12), each time. The programmable preset counter 1 is decremented (step #13), and it is determined in step #14 whether the contents have become 0''.
#11のステップでセットされたプログラマブルプリセ
ットカウンタ内容が0″になると、次の=46−
#15のステップに移行する。このステップでは、マイ
クロコンビコータ〈30)は例えば次のような演算を行
って撮影レンズ(T L )の焦点調節状態、すなわち
予定焦点面(F)に対づるデフォーカス量及びデフォー
カス方向を算出Jる。すなわち、上記イメージセンリー
アレイ(PA)のフ第1・ダイオード(P 1) (B
2) (P 3) −(Pn−2)(Pn−1) (P
n )から(Pl)乃至(Plo)を除いたもののうち
、第4図において上述の第1像が形成される領域に含ま
れるものを基準部のフォト・ダイオード、第2像が形成
される領域に含まれるものを参照部のフォトダイオード
とし、この基準部及び参照部のフォトダイオードをイメ
ージセンサ−アレイ(PA)の一方の側から夫々(A1
)(A 2)−(Am )、(B 1) (B 2)
・・・(3m +に−1)どしたとき、それらに蓄積さ
れた電荷に対応1ノだA/D変換器(ADC)からのデ
CI= * l ai−bi l
入金1
C2−Σ1a+−bt+il
λt−
Ck−1=−Σ 1 ai−bi+に−2l−1
Ck −Σl ai −bil−k−1lのに組の演算
を行い、C1、C2・・・Ck−1、Ckのうちで最小
となるものをめる。例えば、C2の値が最小となれば、
基準部のフォトダイオード(Δ 1) (A 2)・・
・(Am )に形成される像に参照部のフォトダイオー
ド(B 2> (B 3)・・・(Bm ) (am
+ 1)に形成される像が最も合致している。したがっ
てこの場合イメージセンサ−アレイ(PA)上における
フォトダイオード(A1)と(B2)の間の間隔が上述
の第1、第2像の間隔であり、これを焦点検出光学系に
よって定まる合焦時における第1、第2像の所定の間隔
と比較すれば、撮影レンズのそのときのデフォーカス量
及びデフォーカス方向を算出できる。なお、ここで述べ
たmlの仕方は一例であって、より正確にデフォーカス
世を判定するには、例えば本出願人が特l!!昭58−
2622弓、特願昭58−113936号において提案
している演算方法を用いればよい。When the content of the programmable preset counter set in step #11 becomes 0'', the process moves to the next step of =46-#15. In this step, the micro combi coater (30) performs the following calculation, for example. The focus adjustment state of the photographic lens (T L ), that is, the defocus amount and defocus direction with respect to the expected focal plane (F) are calculated.In other words, the F1 diode of the image sensor array (PA) is calculated. (P 1) (B
2) (P 3) -(Pn-2)(Pn-1) (P
n ) minus (Pl) to (Plo), those included in the area where the first image is formed in FIG. The photodiodes included in the reference part are the photodiodes of the reference part, and the photodiodes of the reference part and the reference part are respectively (A1
) (A 2) - (Am), (B 1) (B 2)
...(3m + -1), the charge accumulated on them corresponds to 1 node.DeCI from the A/D converter (ADC) = *l ai-bi l Deposit 1 C2-Σ1a+- bt+il λt- Ck-1=-Σ 1 ai-bi+ -2l-1 Ck -Σl ai -bil-k-1l Perform set operations on C1, C2...Ck-1, Ck Find the minimum value. For example, if the value of C2 is the minimum,
Photodiode in the reference section (Δ 1) (A 2)...
・The photodiode of the reference part (B 2 > (B 3)...(Bm ) (am
+ The image formed in 1) matches best. Therefore, in this case, the distance between the photodiodes (A1) and (B2) on the image sensor array (PA) is the distance between the first and second images described above, and this is determined by the focusing time determined by the focus detection optical system. By comparing with the predetermined interval between the first and second images in , it is possible to calculate the defocus amount and defocus direction of the photographing lens at that time. Note that the ml method described here is just an example, and in order to more accurately determine the defocus level, for example, the applicant has developed a special method. ! Showa 58-
It is sufficient to use the calculation method proposed in Japanese Patent Application No. 113936/1988 by the No. 2622 Bow.
#15のステップでの上述の演算が終わると、マイクロ
コンビコータ(30)は再び輝度判定回路(40)の出
力(e)にもとづいて、輝度モニター回路(MC)の出
力(Vm )の電圧降下量がステップ#11から#15
の期間において2.8■に達したかどうかを#10のス
テップで判定する。なお#11から#15までのステッ
プの実行には例えば50m秒を要J−るものとする。出
力(e )が°゛1”であり、出力(Vm)の電圧降下
a! 2,8Vに達しておれば、#17のステップで再
び積分クリアパルスを端子(T17)から出力して、#
12から#15のステップの実行中にイメージセンサ−
アレイ(PA)の各フォ]−ダイオ−14に蓄積された
電荷をクリアし、再度それらに電荷蓄積を開始させる。When the above calculation in step #15 is completed, the micro combi coater (30) again calculates the voltage drop of the output (Vm) of the brightness monitor circuit (MC) based on the output (e) of the brightness determination circuit (40). Amount from step #11 to #15
It is determined in step #10 whether 2.8■ has been reached in the period. It is assumed that, for example, 50 m seconds are required to execute steps #11 to #15. If the output (e) is °゛1'' and the voltage drop of the output (Vm) has reached a!2.8V, then in step #17 output the integral clear pulse again from the terminal (T17) and #
While performing steps #12 to #15, the image sensor
Clears the charge accumulated in each photodiode 14 of the array (PA) and causes them to start accumulating charge again.
このようにするのは、#16のステップでの判定時に出
力<e>が°1″′であると、イメージレンサーアレイ
(PA)の各フォトダイオードの電荷蓄積がすで一49
=
に飽和している恐れがあるからである。この場合、マイ
クロコンピュータ(30〉は積分クリアパルスが消滅す
ると同時に#17のステップで内部のプログラマブルプ
リセットカウンタを100m秒をカウントするようにセ
ットし、続いて#18のステップで端子(T 19)か
らシフトパルスの発生を許可する°“1″の信号を出力
する。そして、これ以後は#5のステップに戻って、順
次上述のステップを繰返づ。これに対し、#1Gのステ
ップで出力(e )が°“o″であり、出力(Vm)の
電圧降下量が2.8■に達していなtジれば、#19の
ステップでマイクロコンピュータ(30)は上記プログ
ラマブルプリセットカウンタを50Il1秒をカウント
するよう9
にセットし、続いて上記の#輛のステップに移行する。The reason for doing this is that if the output <e> is °1'' at the time of determination in step #16, the charge accumulation in each photodiode of the image lens array (PA) is already equal to 49
This is because there is a possibility that it is saturated with . In this case, the microcomputer (30) sets the internal programmable preset counter to count 100 msec at step #17 at the same time as the integral clear pulse disappears, and then from the terminal (T19) at step #18. A signal of "1" is output to permit generation of the shift pulse. After this, return to step #5 and repeat the above steps in sequence. On the other hand, in step #1G, output ( e) is °“o”, and if the voltage drop of the output (Vm) has not reached 2.8, the microcomputer (30) sets the programmable preset counter to 50Il for 1 second in step #19. Set it to 9 to count, then move to step # above.
このどぎ、50m秒をカウントするようにカウンタをセ
ットするのは、上述のように#10のステップで出力さ
れた84分クリアパルスが消滅1ノでからすでに約41
0111秒が経過1ノでおり、残り5ON1秒をそのカ
ウンタでカウントさせれば、合計100m秒間の電荷蓄
積をイメージセンサ−アレイ(PA)50−
の各フォl−ダイオードに許容することになるからであ
る。すなわち、この場合は、#5、#7、#8のステッ
プサイクルが原人507’jS回繰返される。もちろん
、ブ0グラマプルプリはットカウンタを他の目的と兼用
せず、専用に用いることができる場合は、#10のステ
ップの終了後そのブ[1グラマブルプリセツ1−カウン
タを100m秒のカラン1〜を行うようにセラ]・ずれ
ばよく、#20のステップは不要となる。At this point, the counter is set to count 50 msec. As mentioned above, the 84-minute clear pulse output in step #10 disappears, and the counter is set to count 50 msec.
0111 seconds is one elapsed time, and if the remaining 5ON1 seconds are counted by the counter, each Fol-diode of the image sensor array (PA) 50- will be allowed to accumulate charge for a total of 100 msec. It is. That is, in this case, the step cycle of #5, #7, and #8 is repeated 507'jS times. Of course, if the program counter cannot be used for other purposes and can be used exclusively, after completing step #10, the program counter can be used for 100 msec. Step #20 is not necessary.
以上、第9図を参照IノCマイクロコンビコータ(30
)の動作どそれによる回路全体の作用について説明した
が、以上述べたところからも理解されるように、この実
施例では、シフ1へパルスによってイメージ1?ンリー
アレイ(P’、A)のフォトダイオードの蓄積電荷の転
送が始まってからマイクロコンビコータ(30)でのデ
フォーカス量及びデフバーカス方向の@暉が終了するま
では新たなシフトパルスの発生を禁止1ノでおり、又イ
メージレンサーアレイ(PA)の各フォトダイオードに
は、その演舞終了を待つことなく前回のシフトパルス発
生の直後から電荷蓄積を開始させている。この理由は次
の通りである。Above, please refer to Figure 9. InoC Micro Combi Coater (30
) The operation of the entire circuit has been explained, but as can be understood from the above, in this embodiment, the image 1? The generation of new shift pulses is prohibited from the time the transfer of the accumulated charges of the photodiodes of the optical array (P', A) begins until the amount of defocus and the amount of defocus in the micro combi coater (30) are completed. In addition, each photodiode of the image lens array (PA) starts accumulating charges immediately after the previous shift pulse is generated, without waiting for the end of the performance. The reason for this is as follows.
すなわち、焦点検出にもとづいて撮影レンズを駆動し、
その焦点調節を行う場合、一定時間内に行われる焦点検
出動作の回数が多い稈短時間で県彰レンズを合焦させる
ことができる。イこで、1回の焦点検出動作に要1J゛
る時間を考えると、それは、CODのイメージセンサー
ア1ノイ(PA)での電荷蓄積(光電流積分)時間工i
ど、そのイメージセンサーア1ノイの蓄積電荷をCOD
シフト1ノジスタ(SR)を介1ノで画像(8目出力回
路(VS )へ転送し、続いててれの信号処理どfフ4
−カス量及びデフォーカス方向の算出を行うのに必要な
時間Td (これを便宜上データ処理時間ど呼ぶ)(D
和(Ti −+−Td ) テアV)、焦rm検出a
作ヲli!返し連続的に行う場合、先の検出動作が完了
してから次の検出動作を行うJ:うにするど、0回の検
出動作を行わせるのに必要な時間は(Ti トTd )
×nとなる。どころが、CODのイメージはンリーーア
レイ(PA)での電荷蓄f!(光電流積分)の速度はそ
れに入用する光の強度に依存してJ5す、入射光強度が
低いとその速度は遅くなり、長時間電荷蓄積を行わせな
ければならない。このため、1回の焦点検出動作に要す
る時間が長くなって、一定の時間内にイ1える焦点検出
動作の回数が制約を受け、短時間で撮影1ノンズを合焦
させることができなくなる。一方、CODの場合、シフ
1−レジスタ(SR)から画像信号出力回路(VS )
に蓄積電荷を転)XIノでいるどきにイメージセンサ−
アレイ(PA)に電荷蓄積を行わせても何ら問題はない
。したがって、シフトパルスが発生1ノだ直後に積分ク
リアパルスを発生させることができ、こうして、13け
ば、、l二i!iのデータ処理時間Tdの間にイメージ
レン(ナーアレイ(PA)が新たな電荷蓄積を行うので
、入射光強度が低い場合でも1回の焦点検出動作に要す
る時間が短(なり、一定時間内に行われる焦点検出動作
の回数が多くなって、短時間に撮影レンズを合焦させる
ことができるにうになる。しかしながら、一方でCOD
シフトレジスタ(SR)の蓄vA電荷が画像信号出力回
路53−
(VS)に転送されている途中で新たな蓄積電荷がCO
Dシフl−1ノジスタ(SR)に転送されるとくこれは
CODの′構造上は可能C”ある)、CODシフl〜レ
ジスタ(SR)内で新旧の蓄積電荷が混ざり合い、誤ま
った画像@号が出力される。又、マイクロコンビコータ
(30)にd′3いても、#15のステップでの演算中
はランダムアクヒスメモリーのデータを保持1ノでおか
ねばならないから、新たな信号を受け付けることはでき
ない。したがって、上述のデータ処理時間Tdの間はシ
フ1−パルスを禁止する訳である。In other words, the photographing lens is driven based on focus detection,
When performing the focus adjustment, the Kensho lens can be brought into focus in a short period of time since the number of focus detection operations performed within a certain period of time is large. Now, considering the time required for one focus detection operation, which is 1J, it is the time required for charge accumulation (photocurrent integration) in the image sensor array (PA) of the COD.
What, the accumulated charge of that image sensor is COD.
The image (8th output circuit (VS)) is transferred to the 8th output circuit (VS) via the shift 1 resistor (SR), and then the signal processing step 4
- Time Td required to calculate the amount of debris and defocus direction (for convenience, this is called data processing time) (D
sum (Ti −+−Td ) tear V), focus rm detection a
Sakuwoli! When repeating is performed continuously, the next detection operation is performed after the previous detection operation is completed. In this case, the time required to perform 0 detection operations is (Ti and Td).
×n. However, the image of COD is the charge storage f! The speed of (photocurrent integration) depends on the intensity of the light input to it. If the intensity of the incident light is low, the speed becomes slow and charge must be stored for a long time. For this reason, the time required for one focus detection operation becomes long, and the number of focus detection operations that can be performed within a certain period of time is restricted, making it impossible to bring the camera lens into focus in a short time. On the other hand, in the case of COD, from the shift 1 register (SR) to the image signal output circuit (VS)
(Transfer the accumulated charge to the image sensor)
There is no problem in allowing the array (PA) to accumulate charges. Therefore, the integral clear pulse can be generated immediately after the shift pulse is generated, and thus, if 13, then l2i! Since the image lens array (PA) accumulates new charges during the data processing time Td of i, the time required for one focus detection operation is short even when the incident light intensity is low. The number of focus detection operations performed increases, making it possible to focus the photographic lens in a short time.However, on the other hand, COD
While the accumulated vA charges in the shift register (SR) are being transferred to the image signal output circuit 53- (VS), new accumulated charges are transferred to CO.
When transferred to the D shift register (SR), this is possible due to the structure of the COD), and the old and new accumulated charges are mixed in the COD shift register (SR), resulting in an incorrect image. The @ signal is output.Also, even if d'3 is in the micro combi coater (30), the data in the random access memory must be held at 1 during the calculation in step #15, so a new signal is output. Therefore, the shift 1-pulse is prohibited during the data processing time Td described above.
第10図(A)(B)は上記実施例において焦点検出動
作がどのようにして繰返されるかを図示()たものであ
り、同図(A>はTi<:Tdの場合、(B)はT1〕
・Tdの場合である。同図(Δ)で点線は#10のステ
ップで発生ずる積分クリアパルスの潤滅後の電荷蓄積期
間を示しているが、この間に蓄積された電荷は上述した
ように#17のステップで発生する積分クリアパルスに
よってクリアされる。これに対し、第11図(A)(B
)は、先=54−
;こも仮定し1、二ように、常にデータ処理が終わった
1斐でイメージセンリーアレイ(PA)のフォトダイA
−ドに電荷蓄積を開始させるようにした場合で、同図(
Δ)はJi<Tdの場合、同図(B)はT1ンT (+
の場合を示J0第11図(B)を第10図(B)ど比較
ずれば、明らかに1−記実施例の場合が一定時間内にお
(−Jる焦点検出動作の回数が多(なることが判る。FIGS. 10(A) and 10(B) illustrate how the focus detection operation is repeated in the above embodiment. is T1]
- This is the case of Td. In the same figure (Δ), the dotted line indicates the charge accumulation period after the integral clear pulse that occurs in step #10 is exhausted, but the charge accumulated during this period is generated in step #17 as described above. Cleared by integral clear pulse. In contrast, Fig. 11 (A) (B
) is 54- ; Assuming 1 and 2, the photo die A of the image sensor array (PA) is always
In the same figure (
Δ) is when Ji<Td, the same figure (B) is T1-T (+
If we compare Fig. 11 (B) with Fig. 10 (B), it is clear that the number of focus detection operations (-J) within a certain period of time is greater in the case of Example 1-1. It turns out that it will happen.
以−[、一実施例についてこの発明を説明(〕たが、こ
の発明は上記実施例に限定されるものではない。Although the present invention has been described with reference to one embodiment, the present invention is not limited to the above embodiment.
例えば、自己走査型イメージセンサーとjノでは、CO
Dだけでな(、B B D (B ucket 3 r
igade[)evice ) 、CI D (cha
rge InjectionDevice ) 、MO
S (lvletal 0xideS emicond
uctor )型イメージセンサ−等を用いることがで
きる。又、焦点検出り式も第4図の焦点検出光学系を用
いるものに限られるのではなく、例えば特開昭54i5
92!’i9@公報、特開昭57−70504号、特開
昭57−45510月公報等に示されているように、倣
形レンズの予定焦点面乃至はそれと共役な面にレンズレ
ットを配置すると共にその背後に自己走査型イメージセ
ンサ−を配置することにより、撮影レンズの焦点調節状
態としてデフォーカス量とデフォーカス方向を共に締出
する方式、あるいは特開昭55−155308号公報、
特開昭57−7211(1号公報、特開昭57−884
18号公報等に示されているように、撮影レンズの予定
焦点面乃至はそれと共役な面上及びその前後に夫々自己
走査型イメージセンサ−を配置し、撮影1ノンズの焦点
調節状態どしてデフ4−カス方向のみ検出J−る方式等
にもこの発明は適用■1能である。For example, in self-scanning image sensors and
Just D (, B B D (Bucket 3 r
igade[)evice), CI D(cha
rge InjectionDevice), MO
S (lvletal Oxide S emicond
For example, an image sensor of the type uctor) can be used. Furthermore, the focus detection type is not limited to the one using the focus detection optical system shown in FIG.
92! As shown in 'i9@ publication, Japanese Patent Application Laid-Open No. 57-70504, Japanese Patent Application Publication No. 57-455 October, etc., a lenslet is placed on the intended focal plane of a copying lens or a plane conjugate thereto. A method is proposed in which a self-scanning image sensor is placed behind the image sensor to exclude both the amount of defocus and the direction of defocus as the focus adjustment state of the photographic lens, or Japanese Patent Application Laid-Open No. 155308/1983,
JP-A-57-7211 (Publication No. 1, JP-A-57-884)
As shown in Publication No. 18, etc., self-scanning image sensors are arranged on the expected focal plane of the photographing lens or on a plane conjugate thereto, and in front and behind it, respectively, and the focus adjustment state of the photographing lens is The present invention can also be applied to a system in which only the differential direction is detected.
さらに、上述の丈m例(よ、転送りロックパルス発生回
路(10)が2つの位相が異なる転送りロックパルスφ
1.φ2を発生ゴる場合であるが、イメージセンサ−
アレイの電荷転送部の構成に応じて3以上の1C1相が
異なる転送り[1ツクパルスを発生させてもよく、その
場合もどれか1つの特定位相の転送りロックパルスの立
下りで電荷転送部から画像信号処理回路へ蓄積電荷の転
送を開始させるようになし、転送りロックパルス発生回
路がリセットパルスによりリセットされると直ちにでの
特定の位相の転送りロックパルスが立上るようにしてお
けばよい。Furthermore, in the above-mentioned length m example (the transfer lock pulse generation circuit (10) generates two transfer lock pulses φ with different phases),
1. In the case of generating φ2, the image sensor
Depending on the configuration of the charge transfer section of the array, three or more 1C1 phases may be used for different transfers [one lock pulse may be generated, and in that case, the charge transfer section is activated at the falling edge of the transfer lock pulse of any one specific phase. It is sufficient to start the transfer of the accumulated charge to the image signal processing circuit, and to cause the transfer lock pulse of a specific phase to rise immediately when the transfer lock pulse generation circuit is reset by the reset pulse. .
勿」L
以上FJI明1)だ通り、この発明のカメラの焦点検出
装置によれば、モニター回路出力の所定レベルの低下の
判定に応答してリセットパルスを発生させ転送りロック
パルス発生手段をリセットすると共に、ぞのリセットパ
ルスに応答してシフ1〜パルスを発生させるから、従来
のようにモニター回路出力の所定レベルの低下が判定さ
れてからシフトパルスが発生するまでに遅れが生じるこ
とがなく、被写体が明るい場合でも、自己走査型イメー
ジセンサ−アレイの電荷蓄積部で蓄積電荷が飽和してし
まう問題がなくなって、信頼できる画像信号にもとづい
て正しく撮影レンズの焦点調節状態を検出することがで
きる。As mentioned above in FJI Mei 1), according to the camera focus detection device of the present invention, a reset pulse is generated and transferred in response to a determination that the monitor circuit output has decreased to a predetermined level, and the lock pulse generation means is reset. At the same time, since the shift 1~ pulse is generated in response to the reset pulse, there is no delay between when it is determined that the monitor circuit output has dropped to a predetermined level and when the shift pulse is generated, unlike in the conventional system. Even when the subject is bright, the problem of saturation of accumulated charges in the charge accumulating section of the self-scanning image sensor array is eliminated, and the focus adjustment state of the photographic lens can be detected correctly based on reliable image signals. can.
57−
第1図はこの発明の一実施例の全体回路図、第2図は第
1図の光電交換ブロック〈1)の詳細を示す図、第3図
はイメージセンリ〜アレイの各画素を構成づるフi1−
ダイオードと積分クリアゲートの等価回路図、第4図は
上記実施例における焦点検出用光学系を示す図、第5図
はモニター回路の出力の時間的変化を示す図、第6図は
第1図の輝度判定回路(40)及びブロック(20)の
具体例を示づ回路図、第7図及び第8図は第1図の回路
の各部における81力波形を示す図、第9図は上記実施
例におけるマイクロコンビコータの動作を示すフローチ
ャート、第10図(A>(8)は上記実施例において焦
点検出動作がいかに繰返されるかを示づタイムチャート
、第11図は常にデータ処理の後、イメージセンサ−の
イメージセンサ−アレイを構成する各フAトダイオード
に電荷蓄積を開始させる場合に、焦点検出動作がいかに
繰返されるかを示すタイムヂャ−1へである。
(PA)(ICG)(SG)(SR)・・・自己走58
−
査型イメージセンサ−1(PΔ)・・・イメージセンザ
ーアレイ(N荷蓄積部)、(SR)・・・シフ1−レジ
スタ(転送部)、<VS>・・・画像信号出力回路、(
MC)・・・モニター回路、(MP)・・・モニター用
受光手段、(R8)・・・M1′l!信号発生回路、(
DFI)・・・リセッ1−パルス発生手段、(30)・
・・マイクロコンピュータ(積分クリアパルス発生手段
)、(40) (AC4)・・・判定手段、(DF2)
・・・シフ1〜パルス発生手段、(10)・・・転送り
ロックパルス発生手段。
出願人 ミノルタカメラ株式会社
59−
−1
ト一
一(cQ
ト 5
\ −一。
手続補正書
特許庁長官 若杉 和犬 殿
1、事件の表示
昭和58年特許願第230372号
2、発明の名称
自己走査型イメージセンサ−を用いたカメラの焦点検出
装置
3、補正をする者
事件との関係 出願人
住所 大阪市東区安土町2丁目30番地大阪国際ビル4
、補正命令の日付
自発補正
5、補正の対象
7メーー\\
6、補正の内容
(1) 明細書第15頁第16行目「第7図]を1第5
図」に訂正する。
(2) 同第22頁第3行目、「後に1と「入」の間に
、「あるいはその所定時間が経過する前の時点でシフト
パルスが発生する場合にはそれに同期して、」を挿入す
る。
(3)同第29頁最終行、[経過すると1の後に、[、
あるいはその所定時間経過前にシフトパルスが発生する
場合はそのシフトパルスの発生に応答して]を挿入する
。
(4) 同第30頁第9行目i(T 18)Jをr(T
19)Jにする。
以上
出願人 ミノルタカメラ株式会社57- Fig. 1 is an overall circuit diagram of an embodiment of the present invention, Fig. 2 is a diagram showing details of the photoelectric exchange block <1) in Fig. 1, and Fig. 3 is a diagram showing the configuration of each pixel of the image sensor to array. Zurufi i1-
An equivalent circuit diagram of a diode and an integral clear gate, FIG. 4 is a diagram showing the focus detection optical system in the above embodiment, FIG. 5 is a diagram showing temporal changes in the output of the monitor circuit, and FIG. 6 is a diagram similar to FIG. A circuit diagram showing a specific example of the luminance judgment circuit (40) and block (20), FIG. 7 and FIG. 8 are diagrams showing the 81 force waveforms in each part of the circuit of FIG. 10 (A>(8) is a time chart showing how the focus detection operation is repeated in the above embodiment, and FIG. 11 is a flowchart showing the operation of the micro combi coater in the example. Timer 1 shows how the focus detection operation is repeated when each photodiode that makes up the image sensor array of the sensor starts to accumulate charge. (PA) (ICG) (SG) (SR)...Self-running 58
- Scan type image sensor-1 (PΔ)...image sensor array (N load storage unit), (SR)...shift 1 register (transfer unit), <VS>...image signal output circuit, (
MC)...Monitor circuit, (MP)...Monitor light receiving means, (R8)...M1'l! Signal generation circuit, (
DFI)...Reset 1-pulse generating means, (30).
... Microcomputer (integral clear pulse generation means), (40) (AC4) ... Judgment means, (DF2)
. . . shift 1 to pulse generation means, (10) . . . transfer lock pulse generation means. Applicant: Minolta Camera Co., Ltd. 59--1 To 1 (cQ To 5 \-1) Procedural Amendment Commissioner Wakasugi Wainu, Commissioner of the Patent Office 1, Indication of the case 1982 Patent Application No. 230372 2, Title of the invention Self Relationship between camera focus detection device 3 using a scanning image sensor and the correction case Applicant Address Osaka Kokusai Building 4, 2-30 Azuchi-cho, Higashi-ku, Osaka
, Date of amendment order Voluntary amendment 5, Subject of amendment 7 \\ 6. Contents of amendment (1) ``Figure 7'' on page 15, line 16 of the specification 1 5
Corrected to ``Figure''. (2) On page 22, line 3, ``After that, between 1 and ``on,'' ``or in synchronization with the shift pulse if it occurs before the predetermined time elapses.'' insert. (3) Last line of page 29, [After 1, [,
Or, if a shift pulse is generated before the predetermined period of time has elapsed, then in response to the generation of the shift pulse] is inserted. (4) Page 30, line 9, i(T 18)J is r(T
19) Make it J. Applicant: Minolta Camera Co., Ltd.
Claims (1)
び蓄積電荷転送用の転送部を右する自己走査型イメージ
廿ンザーから転送される蓄積電荷にもとづいて画像信号
出力回路により画像信号を得、その画像信号を5F!理
演算して県影レンズの焦点調節状態を検出するカメラの
焦点検出装置において、被写体Ili!度を検出するモ
ニター用受光手段と、上記電荷蓄積部の蓄積電荷を一掃
する積分クリアパルスを発生する積分クリアパルス発生
手段と、上記積分クリアパルスの入力によって出力を所
定レベルまで回復させ、上記積分クリアパルスの消滅と
同時に上記受光手段により検出される被写体輝度に応じ
た速度で出力を低下させるモニター回路ど、このモニタ
ー回路の出力を比較すべき基準信号を出力として発生す
る基準信号発生回路と、上記モニター回路の出力がその
基準信号発生回路の出力に対して所定レベル低下したこ
とを判定する手段と、上記自己走査型イメージセンサ−
における電荷蓄積部の上記積分クリアパルス潤滅後の蓄
積電荷を」上記転送部に転送させるためのシフトパルス
を所定周期で発生するシフトパルス発生手段と、上記転
送部から上記画像信号出力回路へ蓄積電荷を転送させる
ための転送パルスを出力する転送パルス発生手段と、上
記モニター回路出力の上記所定レベルの低下の上記判定
手段による判定に応答して、上記転送パルス発生手段を
リセットするリセットパルス発生手段とを設け、このリ
セットパルス発生手段に上記シフトパルス発生手段を接
続して、上記リセッ1−パルスに応答して上記シフトパ
ルスを発生させるように構成したことを特徴とするカメ
ラの焦点検出装置。1. Charge storage that makes up the image lens array! An image signal is obtained by the image signal output circuit based on the accumulated charge transferred from the self-scanning image sensor located on the right side of the i section and the transfer section for transferring the accumulated charge, and the image signal is sent to the 5F! In a camera focus detection device that detects the focus adjustment state of a prefecture lens by performing a mathematical calculation, the object Ili! an integral clear pulse generating means that generates an integral clear pulse that wipes out the accumulated charge in the charge accumulating section; A reference signal generation circuit that generates as output a reference signal with which the output of the monitor circuit is compared, such as a monitor circuit that reduces the output at a speed corresponding to the subject brightness detected by the light receiving means at the same time as the clear pulse disappears; means for determining that the output of the monitor circuit has decreased by a predetermined level with respect to the output of the reference signal generating circuit;
a shift pulse generating means for generating a shift pulse at a predetermined period for transferring the accumulated charge of the charge accumulation section after the integral clear pulse is exhausted to the transfer section; and accumulation from the transfer section to the image signal output circuit. Transfer pulse generation means for outputting a transfer pulse for transferring charge; and reset pulse generation means for resetting the transfer pulse generation means in response to a determination by the determination means of a decrease in the predetermined level of the output of the monitor circuit. A focus detection device for a camera, characterized in that the shift pulse generating means is connected to the reset pulse generating means to generate the shift pulse in response to the reset pulse.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58230372A JPH0628415B2 (en) | 1983-12-05 | 1983-12-05 | Image processing device using self-scanning image sensor |
US06/763,338 US4660955A (en) | 1983-11-08 | 1985-08-06 | Focus condition detecting device for use in a camera |
US06/905,686 US4783701A (en) | 1983-11-08 | 1986-09-09 | Focus condition detecting device for use in a camera |
US07/251,770 US4862273A (en) | 1983-11-08 | 1988-09-30 | Focus condition detecting device for use in a camera |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58230372A JPH0628415B2 (en) | 1983-12-05 | 1983-12-05 | Image processing device using self-scanning image sensor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60121409A true JPS60121409A (en) | 1985-06-28 |
JPH0628415B2 JPH0628415B2 (en) | 1994-04-13 |
Family
ID=16906825
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58230372A Expired - Lifetime JPH0628415B2 (en) | 1983-11-08 | 1983-12-05 | Image processing device using self-scanning image sensor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0628415B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63272185A (en) * | 1986-12-27 | 1988-11-09 | Olympus Optical Co Ltd | Photoelectric converter for focus detection |
-
1983
- 1983-12-05 JP JP58230372A patent/JPH0628415B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63272185A (en) * | 1986-12-27 | 1988-11-09 | Olympus Optical Co Ltd | Photoelectric converter for focus detection |
Also Published As
Publication number | Publication date |
---|---|
JPH0628415B2 (en) | 1994-04-13 |
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