JPS60119695A - Dynamic ram - Google Patents

Dynamic ram

Info

Publication number
JPS60119695A
JPS60119695A JP58226829A JP22682983A JPS60119695A JP S60119695 A JPS60119695 A JP S60119695A JP 58226829 A JP58226829 A JP 58226829A JP 22682983 A JP22682983 A JP 22682983A JP S60119695 A JPS60119695 A JP S60119695A
Authority
JP
Japan
Prior art keywords
refresh
signal
circuit
address
low level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58226829A
Other languages
Japanese (ja)
Inventor
Yuji Sakai
祐二 酒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP58226829A priority Critical patent/JPS60119695A/en
Publication of JPS60119695A publication Critical patent/JPS60119695A/en
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)

Abstract

PURPOSE:To set a refresh time to a required minimum value by detecting one circulation of a refresh address to complete the refresh operation, therby omitting useless (2nd times) refresh cycle. CONSTITUTION:When a refresh control signal -REF goes to a low level, a detection circuit LOG is reset, an output signal goes to a high level, an output signal phi1 of a NOR gate G1 rises to a high level so as to start a timer circuit TM. A refresh address counter CONT proceeds advancing operation by a pulse signal phi2, a word line is selected by address signals a0-a8 so as to attain refresh operation. When the detection circuit LOG detects one circulation of the counter CONT, an output signal goes to a low level, and the timer circuit TM is reset forcibly, and then the advance pulse is not formed. A memory system controller brings the signal -REF to high level by the low level of the busy signal BUSY so as to complete the refresh cycle.

Description

【発明の詳細な説明】 〔背景技術〕 この発明は、ダイナミック型RAM (ランダム・アク
セス・メモリ)に関するもので、例えば、自動リフレッ
シュ回路を内蔵したダイナミック型RAMに有効な技術
に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Background Art] The present invention relates to a dynamic RAM (random access memory), and, for example, to a technique effective for a dynamic RAM with a built-in automatic refresh circuit.

〔技術背景〕[Technical background]

ダイナミック型RAMにおけるメモリセルは、情報を電
荷の形態で記憶する記憶用キャパシタとアドレス選択用
のMOSFETとによって構成される。半導体基板上に
おいて形成されたメモリセルにおいては、上記キャパシ
タに蓄積された電荷が、リーク電流等によって時間とと
もに減少してしまう。このため、常にメモリセルに正確
な情報を記憶させておくためには、メモリセルに記憶さ
れている情報を、その情報が失われる前に読み出して、
これを増幅して再び同じメモリセルに書込む動作、いわ
ゆるリフレッシュ動作を行う必要がある0例えば、64
にビットのダイナミック型RAMにおけるメモリセルの
自動リフレッシュ方式として、「電子技術J誌(DVo
12−3、NO3(DflP30〜33に示されている
自動リフレッシュ回路が公知である。すなわち、ダイナ
ミック型RAMに、リフレッシュ制御用の外部端子を設
けて、この外部端子に所定のレベルのリフレッシュ制御
信qREFを印加することにより、ダイナミック型RA
M内の複数のメモリセルが自動的にリフレッシュされる
オートリフレッシュ機能と、上記リフレッシュ信号RE
Fを所定のレベルにしつづけることにより内蔵のタイマ
ー回路を作動させて、一定周期毎に上記リフレッシュ動
作を行うセルフリフレッシュ機能とが設けられている。
A memory cell in a dynamic RAM is composed of a storage capacitor that stores information in the form of charges and a MOSFET for address selection. In a memory cell formed on a semiconductor substrate, the charge accumulated in the capacitor decreases over time due to leakage current or the like. Therefore, in order to always store accurate information in memory cells, it is necessary to read out the information stored in memory cells before the information is lost.
It is necessary to amplify this and write it into the same memory cell again, a so-called refresh operation.
``Electronic Technology J Magazine (DVo
12-3, NO3 (DflP30 to 33) are known automatic refresh circuits. That is, a dynamic RAM is provided with an external terminal for refresh control, and a refresh control signal of a predetermined level is sent to this external terminal. By applying qREF, dynamic RA
An auto-refresh function in which multiple memory cells in M are automatically refreshed, and the above-mentioned refresh signal RE
A self-refresh function is provided which operates a built-in timer circuit by keeping F at a predetermined level and performs the above-mentioned refresh operation at regular intervals.

このような自動リフレッシュ回路においては、次のよう
な問題の生しることが本願発明者の研究によって明らか
にされた。すなわち、上記の自動リフレッシュ方式では
、リフレッシュ制御信号R雫−■■■■■■■トー− EFを一定時間ロウレベル(例えばワード線が128本
ある場合には、約2M間)としてタイマー回路を作動さ
せることによって、上記全ワード線を次々に選択状態と
して全メモリセルのリフレッシュを終了させるものであ
る。ところが、上記タイマー回路によって形成されるア
ドレス歩進用のパルスの周波数は、その製造条件又は温
度依存性等によって変動するものである。このため、上
記リフレッシュ制御信号11下をロウレベルにしつづけ
る時間には、最悪条件を考慮して一定のマージンを設定
するものである。したがって、実際には128以上のリ
フレッシュサイクルが行われるととなるため、無駄なり
フレッシュサイクルが生じるという欠点がある。
The inventor's research has revealed that such an automatic refresh circuit has the following problems. That is, in the above automatic refresh method, the timer circuit is activated by keeping the refresh control signal R-EF at a low level for a certain period of time (for example, for about 2M when there are 128 word lines). By doing so, all the word lines are successively selected and the refresh of all memory cells is completed. However, the frequency of the address increment pulse generated by the timer circuit varies depending on manufacturing conditions, temperature dependence, and the like. For this reason, a certain margin is set for the time during which the lower level of the refresh control signal 11 is kept at a low level, taking into account the worst conditions. Therefore, in reality, 128 or more refresh cycles are performed, resulting in a disadvantage that some wasted refresh cycles occur.

〔発明の目的〕[Purpose of the invention]

この発明の目的は、リフレッシュ時間を必要最小に設定
できるダイナミック型RAMを提供することにある。
An object of the present invention is to provide a dynamic RAM in which the refresh time can be set to the minimum necessary.

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
The above and other objects and novel features of this invention include:
It will become clear from the description of this specification and the accompanying drawings.

〔発明の概要〕[Summary of the invention]

本願において開示される発明のうち代表的なものの概要
を簡串に説明すれば、下記の通りである。
A brief summary of typical inventions disclosed in this application is as follows.

すなわち、リフレッシュアドレスの1回りを検出して、
リフレッシュ動作を終了させるとともに、その信号を外
部に送出することによって、無駄な(2回目)リフレッ
シュサイクルを省略するものである。
In other words, by detecting one round of the refresh address,
By terminating the refresh operation and sending the signal to the outside, a wasteful (second) refresh cycle is omitted.

〔実施例〕〔Example〕

第1図には、この発明の一実施例の回路図が示されてい
る。
FIG. 1 shows a circuit diagram of an embodiment of the present invention.

同図に示した実施例回路では、nチャンネル間O3FE
Tを代表とするI G F E T (I naula
ted(fate Field Effect Tra
nsistor )を例にして説明する。
In the example circuit shown in the figure, O3FE between n channels
I G F E T (I naula
ted(fate Field Effect Tra
This will be explained using ``nsistor'' as an example.

1ビツトのメモリセルMCは、その代表として示されて
いるように情報記憶キャパシタCsとアドレス選択用M
O3FETQmとからなり、論理″1”、“θ″ノ情報
キャパシタCs ニ電荷カ育るか無いがの形で記憶され
る。
A 1-bit memory cell MC, as shown as a representative, has an information storage capacitor Cs and an address selection M
03FETQm, and the information of logic "1" and "θ" is stored in the form of a capacitor Cs, whether or not a charge is generated.

情報の読み出しは、MO5FETQmをオン状態にして
キャパシタc3を共通のデータ線DLにつなぎ、データ
線DLの電位がキャパシタCsに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。
To read information, turn on the MO5FETQm, connect the capacitor c3 to the common data line DL, and sense how the potential of the data line DL changes depending on the amount of charge accumulated in the capacitor Cs. carried out by.

メモリセルMCを小さく形成し、かつ共通のデータII
IADLに多くのメモリセルをつないで高集積大容量の
メモリマトリックスにしであるため、上記キャパシタC
sと、共通データ線DLの浮遊容量Co(図示せず〉と
の関係は、Cs / Coの比が非常に小さな値になる
。したがって、上記キャパシタCsに蓄積された電荷量
によるデータ線DLの電位変化は、非常に微少な信号と
なっている。
Memory cells MC are formed small and common data II
Since many memory cells are connected to the IADL to form a highly integrated and large capacity memory matrix, the capacitor C
The relationship between s and the stray capacitance Co (not shown) of the common data line DL is that the ratio of Cs/Co is a very small value.Therefore, the amount of charge accumulated in the capacitor Cs increases the capacitance of the data line DL. The potential change is a very small signal.

このような微少な信号を検出するための基準としてダミ
ーセルDCが設けられている。このダミーセルDCは、
そのキャパシタCdの容fiklliがメモリセルMC
のキャパシタCsのほぼ半分であることを除き、メモリ
セルMCと同じ製造条件、同じ設計定数で作られている
。キャパシタCdは、アドレッシングに先立って、MO
3FETQd’によって接地電位に充電される。
A dummy cell DC is provided as a reference for detecting such a minute signal. This dummy cell DC is
The capacity fiklli of the capacitor Cd is the memory cell MC.
It is made under the same manufacturing conditions and the same design constants as the memory cell MC, except that it is approximately half the size of the capacitor Cs of the memory cell MC. Capacitor Cd is connected to MO before addressing.
It is charged to ground potential by 3FETQd'.

上記のように、キャパシタCdは、キャパシタCaの約
半分の容量値に設定されているので、メモリセルMCか
らの読み出し信号あほぼ半分に等しい基準電圧を形成す
ることになる。
As described above, since the capacitor Cd is set to have a capacitance value that is approximately half that of the capacitor Ca, it forms a reference voltage that is approximately half the value of the read signal from the memory cell MC.

同図においてSAは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号(センスア
ンプ制御信号)φpal+φpa2で決まるセンス期間
に拡大するセンスアンプであり(その動作は後述する)
、1対の平行に配置された相補データMADL、DLに
その入出力ノードが結合されている。相補データ線DL
、DLに結合されるメモリセルの数は、−検出精度を上
げるため等しくされ、DL、DLのそれぞれに1個ずつ
のダミーセルが結合されている。また、各メモリセルM
Cは、1本のワード線WLと相補対データ線の一方との
間に結合される。各ワード線WLは双方のデータ線対と
交差しているので、ワード線WLに生じる雑音成分が静
電結合によりデータ線にのっても、その雑音成分が双方
のデータ線対DL。
In the figure, SA is a sense amplifier that expands the difference in potential change caused by the above-mentioned addressing into a sensing period determined by a timing signal (sense amplifier control signal) φpal+φpa2 (its operation will be described later).
, its input/output nodes are coupled to a pair of parallelly arranged complementary data MADL, DL. Complementary data line DL
, DL are made equal in order to increase detection accuracy, and one dummy cell is coupled to each of DL and DL. In addition, each memory cell M
C is coupled between one word line WL and one of the complementary pair of data lines. Since each word line WL intersects both data line pairs, even if a noise component generated on the word line WL is transferred to the data line due to capacitive coupling, the noise component crosses both data line pairs DL.

DLに等しく現れ、差動型のセンスアンプSAによって
相殺される。
It appears equally at DL and is canceled by the differential sense amplifier SA.

上記アドレッシングにおいて、相補データ線対DL、D
Lの一方に結合されたメモリセルMCが選択された場合
、他方のデータ線には必ずダミーセルDCが結合される
ように一対のダミーワード線DWL、DWLの一方が選
択される。
In the above addressing, complementary data line pair DL, D
When a memory cell MC coupled to one of the data lines L is selected, one of the pair of dummy word lines DWL, DWL is selected so that the dummy cell DC is always coupled to the other data line.

上記センスアンプSAは、一対の交差結線されたMO3
FETQI、Q2を有し、これらの正帰還作用により、
相補データ線DL、DLに現れた微少な信号を差動的に
増幅する。この正帰還動作は、2段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたMO3FE
TQ7が比較的早いタイミング信号φp’alによって
導通し始めると同時に開始され、アドレッシングによっ
て相補データ1jlDL、DLに与えられた電位差に基
づき高い方のデータ線電位は遅い速度で、低い方のそれ
は速い速度で共にその差が広がりながら下降していく、
この時、上記電圧差がある程度大きくなったタイミング
で比較的大きいコンダクタンス特性にされたMO3FE
TQ8がタイミング信号φpa2によって導通するので
、上記低い方のデータ線電位が急速に低下する。このよ
うに2段階にわけてセンスアンプSAの動作を行わせる
ことによって、上記高い方の電位落ち込みを防止する。
The sense amplifier SA has a pair of cross-wired MO3
It has FETQI and Q2, and due to their positive feedback,
A minute signal appearing on complementary data lines DL, DL is differentially amplified. This positive feedback operation is performed in two stages, and the MO3FE has relatively low conductance characteristics.
It starts at the same time that TQ7 starts to conduct by a relatively early timing signal φp'al, and based on the potential difference given to complementary data 1jlDL and DL by addressing, the higher data line potential is at a slow speed, and the lower one is at a faster speed. As the difference widens, the difference continues to decline.
At this time, at the timing when the voltage difference becomes large to a certain extent, the MO3FE which has a relatively large conductance characteristic
Since TQ8 is made conductive by the timing signal φpa2, the lower data line potential rapidly drops. By operating the sense amplifier SA in two stages in this manner, the drop in the higher potential is prevented.

こうして低い方の電位が交差結合MO3FETのしきい
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧Vccより低く、上記しきい値
電圧より高い電位に留まるとともに、低い方の電位は最
終的に接地電位(Ov)に到達する。
In this way, when the lower potential drops below the threshold voltage of the cross-coupled MO3FET, the positive feedback operation ends, and the higher potential drops lower than the power supply voltage Vcc and remains at a potential higher than the threshold voltage. , the lower potential eventually reaches the ground potential (Ov).

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルMCの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
け取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Vccに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理109として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ARである。このアクティブリストア
回路ARは、ロウレベルの信号に対して何ら影響を与え
ずハイレベルの信号にのみ選択的に電源電圧Vccの電
位にブートストする働きがある。
During the above-mentioned addressing, the stored information in the memory cell MC, which is about to be destroyed, is recovered by directly receiving the high-level or low-level potential obtained by this sensing operation. However, as described above, if the high level drops by more than a certain level with respect to the power supply voltage Vcc, a malfunction that is read as logic 109 occurs while reading and rewriting are repeated several times. An active restore circuit AR is provided to prevent this malfunction. This active restore circuit AR has the function of selectively bootstrapping only high level signals to the potential of power supply voltage Vcc without having any effect on low level signals.

同図において代表として示されているデータ線対DL、
DLは、カラムスイッチCWを構成するMO3FETQ
3.Q4を介しエコモン相補データ線対CDL、CDL
に接続される。他の代表として示されているデータ線対
についても同様なMO3FETQ5.Q6を介してコモ
ン相補データ線対CDL、CDLに接続される。このコ
モン相補データ線対CDL、CDLには、出力アンプを
含むデータ出力バッファDOJの入力端子とデータ入カ
バソファDIRの出力端子に接続される。
A data line pair DL, which is shown as a representative in the figure,
DL is MO3FETQ that constitutes column switch CW
3. Ecommon complementary data line pair CDL, CDL via Q4
connected to. Similar MO3FETQ5. It is connected to the common complementary data line pair CDL, CDL via Q6. The common complementary data line pair CDL, CDL is connected to an input terminal of a data output buffer DOJ including an output amplifier and an output terminal of a data input buffer sofa DIR.

ロウデコーダ及びカラムデコーダRC−DCRは、アド
レスパッツァADBで形成された内部相補アドレス信号
を受けて、1本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びダミー
セルのアドレッシングを行う、すなわち、ロウアドレス
ストローブ信号RASにより形成されたタイミング信号
φarに同期して外部アドレス信号AXO〜AXiをア
ドレスバッファADHに取込み、口゛ウデコーダR−D
CRに伝えるとともに、ワード線選択タイミング信号φ
Xにより所定のワード線及びダミーワード線選択動作を
行う。そして、カラムアドレスストローブ信号CASに
より形成されたタイミング信号φacに同期して外部ア
ドレス信号AYO〜AYiをアドレスバッファADBに
取込み、カラムデコーダC−DCRに伝えるとともに、
データ線選択タイミング信号φyによりデータ線の選択
動作を行う。
The row decoder and column decoder RC-DCR receives the internal complementary address signal formed by the address padzer ADB, forms one word line, a dummy word line, and a column switch selection signal to address memory cells and dummy cells. In other words, the external address signals AXO to AXi are taken into the address buffer ADH in synchronization with the timing signal φar generated by the row address strobe signal RAS, and the external address signals AXO to AXi are taken into the address buffer ADH.
CR and word line selection timing signal φ
A predetermined word line and dummy word line selection operation is performed by X. Then, external address signals AYO to AYi are taken into address buffer ADB in synchronization with timing signal φac generated by column address strobe signal CAS, and transmitted to column decoder C-DCR.
A data line selection operation is performed using a data line selection timing signal φy.

タイミング制御回路TCは、外部から供給されたアドレ
スストローブ信号RAS、CASと、ライトイネーブル
信号WEとを受け、上記代表として示されたタイミング
信号の他各種タイミング信号を形成する。
The timing control circuit TC receives address strobe signals RAS, CAS and a write enable signal WE supplied from the outside, and forms various timing signals in addition to the representative timing signals shown above.

リフレッシュ制御回路REFCは、特に制限されないが
、タイマー回路と、内部ロウアドレス信号axO−ax
iを形成するカウンタ回路と、このカウンタ回路の1回
りを検出してリフレッシュ動作を停止させる検出回路と
を含んでおり、外部端子から供給されるリフレッシュ信
号REFにより起動される。また、上記検出回路の出力
信号BUSYは、外部端子から送出される。
The refresh control circuit REFC includes, but is not particularly limited to, a timer circuit and an internal row address signal axO-ax.
It includes a counter circuit that forms a counter circuit i, and a detection circuit that detects one round of this counter circuit and stops the refresh operation, and is activated by a refresh signal REF supplied from an external terminal. Further, the output signal BUSY of the detection circuit is sent out from an external terminal.

第2図には、上記リフレッシュ制御回路REFCの一実
施例の回路図が示されている。
FIG. 2 shows a circuit diagram of an embodiment of the refresh control circuit REFC.

回路記号TMで示されているのは、タイマー回路であり
、リフレッシュ制御信号REFのレベルを監視して、オ
ート又セルフリフレッシュ動作の動作モードを識別する
。回路記号C0NTで示されているのは、リフレッシュ
アドレスカウンタであり、リフレッシュ用の内部相補ア
ドレス信号10〜18を形成する。これらのタイマー回
路TMとリフレッシュアドレスカウンタC0NTは、次
の論理ゲート回路によって制御される。
Denoted by the circuit symbol TM is a timer circuit that monitors the level of the refresh control signal REF to identify the operating mode of auto or self-refresh operation. A refresh address counter is designated by the circuit symbol C0NT and forms internal complementary address signals 10-18 for refresh. These timer circuit TM and refresh address counter C0NT are controlled by the following logic gate circuit.

外部端子から供給されるリフレッシュ制御信号REVは
、NOR(ノア)ゲート回路G1の一方の入力に供給さ
れる。このNORゲート回路G1の他方の入力には、上
記タイマー回路TMの出力信号φ3が供給される。そし
て、このNORゲート回路G1の出力信号φ1は、一方
においてタイマー回路TMの起動信号として供給され、
他方において、遅延回路DLとインバータ回路IVを通
して反転遅延される。この反転遅延信号と上記出力信号
φ1とは、ANDゲート回路G2に入力される。これに
よって、上記信号φ1の立ち上がりに同期し、上記遅延
回路DLで設定された時間のパルス幅を持つパルスφ2
が形成される。このパルスφ2は、リフレッシュアドレ
スカウンタC0NTに入力され、そのリフレッシュアド
レス歩進動作のために用いられる。
A refresh control signal REV supplied from an external terminal is supplied to one input of a NOR gate circuit G1. The output signal φ3 of the timer circuit TM is supplied to the other input of the NOR gate circuit G1. The output signal φ1 of this NOR gate circuit G1 is supplied on the one hand as a starting signal to the timer circuit TM,
On the other hand, the signal is inverted and delayed through the delay circuit DL and the inverter circuit IV. This inverted delay signal and the output signal φ1 are input to an AND gate circuit G2. As a result, a pulse φ2 is synchronized with the rise of the signal φ1 and has a pulse width of the time set by the delay circuit DL.
is formed. This pulse φ2 is input to the refresh address counter C0NT and used for its refresh address increment operation.

この実施例では、特に制限されないが、上記リフレッシ
ュアドレスカウンタC0NTによって形成されたアドレ
ス信号のレベルを識別する検出回路LOGによって、そ
の1回りの針数動作が検出される。この検出回路LOG
の検出信号は、特に・制限されないが、一方において上
記タイマー回路TMのりセント信号Rとして用いられ、
他方において外部端子からビジー信号BUSYとして送
出される。なお、上記検出回路LOGは、リフレッシュ
制御信号REFによってリセットされる。
In this embodiment, the number of stitches in one revolution is detected by the detection circuit LOG which identifies the level of the address signal generated by the refresh address counter C0NT, although this is not particularly limited. This detection circuit LOG
On the one hand, the detection signal of the above-mentioned timer circuit TM is used as the cent signal R, although it is not particularly limited.
On the other hand, it is sent out as a busy signal BUSY from the external terminal. Note that the detection circuit LOG is reset by a refresh control signal REF.

この実施例のリフレッシュ制御回路REFCの動作を第
3図のタイミング図に従って説明する。
The operation of the refresh control circuit REFC of this embodiment will be explained according to the timing diagram of FIG.

外部端子から供給されるリフレッシュ制御信号REFが
ロウレベル(論理“0°)に変化すると、上記検出回路
LOGがリセットされ、その出力信号をハイレベルとす
る。これによって、ビジー状態であることを外部に設け
られたメモリ制御装置に伝える。また、後述するように
タイマー回路TMは起動されていないので、その出力信
号φ3がロウレベルになっているので、NORゲート回
路G1の出力信号φ1がハイレベル(!!i理“1”)
に立ち上がる。この出力信号φ1は、一方においてタイ
マー回路TMを起動させる。これによって、タイマー回
路TMが起動され、上記設定された時間の計時動作を行
う。また、他方において上記出力信号φ1は、上記遅延
回路DLにより設定されたパルス幅のパルス信号φ2に
変換される。すなわち、パルス信号φ2は、その立ち上
がりが上記信号φ1の立ち上がりに同期し、その立ち下
がりが上記遅延回路DLの遅延時間により規定されたも
のとなる。このパルス信号φ2によりリフレッシュアド
レスカウンタC0NTは、その歩進動作を行う。また、
上記信号φ1のハイレベルへの変化によって、上記第1
図のマルチプレクサMPXは、上記リフレッシュアドレ
スカウンタC0NT側に切り換えられている。
When the refresh control signal REF supplied from the external terminal changes to low level (logic "0°"), the detection circuit LOG is reset and its output signal becomes high level.This allows the busy state to be notified externally. Furthermore, as will be described later, since the timer circuit TM is not activated, its output signal φ3 is at a low level, so the output signal φ1 of the NOR gate circuit G1 is at a high level (! !i logic “1”)
stand up. This output signal φ1 activates the timer circuit TM on the one hand. As a result, the timer circuit TM is activated and performs a timing operation for the set time. On the other hand, the output signal φ1 is converted into a pulse signal φ2 having a pulse width set by the delay circuit DL. That is, the rise of the pulse signal φ2 is synchronized with the rise of the signal φ1, and the fall thereof is defined by the delay time of the delay circuit DL. This pulse signal φ2 causes the refresh address counter C0NT to perform its increment operation. Also,
Due to the change of the signal φ1 to high level, the first
The multiplexer MPX in the figure is switched to the refresh address counter C0NT side.

したがって、上記リフレッシュアドレスカウンタC0N
Tの歩進動作によって変化されたアドレス信号10〜1
8によりワード線選択動作が行われることによってリフ
レッシュ動作が実施されることになる。
Therefore, the refresh address counter C0N
Address signals 10 to 1 changed by stepping operation of T
8, a word line selection operation is performed and a refresh operation is performed.

上記リフレッシュ制御信号REFがロウレベルのままな
らば、タイマー回路TMが一定時間経過後にその出力信
号φ3をハ・fレベルにする。これによって、N OR
ゲート回路G1の出力(M号φ1がロウレベルになる。
If the refresh control signal REF remains at the low level, the timer circuit TM sets its output signal φ3 to the H/f level after a certain period of time has elapsed. This allows N OR
The output of the gate circuit G1 (M signal φ1 becomes low level).

これによって、タイマー回路TMは、一旦リセットされ
る。したがって、タイマー回路TMのりセント動作によ
りその出力信号φ3が再びロウレベルに変化する。これ
により、NORゲート回路G1の出力信号φ1がハイレ
ベルになって上記同様な動作を繰り返す。以上の動作は
、リフレッシュ制御信号REFがロウレベルであり続け
る状態でつあって、検出回路LOGがその1回り(全メ
モリセルのリフレッシュ動作の終了)まで繰り返えされ
る。すなわち、検出回路LOGが上記リフレッシュアド
レスカウンタc。
As a result, the timer circuit TM is once reset. Therefore, the output signal φ3 of timer circuit TM changes to low level again due to the rising operation of timer circuit TM. As a result, the output signal φ1 of the NOR gate circuit G1 becomes high level, and the same operation as described above is repeated. The above operation is repeated until the detection circuit LOG completes one cycle (the completion of the refresh operation for all memory cells) while the refresh control signal REF continues to be at a low level. That is, the detection circuit LOG is the refresh address counter c.

NTの1回りを検出すると、その出力信号をロウレベル
にしてタイマー回路’1’ Mを強制的にリセット状態
にするので、以後上記のような歩進パルスが形成されな
いからである。
This is because when one rotation of NT is detected, the output signal is set to a low level and the timer circuit '1' M is forcibly reset, so that the above-mentioned step pulse is no longer generated.

また、上記ビジー信号BUSYをロウレベルにして送出
するので、図示しないメモリシステム制御装置は、上記
ビジー信号BUSYのロウレベルによって、上記リフレ
ッシュ制御信号REFをハイレベルにして、ダイナミッ
ク型RAMのリフレッシュサイクルを終了させる。
Further, since the busy signal BUSY is sent at a low level, the memory system control device (not shown) sets the refresh control signal REF to a high level in response to the low level of the busy signal BUSY, and ends the refresh cycle of the dynamic RAM. .

なお、上記リフレッシュ制御信号1百1のロウレベルの
期間を上記タイマー回路TMの設定時間以下に短くする
と、上記リフレッシュ制御信号nEFのロウレベルに同
期して、パルス信号φ2が形成されるので、このリフレ
ッシュ制御信号に〒Fの周期に従ったオートリフレッシ
ュ動作が行われるものである。この場合には、上記リフ
レッシュ制御信号π百1のロウレベル毎に検出回路LO
Gがリセットされるので、検出回路LOGは上記のよう
な動作をおこなわない。
Note that if the low level period of the refresh control signal 101 is shortened to less than the set time of the timer circuit TM, the pulse signal φ2 is generated in synchronization with the low level of the refresh control signal nEF, so that this refresh control An auto-refresh operation is performed on the signal according to the period of 〒F. In this case, the detection circuit LO
Since G is reset, the detection circuit LOG does not perform the above operation.

〔リノ 果〕[Rino Ka]

(1)リフレッシュ制御信号REFをロウレベルにしつ
づけることによって行われるセルフリフレッシュ動作に
おいて、リフレッシュアドレスカウンタの1回りを検出
することによっ°C,製造条件又は温度変化に無関係に
実際に行われた全メモリセルのリフレッシュ動作が終了
したとき、その動作を停止させることができる。これに
よって、無駄なりフレッシュサイクルを省略できるとい
う効果が得られる。
(1) In the self-refresh operation performed by keeping the refresh control signal REF at a low level, all memory actually performed is detected by detecting one rotation of the refresh address counter regardless of °C, manufacturing conditions, or temperature changes. When the cell refresh operation is completed, the operation can be stopped. This has the effect of omitting unnecessary fresh cycles.

(2)上記(11によって、リフレッシュ動作に要する
時・ 間を必要最小にできるから、その分書込み又は読
み出しを行う時間を増加させることができるという効果
が得られる。
(2) According to (11) above, the time required for the refresh operation can be minimized, so that the time required for writing or reading can be increased accordingly.

(3)上記(1)によって、無駄なりフレッシュサイク
ルが省略できるので、その分低消費電力化を図ることが
できるという効果が得られる。
(3) According to the above (1), unnecessary fresh cycles can be omitted, so that an effect can be obtained that power consumption can be reduced accordingly.

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記検出回路
LOGは、リフレッシエアドレスの1回りを検出するカ
ウンタ回路によって構成され、その検出出力は、そのオ
ーバーフロー信号を利用するものであってもよい。また
、第2図の実施例において、上記検出回路LOGによっ
て形成された検出出力は、オアゲート回路G1又はアン
ドゲート回路G2を閉じることによって、リフレッシュ
動作を停止させるものであってもよい、さらに、上記リ
フレッシュアドレスの歩進用のパルスは、発信回路によ
って形成するものであってもよい。
Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that this invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor. For example, the detection circuit LOG may be constituted by a counter circuit that detects one cycle of the refresher address, and its detection output may utilize the overflow signal. Further, in the embodiment of FIG. 2, the detection output formed by the detection circuit LOG may stop the refresh operation by closing the OR gate circuit G1 or the AND gate circuit G2. The pulse for incrementing the refresh address may be generated by a transmitting circuit.

【利用分野〕[Application field]

この発明は、リフレッシュ動作を必要ずとるダイナミッ
ク型RAMに広く利用できる。
The present invention can be widely used in dynamic RAMs that do not require refresh operations.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、この発明の一実施例を示すダイナミック型R
AMのブロック図、 第2図は、第1図におけるリフレッシュ制御回路の一実
施例を示す回路図、 第3図は、第2図の実施例回路の動作の一例を示すタイ
ミング図である。
FIG. 1 shows a dynamic type R showing an embodiment of the present invention.
A block diagram of AM. FIG. 2 is a circuit diagram showing an embodiment of the refresh control circuit in FIG. 1. FIG. 3 is a timing chart showing an example of the operation of the embodiment circuit in FIG.

Claims (1)

【特許請求の範囲】 1、外部端子から一供給されたりフレッシュ制御信号を
受けて起動され、一定時間以上供給され続けたりフレッ
シュ制御信号を識別するタイマー回路と、このタイマー
回路の出力信号に従ってリフレッシュアドレスを歩進さ
せるアドレスカウンタと、このアドレスカウンタの1回
りを検出する検出回路とを含み、上記検出回路の検出信
号によってリフレッシュ動作を終了させるとともに、そ
のリフレッシュ終了信号を外部端子から送出する自動リ
フレッシュ制御回路を具備することを特徴とするダイナ
ミック型RAM。 2、上記アドレスカウンタは、上記一定時間以内で供給
されたりフレッシュ制御信号の到来毎にもリフレッシュ
アドレスを歩進させるものであることを特徴とする特許
請求の範囲第1項記載のダイナミック型RAM。
[Scope of Claims] 1. A timer circuit that is activated in response to a fresh control signal supplied from an external terminal, continues to be supplied for a certain period of time, or identifies a fresh control signal, and a refresh address according to the output signal of this timer circuit. automatic refresh control that includes an address counter that increments the address counter, and a detection circuit that detects one rotation of the address counter, and that terminates the refresh operation based on the detection signal of the detection circuit, and sends out the refresh end signal from an external terminal. A dynamic RAM characterized by comprising a circuit. 2. The dynamic RAM according to claim 1, wherein the address counter increments the refresh address each time the refresh address is supplied within the certain period of time or every time a refresh control signal arrives.
JP58226829A 1983-12-02 1983-12-02 Dynamic ram Pending JPS60119695A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58226829A JPS60119695A (en) 1983-12-02 1983-12-02 Dynamic ram

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58226829A JPS60119695A (en) 1983-12-02 1983-12-02 Dynamic ram

Publications (1)

Publication Number Publication Date
JPS60119695A true JPS60119695A (en) 1985-06-27

Family

ID=16851228

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58226829A Pending JPS60119695A (en) 1983-12-02 1983-12-02 Dynamic ram

Country Status (1)

Country Link
JP (1) JPS60119695A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62165790A (en) * 1986-01-17 1987-07-22 Minolta Camera Co Ltd Dram refresh circuit
US5075886A (en) * 1988-07-06 1991-12-24 Kabushiki Kaisha Toshiba Refresh control circuit of pseudo static random access memory and pseudo static random access memory apparatus

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62165790A (en) * 1986-01-17 1987-07-22 Minolta Camera Co Ltd Dram refresh circuit
US5075886A (en) * 1988-07-06 1991-12-24 Kabushiki Kaisha Toshiba Refresh control circuit of pseudo static random access memory and pseudo static random access memory apparatus

Similar Documents

Publication Publication Date Title
JP2856598B2 (en) Dynamic random access memory device
JPH10334656A (en) Multi-transistor dynamic random access memory array architecture for simultaneous refresh of a plurality memory cells during data reading operation
JPS60234298A (en) Semiconductor integrated circuit
US6392958B1 (en) Asynchronous SRAM compatible memory device using DRAM cell and method for driving the same
US6542426B2 (en) Cell data protection circuit in semiconductor memory device and method of driving refresh mode
JPH06124587A (en) Dynamic random access memory device
JPH01194194A (en) Semiconductor memory device
JP4234340B2 (en) Virtual static random access memory device
US6501701B2 (en) Semiconductor memory device
US5150329A (en) Dynamic memory with a refresh control circuit
JPS62223891A (en) Semiconductor memory device
JPH0522316B2 (en)
US6292429B1 (en) Synchronous semiconductor memory device allowing data to be satisfactorily rewritten therein
JPS60119695A (en) Dynamic ram
JPS61190794A (en) Dynamic type ram
JP2658533B2 (en) Semiconductor storage device
JPH0147940B2 (en)
JPS6013396A (en) Dynamic type random access memory
JPS63155495A (en) Pseudo static memory device
JPH0750551B2 (en) Semiconductor memory device
JPS60246094A (en) Dynamic ram
JPS59152589A (en) Dynamic ram
JP2585978B2 (en) Dynamic RAM
JPS60224193A (en) Semiconductor integrated circuit device
JPS61170993A (en) Semiconductor storage device