JPS60117983A - Transmission method of component video signal - Google Patents
Transmission method of component video signalInfo
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- JPS60117983A JPS60117983A JP58225867A JP22586783A JPS60117983A JP S60117983 A JPS60117983 A JP S60117983A JP 58225867 A JP58225867 A JP 58225867A JP 22586783 A JP22586783 A JP 22586783A JP S60117983 A JPS60117983 A JP S60117983A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
この発明はコンポーネントビデオ信号を一本の伝送路で
伝送できるようにしたコンポーネントビデオ信号の伝送
方法に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a component video signal transmission method that allows the component video signal to be transmitted over a single transmission path.
背景技術とその問題点
ビデオ信号を伝送するにはコンポーネントビデオ信号の
まま伝送する場合と、コンポジントビデオ信号に変換し
て伝送する場合とがあるが、最近では、後者よりも前者
の信号伝送方式が採用されている。これは前者の伝送方
式の方が信号伝送及び記録において画質劣化が少ないこ
と、カラ・−フレーミングの問題がないことなどの理由
による。BACKGROUND TECHNOLOGY AND PROBLEMS There are two ways to transmit a video signal: one is to transmit the component video signal as it is, and the other is to convert it to a composite video signal and then transmit it.Recently, the former signal transmission method is preferred over the latter. has been adopted. This is because the former transmission method causes less deterioration in image quality during signal transmission and recording, and does not have the problem of color framing.
しかしながら、前者の信号伝送方式を採用すると、一般
に3本の伝送路を必要とする欠点がある。However, when the former signal transmission method is adopted, there is a drawback that three transmission lines are generally required.
そこで、1ライン分のコンポーネントビデオ信号をそれ
ぞれ圧縮して1本の伝送路で伝送、記録しようとする試
みが最近発表されている。Therefore, an attempt has recently been announced to compress each line of component video signals and transmit and record them over a single transmission path.
例えば、第1図A−Cに示すように、輝度信号Y1一対
のコンポーネント色信号例えば一対の色差信号R−YS
B−Yよりなるコンポーネントビデオ信号の場合、輝度
信号Yの時間軸を2倍に圧縮し、一対の色差信号R−Y
、B−Yの時間軸を4倍に圧縮して、第1図りに示すよ
うな時分割多重信号を形成している。こうするとコンポ
ーネントビデオ信号の信号帯域は広帯域(輝度信号Yの
帯域は4.5MH2であるので略9.OMflz)とな
るが、1本の伝送路で伝送できる。For example, as shown in FIG. 1A-C, a luminance signal Y1 and a pair of component color signals, for example, a pair of color difference signals R-YS
In the case of a component video signal consisting of B-Y, the time axis of the luminance signal Y is compressed twice, and a pair of color difference signals R-Y
, B-Y are compressed four times to form a time division multiplexed signal as shown in the first diagram. In this case, the signal band of the component video signal becomes a wide band (the band of the luminance signal Y is 4.5 MH2, so approximately 9.OMflz), but it can be transmitted through one transmission path.
この時分割多重信号を受信して元のコンポーネントビデ
オ信号に変換する場合には、時分割多重倍−号に挿入さ
れた時間軸変換用の基準信号が用いられる。基準信号と
しては一般に、水平同期パルスPHが用いられる。When receiving this time division multiplex signal and converting it into the original component video signal, a reference signal for time axis conversion inserted into the time division multiplex signal is used. A horizontal synchronization pulse PH is generally used as the reference signal.
しかし、水平同期パルスPRを用いた場合この水平同期
パルスPI(の位相が信号伝送系や記録系を通過するこ
とにより若干ずれると、輝度信号Y、色差信号R−Y、
B−Yの圧縮比が違うため、信号変換後の輝度信号Yと
一対の色差信号R−Y、B−Yとの位相がずれてしまう
。However, when using the horizontal synchronizing pulse PR, if the phase of the horizontal synchronizing pulse PI (PI) shifts slightly due to passing through the signal transmission system and recording system, the luminance signal Y, color difference signal RY,
Since the compression ratios of BY are different, the luminance signal Y after signal conversion and the pair of color difference signals R-Y and B-Y are out of phase.
すなわち、第2図に示すように水平同期パルスPRがΔ
tだけ位相ずれを起こすことによって、第2図Cに示す
ように時分割多重信号のサンプリング開始点が同じくΔ
tだけずれるため、デコード後の輝度信号Yと色差信号
R−Y (B−Yも同様)のずれは4Δtとなる(第2
図り、 E)。このずれによって画質が大幅に劣化する
ことになる。That is, as shown in FIG.
By causing a phase shift by t, the sampling start point of the time-division multiplexed signal is at the same point Δ, as shown in Figure 2C.
Since there is a difference of t, the difference between the decoded luminance signal Y and color difference signal R-Y (same for B-Y) is 4Δt (second
Figure, E). This shift causes a significant deterioration in image quality.
発明の目的
そこで、この発明では時分割多重信号で伝送、記録する
ような場合に生ずるY/Cの位相ずれを簡単な構成で除
去したものである。Purpose of the Invention Therefore, the present invention uses a simple configuration to eliminate the Y/C phase shift that occurs when transmitting and recording time-division multiplexed signals.
発明の概要
そのため、この発明においては、コンポーネントビデオ
信号の各垂直ブランキング区間に所定の周波数を有する
基準信号を挿入し、この基準信号を上記所定の圧縮比に
より圧縮して時分割多重信号と共に伝送して、エンコー
ド時それぞれの基準信号の位相を合わせることにより、
エンコード時のY/C間の位相ずれをなくしたものであ
る。SUMMARY OF THE INVENTION Therefore, in the present invention, a reference signal having a predetermined frequency is inserted into each vertical blanking section of a component video signal, and this reference signal is compressed by the predetermined compression ratio and transmitted together with the time division multiplexed signal. By adjusting the phase of each reference signal during encoding,
This eliminates the phase shift between Y and C during encoding.
実施例
続いて、この発明の一例を時分割多重信号をVTRに記
録しまたこれより再生して元のコンポーネントビデオ信
号に変換する場合に適用した場合につき、第3図以下を
参照して詳細に説明する。EmbodimentNext, an example of the invention will be described in detail with reference to FIG. explain.
第3図はコンポーネントビデオ信号を時分割多重信号に
変換して記録する記録系に設けられたデジタル時分割多
重信号の形成回路αφの一例である。FIG. 3 is an example of a digital time division multiplex signal forming circuit αφ provided in a recording system that converts a component video signal into a time division multiplex signal and records the signal.
端子(IY)に供給された輝度信号YはA/D変換器(
2Y)にてデジタル信号に変換される。そのサンプリン
グ周波数はこの例では826N+ ’(fhは水平周波
数)である。デジタル信号は後述する基準信号挿入用の
スイッチング回路(3Y)を介してメモリ装置(4Y)
に供給される。The luminance signal Y supplied to the terminal (IY) is sent to the A/D converter (
2Y) is converted into a digital signal. The sampling frequency is 826N+' (fh is the horizontal frequency) in this example. The digital signal is sent to the memory device (4Y) via a switching circuit (3Y) for reference signal insertion, which will be described later.
supplied to
メモリ装置(4Y)はIHのメモリ容量を有する2個の
メモリ (5AY )、(58Y )で構成され、一方
が書込みモードにあるときは他方のメモリは読み出しモ
ードとなるようにコントロールされる。The memory device (4Y) is composed of two memories (5AY) and (58Y) having an IH memory capacity, and is controlled so that when one memory is in the write mode, the other memory is in the read mode.
そのためにメモit (5AY >、(5BY )の人
出側にはIH毎に交互に切−り換えられる切換回路 (
6v)(7v)が設けられる。メモリ (5AY )、
(58Y )のコントロールはクロック及びコントロー
ル信号の発生器(20)からのコントロール信号によっ
て行われる。 (30)はモード゛コントロール回路で
あり、メモリ装置(4Y)に対しては一対のアンド回路
(31八)、(31B )と、一対のスイッチ(34A
)、(34B )により行われる。まず、626f
hの書込みクロックは一対のスイッチ(34A )、(
34B )を介して一対のアンド回路(31A )、(
31B )に供給され、また1252fhの読み出しク
ロックが読み出しモードに応じて切換えられる切換スイ
ッチ(37)と一対のスイッチ(34A )、(34B
)を介して一対のアンド回路((31A )、(31
B )に供給される。For this purpose, there is a switching circuit (5AY>, (5BY)) that is switched alternately for each IH on the exit side of the memo (5AY>, (5BY).
6v) (7v) is provided. Memory (5AY),
(58Y) is controlled by a control signal from a clock and control signal generator (20). (30) is a mode control circuit, which includes a pair of AND circuits (318) and (31B) and a pair of switches (34A) for the memory device (4Y).
), (34B). First, 626f
The write clock of h is connected to a pair of switches (34A), (
34B) via a pair of AND circuits (31A), (
31B ), and a changeover switch (37) to which the 1252fh read clock is switched according to the read mode, and a pair of switches (34A) and (34B
) through a pair of AND circuits ((31A), (31
B).
これらのコントロールはいずれもメモリコントロール機
能を含むクロック発生器(2o)の出力によって行われ
る。All these controls are performed by the output of a clock generator (2o) that includes a memory control function.
時間軸が1/2に圧縮されたデジタル輝度信号Yは切換
回路(38)に供給される。The digital luminance signal Y whose time axis has been compressed to 1/2 is supplied to the switching circuit (38).
端子(IR)、(IB)に供給された一対の色差信号R
−Y 、 B−Yも同様な信号処理が行われる。すなわ
ち、これら一対の色差信号R−Y 、 B−Yはそれぞ
れA /D変換器(2R)、(2B)でデジタル信号に
変換され、次のスイッチ回路(3R)、(3B)を介し
てメモリ装置(4R)、(4B)に供給されて時間軸圧
縮される。A pair of color difference signals R supplied to terminals (IR) and (IB)
-Y and BY are also subjected to similar signal processing. That is, these pair of color difference signals R-Y and B-Y are converted into digital signals by A/D converters (2R) and (2B), respectively, and sent to the memory via the next switch circuits (3R) and (3B). It is supplied to devices (4R) and (4B) and time-axis compressed.
これらメモリ装置(4R)、(4B)は上述のメモリ装
置(4Y)と同一に構成されている。(5AR)、(5
BR)、 (5AB )、 (58B ) はメモリ、
(6R)、(6B)、(7R)、(7B)はスイッチ
回路である。These memory devices (4R) and (4B) have the same configuration as the above-mentioned memory device (4Y). (5AR), (5
BR), (5AB), (58B) are memory,
(6R), (6B), (7R), and (7B) are switch circuits.
またこれらを制御するため、それぞれアンド回路(32
A )〜(3211) 、及び4個のスイッチ回路(3
5A )〜(36B >が設けられる。そしてこれらに
は313fhの書込みクロックと、1252fhの読み
出しクロックとが直接又は間接的に供給される。In addition, in order to control these, AND circuits (32
A) to (3211), and four switch circuits (3
5A) to (36B> are provided. These are directly or indirectly supplied with a write clock of 313fh and a read clock of 1252fh.
読み出しクロックは書込みクロックの4倍の周波数であ
るので、メモリ装置(4R)、(4B)からは時間軸が
4倍に圧縮されたデジタル色差信号R−Y 5B−Yが
得られる。Since the read clock has a frequency four times that of the write clock, a digital color difference signal RY 5B-Y whose time axis is compressed four times is obtained from the memory devices (4R) and (4B).
時間軸が圧縮されたデジタル輝度信号Y及びデジタル色
差信号R−Y 、 B−Yはスイッチ回路(38)に供
給されて、例えば第1図に示すように前半の0.5Hの
期間にデジタル輝度信号Yが挿入され、後半の(j、5
11の期間のうち、前半の0.25Hの期間はデジタル
色差信号R−Yが、後半の0.25Hの期間はデジタル
色差信号B−Yがそれぞれ挿入されて、第1図りの時系
列を持つデジタル化された時分割多重信号が形成される
。従って、アンド回路(31A )〜(33B )には
第4図Cに示すゲートパルスPaが供給されると共に、
一対のスイッチ回路(34A )、(34B )には同
図りのゲートパルスpbが、一対のスイッチ回路(35
A )、(35B )には同図EのゲートパルスPcが
、残りのスイッチ回路(36八)、(36B )には同
図FのゲートパルスPdがそれぞれ供給される。The digital luminance signal Y and the digital color difference signals R-Y, B-Y whose time axes have been compressed are supplied to a switch circuit (38), and the digital luminance signal Y and the digital color difference signals R-Y and B-Y are supplied to the switch circuit (38), and the digital luminance signal Y and the digital color difference signals R-Y and B-Y are supplied to the switch circuit (38), and the digital luminance signal Y and the digital color difference signals R-Y and B-Y are supplied to the switch circuit (38), and, as shown in FIG. Signal Y is inserted, and the second half (j, 5
Of the 11 periods, the digital color difference signal R-Y is inserted in the first half of the 0.25H period, and the digital color difference signal B-Y is inserted in the second half of the 0.25H period, resulting in the time series shown in the first diagram. A digitized time division multiplexed signal is formed. Therefore, the gate pulse Pa shown in FIG. 4C is supplied to the AND circuits (31A) to (33B), and
The pair of switch circuits (34A) and (34B) receive the gate pulse pb of the same figure, and the pair of switch circuits (35
A) and (35B) are supplied with the gate pulse Pc of E in the figure, and the remaining switch circuits (368) and (36B) are supplied with the gate pulse Pd of F in the same figure, respectively.
また、スイッチ回路(37)はクロック発生器(20)
からのコントロールパルスPyによってスイッチング制
御される。すなわち、前半の0.5Hの期間はメモリ装
置(4Y)が読出しモードとなり、後半の0.5Hの期
間の内、前半の0.25Hの期間はメモリ装置(4R)
が読出しモードとなり、後半の0.25Hの期間はメモ
リ装置(4B)が読出しモードとなるようにコントロー
ルされる。In addition, the switch circuit (37) is a clock generator (20)
Switching is controlled by a control pulse Py from . In other words, the memory device (4Y) is in read mode during the first half of the 0.5H period, and the memory device (4R) is in the read mode during the first half of the second half of the 0.5H period.
is in the read mode, and the memory device (4B) is controlled to be in the read mode during the latter half period of 0.25H.
スイッチ回路(38)により時分割的に出力されたデジ
タル時分割多重信号は後段の同期付加回路(39)で同
期信号が付加される。この時分割多重信号がD /A変
換器(40)にてアナログ時分割多重信号に変換された
のち、時間軸圧縮されたこのアナログ時分割多重信号が
記録ヘッド(図示せず)を用いて記録される。A synchronization signal is added to the digital time-division multiplexed signal output in a time-division manner by the switch circuit (38) by a synchronization addition circuit (39) at the subsequent stage. This time-division multiplexed signal is converted into an analog time-division multiplexed signal by a D/A converter (40), and then this time-axis compressed analog time-division multiplexed signal is recorded using a recording head (not shown). be done.
さて、この発明では、輝度信号Y1一対の色差信号R−
Y 、 B−Yを時間軸圧縮する前に垂直ブランキング
期間の所定の期間にそれぞれの時間軸の基準となる基準
信号R1!F −’l 、 REF −Cが挿入される
。挿入期間はIH〜数Hの期間であり、この例では11
の期間に亘すサイン波状の基準信号Rf!F−Y。Now, in this invention, a pair of color difference signals R-
Before compressing the time axis of Y, B-Y, the reference signal R1, which becomes the reference of each time axis, is generated during a predetermined period of the vertical blanking period. F-'l, REF-C is inserted. The insertion period is from IH to several H, and in this example 11
A sine wave-like reference signal Rf over a period of ! F-Y.
REF−Cが挿入される(第5図A、B)。基準信号R
EF −Y 、 REF −Cの周波数はそれぞれ輝度
信号Yの周波数帯域のうち中間の周波数、例えば64f
h(#IMHz)に選ばれる。従って、時間軸圧縮後で
はIHの期間に第5図Cに示すように、前半の0.5h
の期間は2X64fh(7)基準信号R1!F−Yが、
後半(7)0.5hの期間は4X64fhの基準信号R
EF−Cがそれぞれ挿入されたことになる。REF-C is inserted (Fig. 5A, B). Reference signal R
The frequencies of EF-Y and REF-C are intermediate frequencies in the frequency band of the luminance signal Y, for example, 64f.
h (#IMHz). Therefore, after time axis compression, as shown in Figure 5C, during the IH period, the first half of 0.5 hours
The period is 2X64fh(7) reference signal R1! F-Y is
The second half (7) 0.5h period is a 4x64fh reference signal R.
This means that each EF-C has been inserted.
このため、クロック発生器(20)からは垂直ブランキ
ング期間ν ・BLKの所定の水平期間のみスイッチ回
路(3Y)〜(3B)を切り換えるスイッチングパルス
Peが供給される。Therefore, the clock generator (20) supplies a switching pulse Pe for switching the switch circuits (3Y) to (3B) only during a predetermined horizontal period of the vertical blanking period ν.BLK.
なお、実際はこれら基準信号REF −Y 、 REF
・Cはデジタル処理された状態で挿入されている。In fact, these reference signals REF -Y, REF
・C is inserted in a digitally processed state.
(42)はそのデジタル発生器である。勿論、基準信号
REF −Y 5REF −CはA /D変換器(2Y
)〜(2B)の前段にアナログ信号の状態で挿入しても
よい。(42) is its digital generator. Of course, the reference signals REF-Y 5REF-C are converted to A/D converters (2Y
) to (2B) may be inserted in the form of an analog signal.
また、基準信号REF−Cは一方の色差信号例えばR−
Yのみに挿入してもよい。Further, the reference signal REF-C is one of the color difference signals, for example, R-
It may be inserted only in Y.
第6図は再生系(50)の−例を示す。FIG. 6 shows an example of a reproduction system (50).
再生されたアナログ時分割多重信号は端子(51)を通
じてA /D変換器(52)に供給されて、一旦デジタ
ル信号に変換されると共に、第4図に示す構成と同様な
メモリ装置(41((4Y)〜(4B) )に供給され
る。また、時分割多重信号は同期分離回路(53)に供
給されて水平及び垂直同期信号H1■が分離されると共
に、水平同期信号Hは移相器(54)を介してPLL
(55)に供給される。The reproduced analog time-division multiplexed signal is supplied to the A/D converter (52) through the terminal (51), where it is once converted into a digital signal, and is also stored in a memory device (41 ( (4Y) to (4B)).The time division multiplexed signal is also supplied to a synchronization separation circuit (53) to separate the horizontal and vertical synchronization signals H1■, and the horizontal synchronization signal H is phase-shifted. PLL via the device (54)
(55).
、: (7)PLL (55)は1252fhを発振す
るVCO(56)と、これを1252分の1に逓降する
カウンタ(57)と、その出力信号fhと入力信号fh
との位相比較を行なう位相比較器(58)とで構成され
、人力信号fhに位相ロックされたfhと、1252f
hの出力信号がメモリコントロール回路(60)に供給
されて、デジタル化された時分割多重信号はこの125
2fhに同期してメモリ装置(4)に書き込まれる。,: (7) PLL (55) includes a VCO (56) that oscillates 1252fh, a counter (57) that steps down this to 1/1252, and its output signal fh and input signal fh.
fh, which is phase-locked to the human input signal fh, and a phase comparator (58) that performs phase comparison with the human input signal fh.
The output signal of 125 h is supplied to the memory control circuit (60), and the digitized time division multiplexed signal is
The data is written to the memory device (4) in synchronization with 2fh.
メモリ装置(4)への書込みタイミングは水平同期信号
PHの立ち上がり時点から126サンプル遅れた時点で
ある。The writing timing to the memory device (4) is delayed by 126 samples from the rising edge of the horizontal synchronizing signal PH.
読み出しはクロック発生器(61)で形成されたクロッ
クに基づいて行われる。すなわち、デジタル輝度信号V
は626fhのクロックで読み出し、デジタル色差信号
R−Y、B−Yは313fhで読み出される。これによ
り、時間軸は元の時間軸に戻される。そして、D /A
変換器(62)〜(64)でアナログ信号に変換される
。これらはローパスフィルタ(65)〜(67)で帯域
制限された上で各出力端子(68)〜(70)に供給さ
れる。ローパスフィルタ(65)、(66)の各出力端
側にはさらにゲート回路(72)、(73)が設けられ
てそれぞれの基準信号RHF −Y 、 REF−Cが
ゲートされる。(74)はゲートパルス形成回路である
。Reading is performed based on a clock generated by a clock generator (61). That is, the digital luminance signal V
is read out with a clock of 626fh, and the digital color difference signals R-Y and B-Y are read out with a clock of 313fh. This returns the time axis to the original time axis. And D/A
The signals are converted into analog signals by converters (62) to (64). These are band-limited by low-pass filters (65) to (67) and then supplied to each output terminal (68) to (70). Gate circuits (72) and (73) are further provided at the output ends of the low-pass filters (65) and (66) to gate the respective reference signals RHF-Y and REF-C. (74) is a gate pulse forming circuit.
ゲートされた基準信号REF −Y 、 REF −C
は位相比較器(75)で両者の位相が比較され、その位
相比較出力で移相器(54)が制御されて、入力信号f
hの位相がコントロールされる。Gated reference signals REF-Y, REF-C
The phases of the two are compared in a phase comparator (75), and the phase shifter (54) is controlled by the phase comparison output, and the input signal f
The phase of h is controlled.
ここで、メモリ装置(4)にデータを書き込むタイミン
グは上述したように水平同期パルスPHの立ち上がりを
基準にして形成される。水平同期パルスPHの分離はこ
のパルスI’Hの立ち上がりと基準レベルとを比較する
ことによって行うものであるから、記録系を通過するこ
とにより、水平同期パルスphの波形が若干でなまると
、同一基準レベルで水平同期パルスpHを分離する関係
上、水平同期パルスの位相ずれと同一結果になる(第5
図Cの破線図示)。このため、データの書き込みタイミ
ングが正規のタイミングであるときは第5図り、Eに示
すように基準信号REF −Y 、 REF −Cの位
相が一致するのに対し、データの書込みタンミングが正
規のタイミングからずれると、同図F、Gに示すように
基準信号REF−YとRHF−Cとの位相がずれて再生
される。この位相差は色ずれとなって、あられれるので
このまま放置すると、再生画像が著しく劣化してしまう
。Here, the timing for writing data into the memory device (4) is determined based on the rising edge of the horizontal synchronizing pulse PH, as described above. Since the horizontal synchronizing pulse PH is separated by comparing the rising edge of this pulse I'H with a reference level, if the waveform of the horizontal synchronizing pulse PH is slightly distorted by passing through the recording system, Because the horizontal synchronization pulse pH is separated at the same reference level, the result is the same as the phase shift of the horizontal synchronization pulse (5th
(Illustrated with dashed lines in Figure C). Therefore, when the data write timing is at the regular timing, the phases of the reference signals REF-Y and REF-C match as shown in Figure 5 and E, whereas the data write timing is at the regular timing. If the reference signals REF-Y and RHF-C deviate from each other, the reference signals REF-Y and RHF-C are reproduced out of phase, as shown in F and G in the figure. This phase difference results in color shift, and if left as is, the reproduced image will deteriorate significantly.
そこで、この発明では、両者の位相が一致するまで入力
信号fhの位相がシフトされる。具体的には位相比較出
力で移相器(54)の移相量が制御されて、出力信号f
h、1252fhの位相がコントロールされる。これに
よって、メモリ装置(4)への書込みタイミングが正規
の書込みタンミングの方向にずらされるので、これによ
って再生輝度信号yと、再生色差信号R−Y、B−Yと
の相対的な時間ずれが補正される。Therefore, in the present invention, the phase of the input signal fh is shifted until the two phases match. Specifically, the amount of phase shift of the phase shifter (54) is controlled by the phase comparison output, and the output signal f
The phases of h and 1252fh are controlled. As a result, the write timing to the memory device (4) is shifted in the direction of regular write timing, so that the relative time difference between the reproduced luminance signal y and the reproduced color difference signals R-Y, B-Y is reduced. Corrected.
基準信号R11:F−YとREF−Cとは同一の周波数
でなくてもよい。例えば、基準信号REF−Yを64f
hに選定したとき、他方の基準信号REF−Cをその1
/2の周波数32fhに選定すると、時間軸圧縮後の周
波数が同一になって、同一の伝送歪を受けるから群遅延
歪も同一となって異なる群遅延歪による影響を除去でき
る。このときは、基準信号R[!P−Cの抽出用ゲート
パルスを基準として他方の基準信号R[!F−C用のゲ
ートパルスが形成される。Reference signal R11: F-Y and REF-C do not need to have the same frequency. For example, the reference signal REF-Y is set to 64f.
h, the other reference signal REF-C is selected as
If the frequency 32fh of /2 is selected, the frequency after time axis compression becomes the same and receives the same transmission distortion, so the group delay distortion also becomes the same, and the influence of different group delay distortions can be removed. At this time, the reference signal R[! The other reference signal R[! is based on the extraction gate pulse of P-C. A gate pulse for FC is formed.
また、垂直ブランキング期間V−BLKの所定位置に挿
入される基準信号REF−Yのうち前半の周波数と後半
の周波数を第7図に示すように変えておけば、伝送系の
周波数特性、周波数による群遅延のずれをも検出できる
から、伝送系を通過することによって生じた周波数特性
の歪や群遅延歪の補正を簡単に行うことができる。In addition, if the first half frequency and the second half frequency of the reference signal REF-Y inserted at a predetermined position of the vertical blanking period V-BLK are changed as shown in FIG. Since it is also possible to detect deviations in group delay caused by transmission, distortion in frequency characteristics and group delay distortion caused by passing through the transmission system can be easily corrected.
第7図の例は、前半の0.5Hの期間に挿入される基準
信号RHF4aの周波数が64fhに選ばれるのに対し
、後半の0.511の期間に挿入される基準信号REF
・Ybの周波数はその4倍の周波数256fhに選ばれ
ている。In the example of FIG. 7, the frequency of the reference signal RHF4a inserted in the first half period of 0.5H is selected to be 64fh, while the frequency of the reference signal REF4a inserted in the second half period of 0.511H is selected as 64fh.
- The frequency of Yb is selected to be 256fh, which is four times that frequency.
発明の詳細
な説明したように、この発明によれば、記録系などの伝
送系を通過することによって生ずるYZC間のずれを簡
単にしかも正確に補正することができるから、再生画質
の劣化を防止できると共に、他の実施例によれば伝送系
の歪そのものも検出できるから、高品質の再生画像を得
ることができる。As described in detail, according to the present invention, it is possible to easily and accurately correct the YZC deviation caused by passing through a transmission system such as a recording system, thereby preventing deterioration of reproduced image quality. In addition, according to another embodiment, the distortion itself in the transmission system can be detected, so that a high-quality reproduced image can be obtained.
第1図及び第2図はこの発明の説明に供する波形図、第
3図はこの発明をVTRに通用した場合の一例を示す記
録系に設けられたデジタル時分割多重信号の形成回路、
第4図はその動作説明に供する波形図、第5図はその再
生系の一例を示す系統図、第6図及び第7図はその動作
説明に供する波形図である。
Qωはデジタル時分割多重信号の形成回路、(50)は
再生系、REF −Y 5REF −Cは基準信号であ
る。
第1図
tlJし
第4図
第5図1 and 2 are waveform diagrams for explaining the present invention, and FIG. 3 is a digital time division multiplex signal forming circuit provided in a recording system showing an example of the case where the present invention is applied to a VTR.
FIG. 4 is a waveform diagram for explaining its operation, FIG. 5 is a system diagram showing an example of its reproduction system, and FIGS. 6 and 7 are waveform diagrams for explaining its operation. Qω is a digital time division multiplex signal forming circuit, (50) is a reproduction system, and REF-Y 5REF-C is a reference signal. Figure 1 tlJ Figure 4 Figure 5
Claims (1)
て時分割多重信号として伝送するようにしたものにおい
て、上記コンポーネントビデオ信号の各垂直ブランキン
グ区間に所定の周波数を有する基準信号を挿入し、この
基準信号を上記圧縮比により圧縮して上記時分割多重信
号と共に伝送するようにしたコンポーネントビデオ信号
の伝送方法。In a device in which component video signals are compressed using different compression ratios and transmitted as time division multiplexed signals, a reference signal having a predetermined frequency is inserted into each vertical blanking section of the component video signal, and this reference signal is transmitted as a time division multiplexed signal. A method for transmitting a component video signal, wherein the component video signal is compressed at the compression ratio and transmitted together with the time division multiplexed signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58225867A JPS60117983A (en) | 1983-11-30 | 1983-11-30 | Transmission method of component video signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58225867A JPS60117983A (en) | 1983-11-30 | 1983-11-30 | Transmission method of component video signal |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60117983A true JPS60117983A (en) | 1985-06-25 |
Family
ID=16836086
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58225867A Pending JPS60117983A (en) | 1983-11-30 | 1983-11-30 | Transmission method of component video signal |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60117983A (en) |
-
1983
- 1983-11-30 JP JP58225867A patent/JPS60117983A/en active Pending
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