JPS60117918A - Coincidence detecting circuit - Google Patents
Coincidence detecting circuitInfo
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- JPS60117918A JPS60117918A JP22434083A JP22434083A JPS60117918A JP S60117918 A JPS60117918 A JP S60117918A JP 22434083 A JP22434083 A JP 22434083A JP 22434083 A JP22434083 A JP 22434083A JP S60117918 A JPS60117918 A JP S60117918A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積装置に係シ、特に、順序制御回路
、例えばカウンタ等において一定の条件を検出する一致
検出回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor integrated device, and particularly to a coincidence detection circuit that detects a certain condition in a sequential control circuit, such as a counter.
〔従来技術と問題点〕 □
カウンタ回路においては、一定の条件、例えば、全ビッ
ト０を検出することが、しばしば必要とされる。[Prior Art and Problems] □ In counter circuits, it is often necessary to detect a certain condition, for example, all bits are 0.
１６ビツトのダウンカウンタを例にとると、ＯからＦｔ
でのピットに対応するカウンタセルの全出力が０（すな
わち、００００＃□ｘ）であることの検出は、第１図の
回路構成によシ行われる。Taking a 16-bit down counter as an example, from O to Ft
Detection that the total output of the counter cells corresponding to the pits is 0 (ie, 0000#□x) is performed by the circuit configuration shown in FIG.
第１図において、ノア回路ＮＯＲは従来Ｎ１１１１Ｏ８
回路の場合には簡単に構成することができたが、０Ｍ０
８回路としてＮＯＲを構成する場合には、通常の方法で
は第２図に示すように構成する必要がある。第２図の回
路は、Ｐチャンネルトランジスタを１６個たてづみした
構成になっておシ、所定の特性を得るためには、パター
ンレイアウトが難しく、かつ、占有面遺が大きくなって
しまう不都合が生じる。In Figure 1, the NOR circuit NOR is conventionally N1111O8
In the case of a circuit, it was easy to configure, but 0M0
When configuring the NOR as 8 circuits, it is necessary to configure it as shown in FIG. 2 in the normal method. The circuit shown in Figure 2 has a configuration in which 16 P-channel transistors are stacked in a row, and in order to obtain the desired characteristics, the pattern layout is difficult and the area occupied becomes large. arise.
従って、０Ｍ０８回路で第１図の回路を構成する場合に
は、低速動作の回路であれば、プリチャージ方式を用い
るとか、ＮＯＲを多段構成にする等の手段がとられてい
る。しかし、高速動作が要求される０Ｍ０８回路の場合
には、前記の手段を用いることができず、ＮＯＲをレシ
オ回路として構成し電流を流す方法がとられている。こ
の方法では、０Ｍ０８回路の低電流特性がそこなわれる
という問題がある。Therefore, when configuring the circuit shown in FIG. 1 using the 0M08 circuit, if the circuit operates at low speed, measures such as using a precharge method or using a multi-stage NOR configuration are taken. However, in the case of an 0M08 circuit that requires high-speed operation, the above-mentioned means cannot be used, and a method is used in which the NOR is configured as a ratio circuit and current is caused to flow. This method has a problem in that the low current characteristics of the 0M08 circuit are impaired.
本発明の目的は、前記の従来技術の問題点にかんがみ、
順序制御回路における一定の出力条件を検出する回路に
おいて、高速動作が可能でかつ消費電力を低減させるこ
とができる回路構成方法を提供することにある。In view of the problems of the prior art described above, the object of the present invention is to
An object of the present invention is to provide a circuit configuration method that enables high-speed operation and reduces power consumption in a circuit that detects a certain output condition in a sequential control circuit.
前記の目的を達成するために、本発明においては複数ピ
ットのデータが所定の条件を満足したことを検出する一
致検出回路であって、該複数ピットのうち一部分のピッ
トの状態が該所定の条件に部分一致した時のみ回路全体
を動作可能な状態にせしめる制御回路を具備することを
特徴とする一致検出回路が提供される。In order to achieve the above object, the present invention provides a coincidence detection circuit that detects that data of a plurality of pits satisfies a predetermined condition, wherein the state of a portion of the plurality of pits satisfies the predetermined condition. There is provided a coincidence detection circuit characterized in that it includes a control circuit that makes the entire circuit operable only when there is a partial coincidence.
本発明の一実施例としての順序制御回路を第３図に示す
。第３図の回路は、第１図の場合と同様に１６ピツトダ
ウンカウンタにおいて全出力ピットがゼロであることを
検出する回路を備えている。FIG. 3 shows a sequential control circuit as an embodiment of the present invention. The circuit of FIG. 3 includes a circuit for detecting that all output pits are zero in the 16 pit down counter, as in the case of FIG. 1.
各カウンタセルＣＮｏ、 ＣＮ、 、・・・＃ ＣＮ、
の出力は、ＮチャンネルトランジスタＮ。、Ｎ１．・・
・Ｎ、 、 Ｎ。Each counter cell CNo, CN, ,...#CN,
The output of is an N-channel transistor N. , N1.・・・
・N, , N.
のダートに接続される。各ＮチャンネルトランジスタＮ
。、Ｎ４．・・・、Ｎつｌ Ｎ、のソースは接地され、
ドレインは共通接続されＰチャンネルトランジスタＰＬ
のドレインに接続される。このＰチャンネルトランジス
タＰＬは、各ＮチャンネルトランジスタＮ。、Ｎ１．・
・・、Ｎヨ、ＮＦとレシオ回路を形成するもので、その
ソースは電源Ｖ。。に接続される。connected to the dart. Each N-channel transistor N
. , N4. . . ., the source of N is grounded,
The drains are commonly connected to the P-channel transistor PL.
connected to the drain of This P-channel transistor PL is connected to each N-channel transistor N. , N1.・
..., Nyo, and NF form a ratio circuit, and its source is the power supply V. . connected to.
上位２ビツトのカウンタセルＣＮつｌ ＣＮ、の反転出
力がナンド回路ＮＡＤに入力され、ナンド回路ＮＡＤの
出力はＰチャンネルトランジスタＰＬのダートに接続さ
れる。The inverted outputs of the upper two bits of the counter cells CN, CN, are input to the NAND circuit NAD, and the output of the NAND circuit NAD is connected to the dart of the P-channel transistor PL.
第３図の回路においては、カウンタ回路の上位２ビツト
がともにゼロの場合にのみ、Ｐチャンネルトランジスタ
ＰＬがオンとなシ、レシオ回路に電流が流れる。すなわ
ち、上位２ビツトがゼロでない場合には、全ピットがゼ
ロとなることはないので、レシオ回路に電流を流さなく
てもよい。このように構成することによシ、検出回路の
パターンレイアウトはＮＭＯ８回路の場合とほぼ同程度
であって、高速性を失うことなしで消費電流を１／４程
度に低減することができる。In the circuit shown in FIG. 3, only when both upper two bits of the counter circuit are zero, P channel transistor PL is turned on and current flows through the ratio circuit. That is, if the upper two bits are not zero, all the pits will not be zero, so there is no need to apply current to the ratio circuit. With this configuration, the pattern layout of the detection circuit is almost the same as that of the NMO8 circuit, and the current consumption can be reduced to about 1/4 without losing high speed.
本発明の他の一つの実施例としての順序制御回路が第４
図に示される。第４図の回路は、シリアル通信における
５ＤＬＣ（５ｙｎｃｈｒｏｎｏｕｓ ＤａｔａＬｉｎｋ
Ｃｏｎｔｒｏｌ ）方式の場合のフラグ（０１１１１
１１０）ノｆターン検出回路の例であり、ｓｆｍのシフ
トレジスタセルＳＦｏ、 ＳＦ４．・・・。A fourth sequential control circuit as another embodiment of the present invention
As shown in the figure. The circuit in Figure 4 is a 5DLC (5 synchronous DataLink) in serial communication.
Control ) method flag (01111
110) This is an example of a turn detection circuit, and includes shift register cells SFo, SF4. ....
ＳＦ５の出力ノヤターンが検出される。この場合には、
検出回路の消費電流をＩＡに低減することができる。The output noya turn of SF5 is detected. In this case,
The current consumption of the detection circuit can be reduced to IA.
本発明は、前記の例に限らず順序制御回路において、そ
の出力条件が検出回路で検出されるものに適用すること
ができる。例えば、多項式カウンタ回路、シフトレジス
タ回路、またはコンピュータの順序制御回路等に適用す
ることができる。The present invention is not limited to the above example, but can be applied to sequential control circuits whose output conditions are detected by a detection circuit. For example, it can be applied to a polynomial counter circuit, a shift register circuit, a computer sequence control circuit, etc.
本発明によれば、効率の良いｔ４ターンレイアウトと高
速性とをそこなうことなしで、順序制御回路の出力条件
検出回路を省電力形に構成することができる。According to the present invention, the output condition detection circuit of the sequential control circuit can be constructed in a power-saving manner without sacrificing the efficient t4 turn layout and high speed.
第１図は、順序制御回路の一例としての、１６ビツトカ
ウンタ回路における全ピットゼロの検出回路を示し、
第２図は、ＣＭＯ８回路でノア回路を構成した場合を示
し、
第３図は、第１図の順序制御回路に本発明を適用した場
合の実施例を示し、
第４図は、本発明をシリアル通信回路に適用した場合の
実施例を示す。
（符号の説明）
ＣＮ、ＣＮ１．・・・、 ＣＮ、 ｌ ＣＮ、：カウン
タセル、ＮＯＲ：ノア回路、Ｐｇ ＋ Ｐ、＋ ”’
ｒ Ｐｇ ＋ Ｐｙ： Ｐチャンネルトランジスタ、Ｎ
ｏ、 Ｎ、 、・・・、 Ｎ、 Ｉ Ｎ。
：Ｎチャンネルトランジスタ、ＮＡＤ二ナンド回路、Ｐ
Ｌ二Ｐチャンネルト２ンジスタ、ＳＦｏ ｒ８Ｆ 、・
・・＃ＳＦ７：シ７トレジスタセル。FIG. 1 shows a detection circuit for all pit zeros in a 16-bit counter circuit as an example of a sequential control circuit, FIG. 2 shows a case where a NOR circuit is configured with eight CMO circuits, and FIG. An embodiment is shown in which the present invention is applied to the sequence control circuit shown in the figure, and FIG. 4 shows an embodiment in which the present invention is applied to a serial communication circuit. (Explanation of codes) CN, CN1. ..., CN, l CN,: Counter cell, NOR: NOR circuit, Pg + P, + "'
r Pg + Py: P channel transistor, N
o, N, ,..., N, I N. :N channel transistor, NAD second NAND circuit, P
L2P channel 2 register, SFor r8F,・
...#SF7: Sheet 7 register cell.
Claims (1)
する一致検出回路であって、該複数ピットのうち一部分
のピットの状態が該所定の条件に部分一致した時のみ回
路全体を動作可能な状態にせしめる制御回路を具備する
ことを特徴とする一致検出回路。A coincidence detection circuit that detects that data of multiple bits satisfies a predetermined condition, and the entire circuit is operable only when the state of some of the plurality of pits partially matches the predetermined condition. A coincidence detection circuit characterized by comprising a control circuit for causing
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22434083A JPS60117918A (en) | 1983-11-30 | 1983-11-30 | Coincidence detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22434083A JPS60117918A (en) | 1983-11-30 | 1983-11-30 | Coincidence detecting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60117918A true JPS60117918A (en) | 1985-06-25 |
| JPH0416968B2 JPH0416968B2 (en) | 1992-03-25 |
Family
ID=16812217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22434083A Granted JPS60117918A (en) | 1983-11-30 | 1983-11-30 | Coincidence detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117918A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964724A (en) * | 1995-08-21 | 1997-03-07 | Fujitsu Ltd | Nor logic circuit |
| JPH10144098A (en) * | 1996-11-11 | 1998-05-29 | Oki Electric Ind Co Ltd | Semiconductor integrated circuit |
| JP2018074403A (en) * | 2016-10-31 | 2018-05-10 | 株式会社デンソーウェーブ | Remote controller |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333026A (en) * | 1976-09-09 | 1978-03-28 | Toshiba Corp | Coincidence detection circuit |
-
1983
- 1983-11-30 JP JP22434083A patent/JPS60117918A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333026A (en) * | 1976-09-09 | 1978-03-28 | Toshiba Corp | Coincidence detection circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964724A (en) * | 1995-08-21 | 1997-03-07 | Fujitsu Ltd | Nor logic circuit |
| JPH10144098A (en) * | 1996-11-11 | 1998-05-29 | Oki Electric Ind Co Ltd | Semiconductor integrated circuit |
| JP2018074403A (en) * | 2016-10-31 | 2018-05-10 | 株式会社デンソーウェーブ | Remote controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0416968B2 (en) | 1992-03-25 |
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