JPS60109980A - エンファシス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、入力された映像信号などの周波数特性を処理
する信号処理装置に関するものである〇従来例の構成と
その問題点 映像信号を記録中再生するビデオテープレコーダなどに
おいては、周波数変調して記録する方式が一般的である
。周波数変復調系では、ＦＭ伝送路のノイズをホワイト
ノイズとすると、復調され−だ信号に加わるノイズは周
波数の増加に伴って、ノイズレベルも増加するいわゆる
三角ノイズ特性を示す。これを軽減するため、周波数変
調する前に、入力された信号の中・高域のレベルを増大
させ（いわゆるエンファシス）、周波数復調後に一中・
高域のレベルを低下させる（いわゆるディエンファシス
）信号処理を行っている。しかし、ＦＭ伝送路の帯域に
ついては、電磁変換系などにより帯域制限を受けるため
、エンファシスによる周波数偏移幅の増加量に限度があ
り−それにより、再生された信号のＳＮ比が制限される
という問題があった。なお−この問題はビデオ・テープ
レコーダ（ＶＴＲ）のみならず、衛星放送などのように
映像信号を周波数変調して伝送する系すべてにおいて生
じる問題である。

第１図はＶＨ５方式ＶＴＲなどに用いられている、従来
のエンファシス回路である。第１図において、入力端子
１に加え“られた映像信号は、エンファシス回路５０を
経て出力端子６に出力される。

エンファシス回路５Ｑは、コンデンサ（容量値Ｃ１）６
１、抵抗（抵抗値Ｒｂ）　５２、抵抗（抵抗値Ｒａ）６
３で構成されている。それらの値は−たとえばｃ、ｘ　
Ｒｂ＝　１．３μＳｅｃ、（Ｒａ＋Ｒｂ）／Ｒａ−５に
設定されている。

このような回路に一第２図ａに示すような映像信号が入
力された場合、出力端には第２図すに示すような信号が
得られる。ビデオテープレコーダの場合、第２図すに示
すような信号を周波数変調して磁気テープ（図示せず）
に記録するのであるが−ＦＭ伝送路である電磁変換系の
周波数帯域に限度があるため、第２図すの破線Ｓで示し
た所で信号をクリップし、第２図Ｃに示すような信号に
して周波数変調する。あるいは、エンファシス回路５０
の各部の定数を変更し、たとえばエンファ第２図ｄに示
すような信号にして周波数変調する。

しかしながら、第２図Ｃの場合には波形歪が生じるとい
う問題があり、第２図ｄの場合にはエンファシスの効果
が汐になり、その分再生信号のＳＮ比が低下するという
問題がある。

発明の目的 本発明は上述した従来の問題点を解決し、同一のＦＭ伝
送路であれば、従来と同一の周波数偏移幅でもって、従
来以上のエンファシス量を使用可能にする信号処理回路
を提供することを目的とするものである。

あるいは、従来と同一のエンファシス量でもって、波形
のピーク値が従来より大幅に低く々る信号処理回路を提
供することを目的とするものである。

さらには、プリシュートとオーバーシュートを持った任
意の伝達特性を有する信号処理回路を提供することを目
的とするものである。

また、伝送回路の有する位相特性を補償し、処理後の信
号の位相変化を零とすることを実時間で行なうことを目
的とするものである。

発明の構成 本発明の信号処理装置は、第１のスイッチ、第１の信号
処理回路、第２の信号処理回路、第２のスイッチ−制御
信号発生回路の５つの部分から構成される。第１のスイ
ッチは、１時間毎に切り換えられて、入力信号を第１の
信号処理回路と第２の信号処理回路に分配する。第１の
信号処理回路は、第３のスイッチ、第１の伝送回路−第
４のスイッチ、第１のメモリ回路、第２のメモリ回路か
らなるｎ第１および第２のメモリ回路は、Ｔ時間にわた
って信号を順に入力し、次のＴ時間にわたって前記入力
した信号を逆の時系列で出力する。

第３のスイッチは、第１のメモリ回路から信号が出力さ
れている期間だけ閉じ、第１のメモリ回路と第１の伝送
回路を接続する。この時、第１のスイッチの可動片は第
２の信号処理回路の側に倒ｉでいる０第４のスイッチは
、１時間毎に切り換えられて、第１のメモリ回路と第２
のメモリ回路に交互に接続される。第２の信号処理回路
は、第５のスイッチ、第２の伝送回路、第６のスイッチ
、第３のメモリ回路−第４のメモリ回路からなる。

回路各部の動作は第１の信号処理回路に対してＴ時間遅
れる。

すなわち、第３′のスイッチと第６のスイッチは逆位相
で動作し、第４のスイッチと第６のスイッチは逆位相で
動作する。また第１および第４のメモリ回路の書き込み
−読み出しは同相で行なわれ第２のメモリ回路は第１の
メモリ回路と逆相で動作し−しかも第２のメモリ回路と
第３のメモリ回路は同相で動作する。第２のスイッチは
、第２のメモリ回路がＴ時間の間読み出し状態のとき第
１の信号処理回路の側に接続され、次のＴ時間では第２
の信号処理回路の側に倒れ、読み出し状態になっている
第４のメモリ回路と接続される。制御信号発生回路は、
７時間毎に反転する信号系列と、この信号と逆位相で反
転を繰り返す信号系列の２つの系列を発生させ、回路各
部に供給するように実施例の説明 第３図には、本発明の信号処理装置の一実施例を用いた
エンファシス回路を示している。第３図において、入力
端子１に加えられた映像信号は、第１のスイッチ６を介
して第１の信号処理回路２および第２の信号処理回路３
に加えられ、第７のスイッチ７を介して出力端子６に出
力される。制御端子４には１Ｈ毎にレベルが反転する信
号が加えられる。この信号は、たとえば入力された同期
信号をフリップフロップ回路（図示せず）に入力するこ
とにより得られる。制御端子４に供給されだ１Ｈ毎に反
転する信号は２系列に分けられる。

一方の系列は、第１のスイッチ６の制御端子１９、第２
のスイッチ７０制御端子２０、第４のスイッチ９の制御
端子２２−第６のスイッチ１ｏの制御端子２３〜第１の
メモリ回路１４の制御端子２６、第４のメモリ回路１７
０制御端子２８に入力される。他方の系列は、インバー
タ１８で反転されて、第３のスイッチ８の制御端子２１
、第６のスイッチ１１の制御端子２４、第２のメモリ回
路１５の制御端子２６、第３のメモリ回路１６０制御端
子２７に入力される。

ここで、入力端子１に加えられた映像信号は、第１のス
イッチ６で１水平走査毎（１Ｈ毎）に切換えられて、第
１の伝送回路１２と第２の伝送回路１３に入力される。

第１の伝送回路１２の出力信号は、第４のスイッチ９Ｖ
ｃ入力され、１Ｈ毎に切換えられて第１のメモリ回路１
４と第２のメモリ回路１６に入力される。第１のメモリ
回路１４と第２のメモリ回路１６は、たとえばアナログ
メモリで構成されており、その記憶容量は１Ｈ分である
。制御端子２６．２６に加えられる制御信号がＨレベル
の時は、上記メモリ回路１４および１５は入力された信
号を順次記憶し、制御端子２５゜２６に加えられる制御
信号がＬレベルの時は、記憶した時系列とは逆の時系列
で出力するものである。第１のメモリ回路１４の出力信
号は第３のスイッチ８に入力される。第１のメモリ回路
１４から、信号が出力されているとき、第３のスイッチ
８の制御端子２１はＨレベルとなっており、第３のスイ
ッチ８は閉じるので、信号は第１の伝送回路１２に再度
入力される。再度入力される信号の時系列は逆の時系列
である。まだ、この時、第１のスイッチ６０制御端子１
９はＬレベルとなるので、第１のスイッチ６の可動片は
第２の信号処理回路３の側に倒れているｏしだがって入
力端子１からの信号は入力されない。第１の伝送回路１
２の出力信号は、第４のスイッチ９に再度入力される。

第４のスイッチ９の制御端子２２はＬレベルとなってい
るので、第４のスイッチ９の可動片は第２のメモリ回路
１５側に倒れている。しかも、この時第２のメモリ回路
１５０制御端子２６はＨレベルとなっているので、第４
のスイッチ９の出力信号は第２のメモリ回路１６に記憶
される。第２のメモリ回路１５に１Ｈ分の信号の入力が
完了した時点で、第２のメモリ回路の制御端子２６がＬ
レベルとなり一第２のスイッチ７に出力される。

第２のスイッチアの制御端子２０はＨレベルとなり、第
２のスイッチ７の可動片は第２のメモリ側に倒れるので
、第２のスイッチへの入力信号は出力端子５に出力され
る。このとき、第１のスイッチ６０制御端子１９はＨレ
ベルとなるので、入力端子１からの入力信号が第１の信
号処理回路に入力される。第２の信号処理回路を通る信
号は第１の信号処理回路に対して１Ｈだけ遅れるので、
出力端子６に現れる出力信号は第２のスイッチ７によっ
て切り換えられて連続信号となる。しかも、出力信号の
時系列は入力端子１への入力信号と同じ時系列である。

　゛ ここで、本発明における特徴は、入力信号が第１および
第２の伝送回路１２．１３を２回ずつ通ることにある０
１１回目通過では正の時系列、２回目の通過は負の時系
列である。したがって、信号の流れを示すと第５図のよ
うになる。

第１の伝送回路６１への入力信号をｘ叫伝送回路６１の
出力信号をｆ　（ｎｌ、第１の時系列逆転回路６２の出
力信号をａ　（ｎｌ、伝送回路６３の出力信号をｂ　（
ｎ）、第２の時系列逆転回路６４の出力信号をｙ　（ｎ
）とし、伝送回路６１．６３の単位インパルス応答を各
々’ｈ（ｎ）とする。それぞれの信号の２変換をＸ　（
ｚ）、Ｆ　！Ｚ）、ム（ｚ）−Ｂ（ｚ）、Ｙ　（ｚ）、
Ｈ（ｚ）とすると、Ｆ　（ｚｌ　＝　Ｈ（ｚ）Ｘ（Ｚ） Ａ（ｚｌ＝Ｆ（ｚ　”）＝Ｈ（ｚ　’）Ｘ（ｚ　’）Ｂ
（ｚ）＝Ｈ（ｚ）Ａ（ｚ）−Ｈ（ｚ）Ｈ（ｚ　”）Ｘ（
ｚ−’）Ｙ　（ｚ）−Ｂ（ｚ　”　）　−Ｈ（ｚ　’　
）　Ｈ（ｚ）Ｘ（ｚ）すなわち、第５図の系全体の等価
インパルス応フーリエ変換で書くと Ｈ，９（ｅ　ｊｗ）　＝　Ｈｌ（ｅ　””　Ｉ２となり
、位相変化は零である。この零位相特性は映像信号処理
においては望ましいことであり、第３図の回路構成では
、これを実現することができる。特に、第５図の構成で
は伝送回路６１．６３の間の特性差で完全な零位相を実
現することが難しいが、第３図では、同一回路を信号が
２回ずつ通過するので伝送回路の位相特性が完全に相殺
されて正確に零位相を実現できる。また、第５図の系の
利得は伝送回路１段の場合の２乗となる。したがって、
必要とする利得をＧとすると、第５図の系の伝送回路１
縦の利得はＪＴとしなければならない。

第１の伝送回路１２および第２の伝送回路１４は、第４
図に示すようなエンファシス回路３０である０工ンフン
シス回路３ｏは、コンデンサ（容量値Ｃ，）３１、抵抗
（抵抗値Ｒ６）３２、抵抗（抵抗値Ｒｄ）３３で構成さ
れている。これらの値は、同一信号が第１または第２の
伝送回路を２回通るので、前述の通りエンファシス量が
２乗となる。

しだがって−第１図に示しだ従来例に対してＲ，＋　Ｒ
ｄ、　−ｆ丁、設定すえ。

Ｒｄ エンファシスを行った結果、第１のメモリ回路１４には
第２図ｅのような信号が入力される。第２のメモリ回路
１６への入力信号は第２図ｆのようになる。したがって
、出力端子６には第２図ｑのような信号が現れる０第２
図ｑの波形は、プリシュートとオーバーシュートを有す
る波形となるため、エンファシス量は第１図に示す従来
例と同一であるにもかかわらず、そのピーク値は破線Ｓ
より低い波形が得られる。

なお、上述の説明で一第１．第２．第３．第４の各メモ
リ回路１４，１５，１６．１７はアナログメモリ（たと
えば、チャージカップルドデバイスｆｌトのチャージ書
トランスファ・デバイス）としたが−各々のメモリ回路
の入力端に人り変換器を持ち、出力端に０人変換器を持
ち、メモリとしては、フリップフロップ回路などで構成
されるディジタルメモリとしてもよい。また、第１のス
イッチ６の入力端より前にＡＤ変換器を持ち、第１゜第
２．第３．第４のメモリ回路１４，１５，１６゜１７を
フリップフロップ回路などで構成されるディジタルメモ
リとし、第１の伝送回路１２および第２の伝送回路１３
をディジタルフィルタで構成し、第２のスイッチの後に
０人変換器を持った構成としても同様な動作をする。さ
らには、入力端子１より前にＡＤ変換器を持ち、第１．
第２．第３、第４のメモリ回路１４，１５，１６．１７
をフリップフロップ回路などで構成されるディジタルメ
モリとし、第１の伝送回路１２および第２の伝送回路１
３をノンリカーシブ形ディジタルフィルタあるいはりカ
ーシブ形ディジタルフィルタで構成し、出力端子５より
後にＤ／ム変換器を持つ構成としても同様な動作をする
。

また、上述の説明では一人力信号として映像信号を用い
て説明したため、第１．第２．第３．第４のメモリ回路
１４，１５，１６．１７あるいは制御端子に加えられる
信号などはすべてＨを単位としたが、入力信号によって
はそれらの単位を任意の時間に設定してもさしつかえな
い。

また、上述の説明では一エンファシス回路として説明し
たが、第２図ｑに示したように、プリシュート、オーバ
ーシュートを与える目的の回路に用いてもさしつかえな
い。

発明の効果 上述したように、本発明の信号処理装置は、１度、正の
時系列で信号を伝送回路に通し、次に逆の時系列で同じ
伝送回路に通して出力することにより、伝送回路のもつ
位相特性を零位相とする操作を実時間で連続的に行うこ
とができ、映像信号処理においては特に有用である。捷
だ、同じ伝送回路を２回使用できるので、回路構成が簡
単になる０ 壕だ、上述したように、本発明の信号処理装置を周波数
変復調系のエンファシス回路として用いた場合には、波
形にブリシュートドオーバーシュートを持たせることに
より、従来と同一のエンファシス量を有し、かつ波形の
ピーク値が従来より大幅に低くなるエンファシス回路が
実現でき、エンファシス量を低下させるととなく、周波
数偏移幅を従来より大幅に低下させる効果がある。ある
いは従来と同一の周波数偏移幅を用いるとすれば、従来
より以上のエンファシスを加えることができ、再生され
た信号のＳＮ比を向上させることができる０

【図面の簡単な説明】

第１図は従来のエンファシス回路の一例を示す　。 結線図、第２図は信号波形図、第３図は本発明の信号処
理装置の一実施例を示す概略ブロック図、　゛第４図は
第３図における第１の伝送回路の回路構成例を示した結
線図、第５図は本発明において零位相特性を実現するた
めに用いた概念を説明するブロック図である。 ２．３・・・・・・信号処理回路、６　、７　、８　、
９　、１０゜１１・・・・・・スイッチ、１２−．１３
・・・・・・伝送回路、１４゜１５．１６．１７・・・
・・・メモリ回路、２９・・・・・・毒１ノ御信号発生
回路の 代理人の氏名　弁理士　中　尾　敏　男　ほか１名−法 ）　旬　＋、　ｄ。

Claims (1)

【特許請求の範囲】
1. 入力信号が、第１のスイッチにより第１および第２の信
   号処理回路に交互に入力され、処理されて交互に出力さ
   れる信号を第２のスイッチでもって１系列の信号に変換
   して出力するように構成され、前記第１の信号処理回路
   は、第３のスイッチと、伝達関数がＧである第１の伝送
   回路と、第１のメモリ回路と、第４のスイッチと、第２
   のメモリ回路で構成され、前記第２の信号処理回路は、
   第５のスイッチと、前記第１の伝送回路と同一の伝達関
   数Ｇを有する第２の伝送回路と、第６のスイッチと、第
   ３のメモリ回路と、第４のメモリ回路で構成され、かつ
   前記、第１．第２．第３．第４のメモリ回路は、それぞ
   れＴ時間にわたって信号を順に入力し、次のＴ時間にわ
   たって、前記入力された信号を逆の時系列で出力するよ
   うに構成されており、前記第１のスイッチは、１時間毎
   に切シ換えられて入力信号を前記第１シよび第２の信号
   処理回路に分配し、前記第１の信号処理回路に入力され
   た信号は、まずはじめのＴ時間で前記第１の伝送回路を
   経て前記第４のスイッチで切シ換えられて前記第１のメ
   モリ回路に記憶され、次のＴ時間で前記第１のメモリ回
   路から逆の時系列で読み出されて前記第３のスイッチを
   通り、再度前記第１の伝送回路を通過し、前記第４のス
   イッチで切り換えられて前記第２のメモリ回路に記憶さ
   れ、次のＴ時間で前記第２のメモリ回路から読み出され
   て前記第２のスイッチを経て出力され、また、前記第２
   の信号処理回路からは前記第１の信号処理回路よ−リＴ
   時間遅れた信号が前記第１の信号処理回路と同様の信号
   処理の後に、前記第２のスイッチを経て出力され、出力
   端には、前記第１および第２の信号処理回路から交互に
   出力された信号が１系列となって出力されることを特徴
   とする信号処理装置。