JPS60107185A - Integration circuit of capacitance multiplication type - Google Patents
Integration circuit of capacitance multiplication typeInfo
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- JPS60107185A JPS60107185A JP58213899A JP21389983A JPS60107185A JP S60107185 A JPS60107185 A JP S60107185A JP 58213899 A JP58213899 A JP 58213899A JP 21389983 A JP21389983 A JP 21389983A JP S60107185 A JPS60107185 A JP S60107185A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、トランジスタの電流増幅率ケ利用した容に
増倍形の積分回路において、荷に積分定数が電流増幅率
に依存しないように寺した答お：増倍形の積分回路に関
するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention is directed to a capacitance multiplier type integrating circuit that utilizes the current amplification factor of a transistor, so that the integral constant does not depend on the current amplification factor. Answer: It concerns a multiplication type integrating circuit.
能動素子を利用してコンデンサの容−量を見掛上増倍さ
せる積分回路と（−では、ミラー効果ｗ利用するものや
、乗算回路欠利用するものがある。Among integrating circuits that use active elements to apparently multiply the capacitance of a capacitor (-), there are those that utilize the Miller effect, and those that do not utilize a multiplication circuit.
しかし、前者は本質的に電圧帰遷形となっているため低
’ｔ３圧源で駆動すると、クイナミックＶンジが小さく
なるという問題があり、後者は増倍効果欠大きくすると
、トランジスタのエミンタ電流が＠！端に小さくなり信
号のＳ／Ｎが悪化するという問題がある。However, since the former is essentially a voltage transition type, there is a problem that the dynamic voltage becomes small when driven by a low t3 voltage source, and the latter lacks the multiplication effect. @! There is a problem in that the S/N of the signal becomes smaller as the signal becomes smaller at the end.
そこで、本出願人はトランジスタの′電流増幅率ヶ利用
し、容量増倍効果をもつ積分回路７開光し出願し７たが
、その積分０、一定数がトランジスタの電流％ｊ＋幅率
に依存１−ているためＩＣ化に際して特性の均一化が困
錐になるという問題が分生した。Therefore, the applicant applied for an integration circuit 7 which utilizes the current amplification factor of the transistor and has a capacitance multiplication effect. - This created a problem in that it was difficult to make the characteristics uniform when integrated into an IC.
この発明は、か■る実状にかんがみてなされたもので、
トランジスタの′巾、流増幅率（β）のばらつきを軽減
し、かつ、任意の時定数が得られるようにした容量増倍
形の積分回路ケ提供するものである。This invention was made in view of the actual situation,
The present invention provides a capacitance multiplication type integrating circuit which reduces variations in transistor width and current amplification factor (β) and allows an arbitrary time constant to be obtained.
このｆ！明は、電流制御により乗算率が可変とされる乗
算回路と、該乗算回路により駆動され、はぼトランジス
タの電流増幅率に比例する容量増倍効果を持つ積分回路
により構成された容量増倍形の積分回路において、同一
電極が相互に接続されているｎ個のトランジスタと、こ
のｎ個のトランジスタと力／ントミラ接続されるトラン
ジスタにより電流源ケ構成し、この電流源により前記乗
算回路の乗算率を制御するよう圧したものである。This f! The light is a capacitance multiplication type consisting of a multiplication circuit whose multiplication rate is variable by current control, and an integration circuit driven by the multiplication circuit and which has a capacitance multiplication effect proportional to the current amplification factor of the transistor. In the integrating circuit, a current source is configured by n transistors having the same electrodes connected to each other and a transistor connected to the n transistors, and the multiplication factor of the multiplication circuit is controlled by this current source. It was a pressure to control the situation.
そのため、電流増幅率によって支配されていた容量増倍
率が任意の値に固定化でき、ＩＣ回路で構成した積分回
路の特性が均一化されたものになる。Therefore, the capacitance multiplication factor, which was dominated by the current amplification factor, can be fixed to an arbitrary value, and the characteristics of the integrating circuit made of an IC circuit can be made uniform.
第１図は、本出願人が開発した容量増倍形の積分回路の
一実施例な示す回路図、第２図は前記第１図の制御電流
を供給する電流源の回路図である。FIG. 1 is a circuit diagram showing one embodiment of a capacitance multiplication type integrating circuit developed by the present applicant, and FIG. 2 is a circuit diagram of a current source that supplies the control current shown in FIG. 1.
まず、第１図の容量増倍形の積分回路についてブロック
Ｍｌ 、Ｍｚ 、Ｍｓ 、Ｍ４．の順で説明する。First, regarding the capacitance multiplication type integrating circuit shown in FIG. 1, blocks Ml, Mz, Ms, M4. It will be explained in this order.
ブロックＭ、はトランジスタＱ１゜’Ｑ１１＋及びＱ１
６゜Ｑ＋ｙＶ差動増幅器とする電圧−電流変換形の乗算
回路であって、端子ＴＩ に電圧ｖ１ が入力されたと
きトランジスタＱ＋ｏ、Ｑ、、のコＶクタ電流の変化Δ
ｉ′はよ（知られているように、Δ１＝−となる。Block M, includes transistors Q1゜'Q11+ and Q1
This is a voltage-to-current conversion type multiplier circuit using a 6°Q+yV differential amplifier, and when voltage v1 is input to terminal TI, the change Δ in the current of transistors Q+o, Q, etc.
i' is good (as is known, Δ1=-.
也
（但り、 、 Ｒｏはエミッタ結合抵抗）この電流変化
Δｉ′はトランジスタＱ＋ｇ＋ Ｑ＋ｙにより乗算され
え。(where , Ro is the emitter-coupled resistance) This current change Δi' can be multiplied by the transistor Q+g+Q+y.
乗算係数には、トランジスタＱ＋ｏ ＊ Ｑ ＋＋のエ
ミッタに流れる電流火ＩＩ （力ンントミラ接続されて
いるトランジスタＱＩ、に流れる電流）、トランジスタ
Ｑ＋ｅ ｒ Ｑ ＋７の共通エミッタ電流を工、（トラ
ンジスタＱ１８、またはトランジスタＱ１−の電流）と
■。The multiplication coefficient is calculated by calculating the current II flowing through the emitter of the transistor Q+o*Q++ (the current flowing through the transistor QI connected to the mirror), the common emitter current of the transistor Q+e r Q+7, (the current flowing through the transistor Q18, or the transistor Q1- current) and ■.
すると、Ｋ＝酊となるから、結局、トランジスタＱ＋５
ｒＱｚｙの電流変化Δｌは
１２ Ｖｌ
２Δｌ−■・■・・・・・・・・・・・・・・・・・・
・・・・・・・・・ｆｉｌとなる。Then, since K=drunk, in the end, transistor Q+5
The current change Δl of rQzy is 12 Vl 2Δl−■・■・・・・・・・・・・・・・・・・・・
・・・・・・・・・fil.
次に、ブロックＭ！について説明する。Next, block M! I will explain about it.
図示のよう・に−・Δ１をエミッタ電流とする トラン
ジスタＱ ｔｏのベース電流は１ｉ、＋＞ ’但し、β
、はＮＰＮ形のトランジスタＱ ２ｏの電流増幅率）、
ｉｏ＋Ｖコンクタ電流とするトランジスタＱｘｒＦ）ベ
ジスタＱ ２１の電流ｔＩＩＩｖＡ率）であるから、Ａ
点ではコンデンサＣ１から流入する電流Ｙ ｊｅｔ と
すると、が成立する。As shown in the figure, −・Δ1 is the emitter current, and the base current of the transistor Q to is 1i, +>'However, β
, is the current amplification factor of the NPN transistor Q2o),
io+V contactor current tIIIvA rate) of transistor QxrF), so A
If the current flowing from the capacitor C1 is Y jet at the point, then the following holds true.
端子Ｔ１ の電位夕Ｖｌとすると、 （但し、ｒｏ：トランジスタＱ２１のエミッタ抵抗。Assuming that the potential of terminal T1 is Vl, (However, ro: Emitter resistance of transistor Q21.
Ｖｃｌ’コンデンサＣ１の端子電圧）
また、コンデンサＣＩに流れる電流１ｅｌ は１゜Ｉ−
８ＣＩ Ｖ ｅｌ ・・・・・・・・・・・・・・・・
・・・・・・印・・・（４１（但し、Ｓはｊω）
前記第（２）式、第（３）式、第（４）式からｌｅ ＋
＊ Ｖａｌ ′ｆ／消去すると、
が得られる。Vcl' terminal voltage of capacitor C1) Also, the current 1el flowing through capacitor CI is 1°I-
8CI V el ・・・・・・・・・・・・・・・
・・・・・・Mark...(41 (However, S is jω) From the above equations (2), (3), and (4), le +
* Val 'f/Elimination gives .
一方、ブロックＭ、においては図示したようにトランジ
スタＱ２Ｂのエミッタ電流がΔｉとなっており、トラン
ジスタＱ２２のフＶクタ１１流ｋ ｉ。２．コンデンサ
Ｃ２の電流ンｉｅ２ とすると、Ｂ点に流出入する電流
はブロックＭ１ と同様に。On the other hand, in block M, the emitter current of the transistor Q2B is Δi as shown in the figure, and the current of the transistor Q22 is Δi. 2. If the current of capacitor C2 is nie2, the current flowing in and out of point B is the same as in block M1.
トランジスタＱ２２のコンクク電圧？Ｖｏどすると、ｖ
ｏ＋：ｖｏ２−ｒｌＩｌｏ２（］十−Ｋ）……………（
７）（但し、ｖｏ２：コンデンサｃ２の端子電圧＋ ｒ
ｅ：エミッタ抵抗）
コンデンサＣ２に流れる電流？ ｉｃ２とすると、Ｉ
Ｃ２−８Ｃ２Ｖ Ｏ２・・・・・・山・・・・・・・・
・・・・・・・・・・・・・・・＋８）前記第（７）式
、第（８）式からＶａ２’＜消去すると、ｊａ２ ＝
Ｓ Ｃ２（ｖｏ−１−ｒｅｔｏ２ （１＋７ｙ） ｌ
叫−・（９１の第（９）式ケ第（６）式に代入すると、
ブロック看と同様に、
がイＵられる。Concentration voltage of transistor Q22? When you say Vo, v
o+:vo2-rlIlo2(]10-K)……………(
7) (However, vo2: terminal voltage of capacitor c2 + r
e: Emitter resistance) Current flowing through capacitor C2? If ic2, I
C2-8C2V O2・・・・・・Mountain・・・・・・・・・
・・・・・・・・・・・・・・・+8) From the above equations (7) and (8), if Va2'< is eliminated, then ja2 =
S C2(vo-1-reto2 (1+7y) l
(Substituting the equation (9) of 91 into the equation (6),
Similar to block viewing, is displayed.
ところで、ブロックＭ４ｙ構成しているトランジスタＱ
２４〜Ｑ２７はカンントミラヶ構成しているので、こＬ
ＩＣ流入する電流はＩ’ｏ＋＝ ｉｏ Ｋ７’ｊる。By the way, the transistor Q constituting the block M4y
24 to Q27 are composed of cant mirrors, so this L
The current flowing into the IC is I'o+=io K7'j.
故に、
１゜ｒ ＝ ｊｅｔ ＋ ： ｃ２ ・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・（１］）
これ火、前記第（９）式に代入すると、故に
コンデンサＣｌ−Ｃｘの容量ｉｃ、＝ｃ２＝＝Ｃとし、
この第（］３）式に前記第（５）式、第（］０）式を代
入して整理すると、
β１β２）１とすると、
が得られる。Therefore, 1゜r = jet + : c2 ・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・(1])
Now, by substituting into the above equation (9), we get the capacitance ic of capacitor Cl-Cx, =c2==C,
Substituting the above-mentioned equations (5) and (]0) into this equation (]3) and rearranging it, and assuming β1β2)1, the following is obtained.
を代入すると、
となるが、第２項はｒｅ＜＜ Ｒｏ より無視できるの
で、結局、この回路は、
となる。Substituting , we get: However, since the second term can be ignored since re<< Ro, this circuit becomes:
れ、端子■１の電圧Ｖ１９槓分した個と、端子Ｔ、の電
圧ｖｌ’７重畳しまた出力電圧Ｖｏ％−示しているが、
増幅率β１が含まれることになる。Then, the voltage V19 of terminal 1 is superimposed with the voltage vl'7 of terminal T, and the output voltage Vo% is shown,
This includes an amplification factor β1.
そこで、第２図に示すような電流源によって乗算回路を
制御（７、β１の影Ｗ ’ｔｒ除くようにする。Therefore, the multiplication circuit is controlled by a current source as shown in FIG. 2 (7, to eliminate the influence of β1 W'tr).
第２図において、Ｔ、 −Ｔｎは各電極が相互に接続さ
れているｎ個のトランジスタ、ＴｏはトランジスタＴ＋
’″−′Ｔ、とカンントミラ接続されているトランジス
タで、このトランジスタＴ０に流鮎電流はトランジスタ
Ｔ。＋ ＋ ＴＯ２、Ｔｏｗのカンントミラにより電流
■として出力される。In Figure 2, T, -Tn are n transistors whose electrodes are connected to each other, and To is a transistor T+.
The current flowing through this transistor T0 is outputted as a current (2) by the cant mirror of the transistor T. + + TO2 and Tow.
抵抗ｒヶ介して流れるｎ個のトランジスタＴ＋が出力さ
れる。n transistors T+ flowing through r resistors are output.
そこで、前記乗算回路となっているブロックＭ１の制御
用の電流１．、Ｘ、とじて第２図の電流Ｉ。Therefore, the current 1. for controlling the block M1 serving as the multiplication circuit. , X, and the current I in FIG.
及びｎ個のトランジスタＴ、−Ｔ、に流れる電流で、第
（］７）式は
ｖ（、＝ｖｌ−ｔ−□−Ｖビ・・・・・・・・・・・・
・・・・・・・・ｏ８）ＲｏｎＣ
となる。and the current flowing through n transistors T, -T, equation (7) is v(,=vl-t-□-Vbi...
・・・・・・・・・o8) It becomes RonC.
したがって、トランジスタＴ、〜Ｔ、の数によってコン
デンサの見掛上の増倍率ケ固定することができる。Therefore, the apparent multiplication factor of the capacitor can be fixed depending on the number of transistors T, .about.T.
以上この発明の容量増倍形の積分回路の一実施例につい
て説明したが、コンデンサの容量増倍回路ハブ。７ り
Ｍ２． Ｍ３１Ｍ４によるものに限定することはなく、
電流増幅率（β）に影響される他の回路手段によるもの
でも有効に利用できる。An embodiment of the capacitance multiplication type integrating circuit of the present invention has been described above, and this is a capacitance multiplication circuit hub for a capacitor. 7 RiM2. It is not limited to those based on M31M4,
Other circuit means that are affected by the current amplification factor (β) can also be used effectively.
〔発明の効果）
この発明は、上述したような構成とされても・るので、
電流増幅率ケ利用してコンデンサの容量製見掛上増倍さ
せることができ、ＩＣ回路で形成されるコンデンサで時
定数の大きい積分回路が構成でさると共に、＾１１記積
分画路の時定数力′−電流増幅率に依存することな（固
定値とすることができる。[Effect of the invention] Since this invention can be configured as described above,
The capacitance of the capacitor can be apparently multiplied by using the current amplification factor, and the capacitor formed by the IC circuit constitutes an integrating circuit with a large time constant. Force' does not depend on the current amplification factor (can be a fixed value).
したがって、特にＩＣ回路で容量増倍形の槓分回路火構
成したときに、その特性が均一になると（・う利点があ
る。Therefore, especially when a capacitance multiplication type branch circuit is constructed using an IC circuit, it is advantageous if its characteristics become uniform.
第１図は乗算回路と容量増倍回路を利用した積分回路、
第２図は積分定数が固定されるようにした電流源の回路
図である０
図中、Ｑｌ。〜Ｑ＋ｅは乗算回路のトランジスタ、Ｑ２
０Ｑ２Ｇは坪量増倍効果をもつ積分回路のトランジスタ
、■１〜Ｔゎ、Ｔｏは電流源となるトランジスタを示す
。Figure 1 shows an integration circuit using a multiplier circuit and a capacitance multiplier circuit.
FIG. 2 is a circuit diagram of a current source with a fixed integral constant. ~Q+e is the transistor of the multiplier circuit, Q2
0Q2G is a transistor of an integral circuit having a basis weight multiplication effect, and (1) to T2 and To are transistors serving as current sources.
Claims (1)
乗算回路の乗算出力により駆動される容量増倍形の積分
回路において、相互に同一電極が接続されているｎ個の
トランジスタと、前記ｎ個のトランジスタとカンントミ
ラ接続されているトランジスタにより電流ぷ乞構成し、
前記′電流源により前記乗算回路を制御することを特徴
とする容ｉｔ増倍形の積分回路。In a multiplication circuit whose multiplication rate is variable by current control, and a capacitance multiplication type integrating circuit driven by the multiplication output of the multiplication circuit, n transistors having the same electrodes connected to each other, and n transistors having the same electrodes connected to each other, and The current flow is made up of the transistors connected to the cant mirror,
A capacity multiplication type integrating circuit, characterized in that the multiplying circuit is controlled by the current source.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58213899A JPS60107185A (en) | 1983-11-16 | 1983-11-16 | Integration circuit of capacitance multiplication type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58213899A JPS60107185A (en) | 1983-11-16 | 1983-11-16 | Integration circuit of capacitance multiplication type |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60107185A true JPS60107185A (en) | 1985-06-12 |
Family
ID=16646857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58213899A Pending JPS60107185A (en) | 1983-11-16 | 1983-11-16 | Integration circuit of capacitance multiplication type |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60107185A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0675595A1 (en) * | 1994-03-29 | 1995-10-04 | STMicroelectronics S.r.l. | Fully integrated ramp generator with relatively long time constant |
-
1983
- 1983-11-16 JP JP58213899A patent/JPS60107185A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0675595A1 (en) * | 1994-03-29 | 1995-10-04 | STMicroelectronics S.r.l. | Fully integrated ramp generator with relatively long time constant |
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