JPS6010342B2 - セントラル・プロセッサからのｉ／ｏ命令への確認応答を記憶するランダム・アクセス・メモリを用いたデ−タ・バイト転送用デ−タ処理システム - Google Patents

セントラル・プロセッサからのｉ／ｏ命令への確認応答を記憶するランダム・アクセス・メモリを用いたデ−タ・バイト転送用デ−タ処理システム

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JPS6010342B2
JPS6010342B2 JP56153111A JP15311181A JPS6010342B2 JP S6010342 B2 JPS6010342 B2 JP S6010342B2 JP 56153111 A JP56153111 A JP 56153111A JP 15311181 A JP15311181 A JP 15311181A JP S6010342 B2 JPS6010342 B2 JP S6010342B2
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Description

【発明の詳細な説明】 本発明は、概略的には、通信手段を用いている情報処理
システムに関するものである。
とりわけ、非同期的に発生する情報のバス転送サイクル
への応答を記憶するランダム・アクセス・メモリの使用
方式に関するものである。共通バスに複数のサブ・シス
テムが接続しているシステムにおいては、転送装置が用
意されていなければならず、これに依って、装置間で情
報の双方向転送を行うことができる。
この様なシステムは、米国特許第３９９３郷１号“デー
タ処理装置内の処理データ転送要求のための装置”に記
載されている。装置は、それぞれのサブシステムに含ま
れており、非同期に発生するバス転送サイクル中に、１
つのサブシステムから他のサブシステムに情報の転送を
行うために、バスの領域の要求を行っている。応答論理
回路が、それぞれのサブシステムに組込まれており、非
同期的に発生する転送サイクルの間、情報の受信を確認
している。システム・バスに接続しているサブシステム
の典型として、米国特許出願番号７６０７８２号“デー
タ転送を監視する回線専用メモリ・テーブルを用いた通
信制御プロセッサ”に記載されているサブシステムがあ
る。この通信制御サブシステムは、中央処理ユニットか
らシステム・バスを介して受けた１／０命令に応答して
いる。通信制御サプシステム中の装置は、もし、通信制
御装置が１／０命令を受信したら、肯定応答を発生し、
もしも通信制御装置が１／０命令を受信することができ
ない時は、否定応答信号を発生する。バス転送が非同期
のため、応答中の遅延は、システム全体のスループツト
を低減する。ある１／０命令は、ランダム・アクセス・
メモリに記憶されている通信制御ブロックがこれらの命
令の実行を遂行するため利用可能であることを必要とし
ている。
通信制御サブシステム中の装置は、肯定又は否定応答を
これらの１／０命令に対して発生する。この装置は、相
当量のハードウェアを必要とし、システム・バスに応答
を送り出すために多数の論理ステップが必要である。
必要とされるハードウェアは、メモリに記憶されるチャ
ネル制御ブロックを利用し、マイクロプロセッサ制御通
信回線を用いることにより減少する。
この様なシステムは、米国特許第４１３３０３０号“チ
ャンネル専用制御ブロックを用いた通信制御処理システ
ム中のデータ転送のための制御装置”に記載されている
。このシステムは、しかしながら、処理できる通信回線
数が制限されているため、スループツトに限界がある。
ここに引用した参考文献は、出願人が知っているもので
あり、読者にこの技術分野における技術的レベルを知ら
せるために呈示されており、本発暁に最も近い参考文献
とは言えないことを明らかにしておく。
出願人によって何らかの調査が行われたことは、主張し
ていない。従って、本発明の第１の目的は、データ処理
システムに用いる改良された通信制御サブシステムを提
供することである。
本発明の他の目的は、中央処理ユニットからのある１ノ
○命令への応答を行う低価格の装置を有している通信制
御サブシステムを提供することである。
又、本発明の他の目的は「全システムのスループットを
改善するために、システムバス上への早い応答を発生す
るための装置を有する通信制御サブシステムを提供する
ことである。
データ処理装置は、中央処理サブシステム（ＣＰＵ）、
メイン。
メモリ、複数の周辺サブシステム、及び通信制御サブシ
ステムで構成されており、全てシステム・バスに共通に
接続されている。通信制御サブシステムは、システム・
バスに接続されている通信多重化装置及び多数の通信多
重化装置に接続されている装置例えば陰極線管表示装置
（ＣＲＴ）を有している。ＣＰＵは、通信多重化装置と
は、入出力転送命令をシステム・バスを介して通信多重
化装置へ送ることにより通信を行う。
多数の１／０命令は、通信制御ブロック（ＣＣＢ：Ｃｏ
ｍｕｎｉｃａｔｉｏｎＣｏｎｔｒｏＩＢｌｏｃｋ）を、
メイン・メモリと装置間のデータの転送を制御する通信
多重化装置中の第１のランダム・アクセス・メモリ上に
形成する。通信多重化装置と装置との間の通信回線は、
送信回線又は受信回線どちらでも動作可能である。４つ
のＣＣＢが各々の送信回線に対して存在し、又、４つの
ＣＣＢが各々の受信回線に対して存在している。
各々のＣＣＢは、メイン・メモリのアドレスを記憶する
アドレス部、範囲、制御バイト、状態バイトから構成さ
れている。メイン・メモリのアドレスは、最初は、装橿
とメイン・メモリとの間で転送されるべきデータ・バイ
トのブロックのメイン山メモリ内の開始アドレスである
。範囲は、ブロック中のデータ・バイトの数である。制
御バイトは、通信多重化装置がＣＣＢが終了した時にＣ
ＰＵへ割込をするべきかどうか、ＣＣＢが使用可能かど
うか、又、このＣＣＢが最後のデータ・ブロックかどう
かを示している。状態バイトは、当初はゼロにされてお
り、ＣＣＢが完了してＣＣＢがクリャされる時に、入力
次状態１／０命令により謙込まれ、データ。ブロックの
処理中に起ったエラー、送信アンダーラン、割込み等の
状態をＣＰＵへ知らせる。出力アドレス１／０命令は、
メイン・メモリ・アドレスリゞィトを格納し、出力範囲
１／０命令は範囲バイトを格納し、出力制御１／０命令
は、制御バイトを格納し、状態バイトをクリャする。
次状態１／０命令は、状態バイトをＣＰＵへ転送し、Ｃ
ＣＢをクリヤする。１チャンネルに割当てられている４
つの全てのＣＣＢにアドレスと制御バイトが格納されて
いると、通信多重化装置は、出力アドレス１／０命令を
受けつけない。
１チャンネルに割当てられている全てのＣＣＢが空の場
合は、通信制御装置は入力次状態１／０命令を受けつけ
ない。
米国特許第３９班９８１号“データ処理システム中にお
ける処理データ転送要求のための装置”に開示されてい
る様に、アドレスされたサブシステムによって受取られ
たシステム・バス上の情報に対しては、肯定応答、否定
応答又は待期応答を定められた時間内にシステム・バス
上に送る必要がある。
出力アドレス１／０命令又は入力次状態１／○命令が拒
否された場合は、通信多重化装置は１／０命令を実行せ
ず、システム・バスを介して否定応答をＣＰＵへ送る。
出力アドレス１／０命令に対して否定応答を生成するた
めの装置は、アドレス１／０命令を受信することのでき
るＣＣＢを有していないチャンネルそれぞれに対して否
定応答ビットを記憶すると共に、出力次状態１／０命令
を受けた時全てのＣＣＢが空のチャンネルそれぞれに対
して否定応答ビットを記憶する第２のランダム・アクセ
ス・メモリ（ＲＡＭ）、出力アドレス入出力命令コード
及び入力次状態１／０命令コードを選択するためのデコ
ーダ、第１の状態の否定応答ビットに応答してセットし
、ＣＰＵへ否定応答をシステム・バス上に送出する第１
のフリツプフロツプ、そして第２の状態の否定応答ビッ
トに応答してセットし、肯定応答をシステム・バス上に
送出する第２のフリツプフロツプを有している。
ＣＰＵが出力アドレス１／０命令に対して肯定応答を受
け取った時は、ＣＰＵは出力範囲１／Ｏ信号及び出力制
御１／０命令を特定のＣＣＢをロードするために送出す
る。
出力制御入出力名令は、ＣＣＢ中の状態バイトをクリャ
する。マイクロプロセッサは、初期設定１／０命令に応
答して、出力アドレス１／０命令に関連している第２の
ＲＡＭの全てのアドレス位置に、ＣＣＢが使用可能であ
ることを示すため肯定応答ビットを第２状態として格納
し、入力次状態１／０命令に関連している第２のＲＡＭ
の全てのアドレス位置にどのＣＣＢも使用可能ではない
ことを示すため否定応答ビットを第２の状態として格納
することを制御している。
出力制御１／０命令は、第１のランダム・アクセス・メ
モリのあるアドレス位置に記憶されている差数カウン夕
の内容が、このチャンネルに割当てられている全てのＣ
ＣＢが一杯であることを示している場合に、１／０マイ
クロプロセッサが、前の出力アドレス１ノ○命令に関連
している第２のＲＡＭのアドレス位置に、否定応答ビッ
トを第１の状態に書込む様にしている。
出力制御１／０命令は、入力次状態１／０命令に関連し
ている第２のＲＡＭのアドレス位置に、否定応答ビット
を第２の状態に書込む様にしており、少なくても１つの
ＣＣＢはロードされていることを示している。同時に、
入力次状態１／０命令は、差数カウンタの内容が、この
ＣＣＢをクリヤした後全てのＣＣＢが空であることを示
している場合に、入力次状態１／０命令に関連している
第２のＲＡＭ内のアドレス位置に否定応答ビットを第１
の状態に書込む様にしている。
１／０マイクロプロセッサは、少なくても１つのＣＣＢ
が空であることを示すために、出力アドレス１／０命令
に関連している第２のＲＡＭのアドレス位置に、否定応
答ビットを第２の状態として書込む。
本発明の特徴と思われる構成と動作方法に関する新規な
部分は、目的と効果と共に、添付されている図面と関連
付けて考慮すると後述の記載からより良く理解される。
それぞれの図面は、図解と説明の目的で付与されており
、本発明の範囲を限定する意図はないことを明白に理解
されるべきである。第１図は、中央処理ユニット（ＣＰ
Ｕ）２、メイン・メモリ、通信制御サブシステム８、そ
して通常の周辺制御装置６で構成されており、全てがシ
ステム。
バス１６に共通に接続されているデータ処理システムの
全体のブロック図である。通信制御サブシステム８は、
最大１６重信回線で作動でき、システム・バス１６に接
続されている通信制御装置１０を有しており、回線アダ
プタ８バス１７を介して通信制御装置１０に接続されて
いる回線アダプタとそれに付随している装置とで構成さ
れている。通常、通信制御サプシステムは、ＲＳ２３２
インターフェースを持つ回線アダプタ、ＲＳ４２２イン
ターフェースを持つ回線アダプタ「又は電流ループ・イ
ンターフェースを持つ回線アダプタを有している。回線
アダプタ１４は、４０００フィートのケーブルを駆動で
きる能力を持っており、回線ァダプタ１３は、１０００
フィートのケーブルを駆動できる能力を持っている。Ｒ
Ｓ２３２インターフェースは「電子工業会（ｔｈｅＥｌ
ｅｃｔｒ。
ｎｉＣＳ、ｌｎｄｕＳｔｎｅＳ ＡＳＳＭｉａｔｉ。ｎ
２００１ １Ｓ〇ｅｅｔ，Ｎ，Ｗ．，Ｗａｓｈｉｎｔｏ
ｎ，ＤＣ．）により１９７９年に発行された“ＥＴＡＲ
Ｓ−２３次”中で説明されている。ＲＳ４２２インタ
ーフェースは、上記電子工業会により１９７５年に発行
された“ＥＴＡ Ｒ Ｓ−４２２’’中で説明されてい
る。
電流ループ・インターフェースは、１９６７年１２月に
ＡＴＴより発行された“ベル・システム通信−技術文献
−４５，５５，７５ボー・プリンタ回線チャンネルーィ
ンターフェース仕様書”に記載されている。
通信制御装置１０１こより作動する典型的な装置には、
陰極線管表示装置（ＣＲＴ）１８、ダイヤル装置（８０
１Ｃ）２０、モデム（２０２Ｃ）２２、テレタイプ装置
（ＴＴＹ３３）２１、そしてライン・プリンタ２４が含
まれる。
回線アダプタ１３と１４は「 ８回線までの非同期通信
回線を取扱うことができ、回線アダプタ１２は、８回線
までの非同期通信回線又は、６回線までの非同期通信回
線と１回線の同期通信回線を取扱うことができる。
しかしながら、最大１６回線を取扱う２個の回線アダプ
タのみが、通信制御装置１０と共に作動可能である。第
２図は、通信制御装置１０のブロック図を示しており、
この装置は、システム・バス１６を介してメイン・メモ
リ４及びＣＰＵ２と共に通信制御装置１０の動作を制御
する１／０マイクロプロセッサ３６、回線アダプタリゞ
ス１７を介して回線アダプタ１２及び１４と共に通信制
御装置１０の動作を制御する回線マイクロプロセッサを
有している。
１／０マイクロプロセッサ３６と回線マイクロプロセッ
サ５６は「共通ランダム・アクセス・メモリ（ＲＡＭ）
４４を介して互いに通信を行う。
このＲＡＭには、回線制御テーフル（ＬＣＴ）、通信制
御ブロック（ＣＣＢ）及び多数のメイルボックスを記憶
している。
装置それぞれに１つつのＬＣＴが割当られている。ＬＣ
Ｔの半分は、受信モードの時の装置を制御し、他の半分
は、送信モードの時の装置を制御する。同時に、装置は
それぞれに、メイン，メモリ４との各受信ブロック転送
ごとに１つのＣＣＢ、そしてメイン・メモリ亀との各送
信ブロック転送ごとに１つのＣＣＢが割当てられている
。ＬＣＴとＣＣＢの機能については、前述の米国特許第
４１３３０３０号に記載されている。回線制御テーブル
は、装置のデータ文字コードのビット数、文字コードの
パリティの偶奇性、使用されているサイクル・リダンダ
ンシー・チェックの式及び展開されたＣＲＣバイト、装
置の状態、チャンネル制御プログラム（ＣＣＰ）と共に
ＬＣＴが作動できる様にするポィンタを定めている。
ＣＣＢは、送信又は受信する次の文字のメイン・メモリ
のアドレス位置、現在のブロック内の処理すべき残りの
文字数を記憶している。
ＣＣＢは、又「 このＣＣＢが実行されると送信用の最
後のブロックとなること及びブロックが完了した時割込
みを発生するかどうかを示す制御語、ＣＣＢが完了した
時に回線の状態を示す多数のビットも記憶している。４
個までの受信ＣＣＢ及び４個までの送信ＣＣＢを装置対
応に格納できる。
プログラマブル談出専用メモリ（ＰＲＯＭ）３８は、１
ノ○マイクロプロセッサ３８で使用するプログラムを記
憶している。
１／０マイクロプロセッサはＰＲＯＭ３８内のアドレス
位置を示す信号を発生し、１／０ページング論理３４及
び１／０アドレスリゞス６８を介してＰＲＯＭ３８へ送
る。
このアドレス位置にある命令はＰＲＯＭ３８から１／○
マイクロプロセッサ３６へ１ノ○データ・バス７４を介
して送られる。１／０マイクロプロセッサ３６は、命令
を実行し、次の命令を１／０データ・バス７４を介して
謙出すため、ＰＲＯＭの次のアドレス位置を示すアドレ
ス信号を発生する。
作業用ＲＡＭ４０は、変数データの記憶城、スタック領
域即ち割込まれたマイクロ・プログラムの戻り番地の格
納城、及びデータ処理上の作業城としてのスクラツチパ
ツド・メモリとして、１／○マイクロプロセッサと共に
作動する。１／０ページング論理３４は、１／０マイク
ロプロセッサが共通メモリ４４上のＬＣＴ又はＣＣＢの
領域をアドレスした時、１／０マイクロプロセッサから
仮想アドレスを受けとり、選択された装置に割当てられ
た特定のチャンネルのＬＣＴ又はＣＣＢの領域の位置を
示す実アドレスを生成する。
ページング動作は、“ページソグ機構”と名付けられた
米国特許出願第０００４６３号に記載されている。バス
・インターフエース３０は、ＣＰＵ２とメイン・メモリ
４と共に動作するために、通信制御装置１０をシステム
・バス１６に接続している。
バス要求、バス応答、バス優先決定動作は、米国特許第
３９９３９８１号“データ処理システムにおける処理デ
ータ転送要求のための装置”に記載されている。バス・
インターフェース３０は又、システム・バスを介して送
られてくるデータと１／０命令の記憶装置を有している
。ＲＡＭ６０は、通信回線のデータの流れを処理するチ
ャンネル制御プログラムを格納している。
ＬＣＴ中のＣＣＰポィンタは、ＲＡＭ６０中の次のＣＣ
Ｐ位置を指しており、チャンネル要求割込が実行される
時に、チャンネルにより参照される。ＣＣＰは通常、回
線マイクロプロセッサ５６を介して共通ＲＡＭ４４と回
線アダプタ・インターフェース６６との間の文字の転送
を制御し、検査用冗長文字の計算を行うと共に、多少の
編集も行つｏＰＲＯＭ５８には、回線マイクロプロセッ
サ５６で実行されるプログラムが格納されている。
回線マイクロプロセッサ５６はＰＲＯＭ５８中のアドレ
ス位置を示すアドレス信号を生成し、ＰＲＯＭ５８へ回
線ページング論理５４とライン・アドレス１バスを介し
てアドレス信号を送る。このアドレス位置にある命令は
、ＰＲＯＭ５８から回線データ・バス７２を介して回線
マイクロプロセッサ５６へ送られる。回線マイクロプロ
セッサ５６は、この命令を実行し、ＰＲＯＭ５８の次の
アドレス位置を示すアドレス信号を生成して、回線デー
タ・バス７２を介して次の命令を読出す。作業用ＲＡＭ
５２は、１／０マイクロプロセッサ３６用の作業用ＲＡ
Ｍ４０と同様に、回線マイクロプロセッサ５６のスクラ
ツチパツド・メモリとして作動する。
回線べーシング論理６４は、ＲＡＭ４４内のＬＣＴやＣ
ＣＢ領域をアドレスする時に、仮想アドレスを受け取り
、実アドレスへ変換している。
１／０ページング論理３４と同様に、回線ページング論
理５４は、単独のプログラムが、どの通信チャンネル（
各回線ごとに２チャンネル即ち受信チャンネルと送信チ
ャンネル）からも関係するＬＣＴやＣＣＢをアドレスす
ることができる様にしている。
Ｓレジスタ５０‘ま、ＰＲＯＭ５８と共に作動する１バ
イトのインデックス・レジスタである。
休止タイマ６２は、ＲＡＭ６０へのアクセス数を計数す
ることにより、ＣＣＰが作動している時間が長過ぎるこ
とを検出している。アクセス数が、定められた数（通常
１００）を越えた場合、回線マイクロプロセッサ５６は
割込まれ、ＣＣＰは１時的に非作動状態とされ、ＣＣＰ
復帰アドレスは作業用ＲＡＭ５２中のキューに格納され
る。優先走査は、回線アダプタの各々のチャンネルと関
連するデータ要求を受付け、優先順位を定めて、チャン
ネルが動的可変順序で作動可能としている。このことは
、同時に出願した米国出願番号第１９１８７５号“リー
ド・オンリ・メモリを使用した可変優先機構を有する通
信多重化装置”及び米国出願番号第１９１６２計号“通
信多重化装置の可変優先機構”に記載されている。回線
アダプタ．インターフェース６６は、回線アダプタ１２
及び１４と通信制御装置１０とを回線アダプタ．バス１
７を介して接続している。
１／０マイクロプロセッサ３６は、ＣＰＵから通信制御
装置１０への１／０命令を制御する機能、回線マイクロ
プロセッサ５６とメイン・メモリ４との間のデータ転送
を制御する機能等の多数の機能を有する。
回線マイクロプロセッサ５６は、ＰＲＯＭ３８と共に、
ＣＣＰのインタープリタとして作動する。メイン・メモ
リ４から又はメイン・メモリへ１バイト転送するＣＣＰ
命令が、回線マイクロプロセッサで解読された場合、現
在作動しているチャンネル番号とメイン・メモリへ転送
するデータ・バイトを共通メモリのメイルボツクスに格
納する。回線マイクロプロセッサ５６は割込論理７８を
介して１／０マイクロプロセッサ３６へ割込をかける。
１／０マイクロプロセッサ３６は、ＰＲＯＭ３８と共に
、共通ＲＡＭ４４中のメィルボックスをアドレスし、受
信動作の場合は、チャンネル番号、命令コードと共にデ
ータ・バイトを謙出し、現在のメイン・メモリ・アドレ
スを得るために１／０ページング論理を介して、このチ
ャンネルの現在のＣＣＢをアドレスする。
１／０マイクロプロセッサ３６は、アドレスとデータ・
バイトをバス。
インターフェース３０へ転送し、ここで、メイン・メモ
リ４へ転送されるためメイン・メモリ・アドレスとデー
タ。バイトは格納されて、バス要求に対する応答を待つ
。害』込論理７８は、又、バス・インターフェース３０
からの信号に応答し、１／０マイクロプロセッサに割込
み、通信制御装置当てのシステム・バス１６上の情報を
受け取る。割込論理７８は、又、休止タイム６２からの
信号に応答して、回線マイクロプロセッサ５６に、ＣＣ
Ｐ命令の数が定められた数を越えた時に割込みをかけ；
優先走査６４からの信号に応答して「回線マイクロプロ
セッサ５６に割込をかけて装置へのボーリングを開始さ
せ；回線アダプタ６６からの信号に応答して、回線マイ
クロプロセッサ５６に、ボーリングに装置が応答した時
に割込をかける。
１／０マイクロプロセッサ３６は、自由走行タイマ３２
と共に、回線マイクロプロセッサ５６により定められた
遅延時間後、定められた操作を開始する様回線マイクロ
プロセッサ５６に指示する。
自由走行タイマ３２は、米国出願番号第１９１６２６号
“多重通信回線間で共通に使用される自由走行タイマを
有する通信多重化装置”に記載されている。クロツク・
システム７６は、１／０マイクロプロセッサ５６と回線
マイクロプロセッサ５６のためのフューズ１及びフュー
ズ２のクロツク信号と共に、後述の様なち多数のタイミ
ング信号を生成している。
ＣＰＵ２から１／０命令を受取った時、１／０マイクロ
プロセッサ３６は、ＲＡＭ６０１こ格納されているＣＣ
Ｐを制御するため、共通メモリ４４中のメイルボツクス
を介して、回線マイクロプロセッサへの１／０命令を生
成する。
送受信器（ＸＣＵＲ）４６及びＸＣＵＲ４８は、１／０
データ・バスを回線データ・バスから絶縁している。
同時に、ＭＵＸ制御４２は、１／０アドレス・バス６８
を回線アドレス・バス７０から絶縁し、共通ＲＡＭを１
／０アドレス・バス６８又は回線アドレス・バス７０１
こ接続している。第３図を参照すると、信号ＬＲＥＤＹ
−０１又はＬＲＥＤＹ−０２は論理０で、回線アダプタ
１２又は１４に接続されている通信回線上の装置が、優
先走査６４のボーリングに応答してサービスを要求して
いることを示している。信号ＬＲＥＡＤＹ−が論理０と
なると「クロツク信号ＰＲＩＣＬＫ−の立上りでフリツ
プフロツプ１００がリセットされる。論理０の出力信号
ＬＲＤＹＳＹ−は、ＮＡＮＤゲート１０２の１入力端子
に印加される。優先走査６４の出力信号である信号ＳＴ
ＬＯＡＤ−は、ボーリング動作中は論理０である。この
ことは、同時に出願した米国出願番号第１９１８７５号
“読出専用メモリを用いた可変優先機構を有する通信多
重化装置”に記載されている。フリツプフロツプ１ ０
６は、ＮＡＮＤゲート１ ０２の出力信号であるＤ入力
信号ＨＩＵＡＬ＋が論理１であるため、次のクロック信
号ＰＲＩＣＬＫ−の立上りでセットする。
これにより、出力信号ＵＰ２１ＲＱ−は論理０となり、
回線マイクロプロセッサ５６は割込シークェンス動作を
開始する。
回線マイクロプロセッサ５６は、アドレス（ＦＦＦ８）
，６と（ＦＦＦ９），６をアドレス線Ｕ泌ＤＯＯ＋００
〜Ｕ２ＡＤ１５十００上に回線ページング論理５４を介
して回線アドレス・バスに対して生成し、ＰＲＯＭ５８
に格納されている命令や、ＲＡＭ６０に格納されている
ＣＣＰを実行する。
信号ＰＲＳＣＣＰ一は、回線ページング論理５４中のア
ドレス信号ＦＦＦ８），６と（ＦＦＦ９），６とに応答
する論理によって論理０とされる。
これは、フリップフロツプ１０８をセットする。信号Ｃ
ＣＰＲＵＮ一は論理０でフリツプフロツプ１０６をリセ
ットし、ＣＣＰが作業中であることを優先走査６４に知
らせる。割込信号ＵＰ２１ＲＱ一は論理１とされる。Ｃ
ＣＰは、通信回線の処理を制御する。ＣＣＰの各々の命
令は、ＰＲＯＭ中のプログラム・ルーチンを呼び出す。
回線マイクロプロセッサ５６はＣＣＰ命令を実行するた
めに、プログラム・ルーチンの命令を実行する。回線マ
イクロプロセッサ５６が、通信回線に対する処理を完了
すると、アドレス（０岬１），６を発生する。
回線ページング論理５４は、アドレス（０価１），６に
応答して、信号ＬＮＭＲＥＦ−を論理０とする。デコー
ダ１６４が作動し、信号ＬＲＱＩＲＱ−を論理０として
いる。これがフリツプフロツプ１６６をセットし、出力
信号ＵＰ１ｍＱ−が論理０となり、１／０マイクロプロ
セッサ３６を割込モードとしている。１／０マイクロプ
ロセッサは、アドレス （ＦＦＦ８），６と（ＦＦＦ９），６を発生する。
１／０ページング論理３４からの信号ｍＣＲＩＱ−は、
アドレス（ＦＦＦ８），６に応答して、フリツプフロツ
プ１６６をリセットする。
１／０マイクロプロセッサ３６は、ＰＲＯＭ３８に格納
されているプログラム・ルーチンにより制御され、回線
マイクロプロセッサにより共通メモリ４４中のメイルポ
ツクスに格納されている命令信号に従ってデータを処理
する。
ＣＰＵ２は、通信制御装置１０を、システム・バス１６
を介して１／０命令を送ることにより制御する。
これらの１／０命令は、ＬＣＴとＣＣＢを紙立てたり、
ＬＣＴとＣＣＢを読出したりする。たとえば、ある１／
０命令は、メイン・メモリ４のアドレスをＣＣＢ中にセ
ットする。外の１／０命令は、ＣＣＢ中に範囲をセット
する。バス・インターフエース３０は、システム・バス
１６を介してＭＣＰＵ２から１／０命令を受けた時に信
号ＩＯＣＭＭＤ−を生成する。出力信号ＩＯＣＭＭＤ＋
は、バス・インターフエース３０からのタイミング信号
ＭＹＤＩＯＯ＋の立上りでフリツプフロツプ１２８をセ
ットする。割込信号ＵＰＩＮ肌一は論理０で、１／０マ
イクロプロセッサ３６のノン・マスカルブ割込端子へ印
加され、割込ベクトル・アドレス（ＦＦＦＣ），６と（
ＦＦＦＤ），６を発生する。１／０命令中のファンクシ
ョン・コードは、１／０ページング論理３４中の割込ベ
クトル・アドレス（ＦＦＦＣ），６を修飾し、ファンク
ション・コードによって特定される１／０命令を実行す
るプログラムのスタート・アドレスを格納しているＰＲ
ＯＭ３８中のアドレス位置を指す様にする。
割込ベクトル・アドレス（ＦＦＦＣ），６は、１／０ペ
ージング論理３４の信号ＮＭＩＣＬＲ−を生成し、フリ
ツプフロッブ１２８をリセツトする。フリツプフロツプ
１２６は、休止タイマ６２が時間切れとなった時、休止
タイマ６２からの信号ＴＢＯＲＷＩ−の立上りでセット
される。
割込信号ＵＰがＭ−は論理０で、回線マイクロプロセッ
サ５６のノン・マスカブル割込端子に印加され、割込ベ
クトル・アドレス（ＦＦＦＣ，６と（ＦＦＦＤ），６を
発生する。ＰＲＯＭ５ ８中のアドレス位置（ＦＦＦＣ
），６と（ＦＦＦＤ），６の内容は、休止タイマ６２の
時間切れを処理するプログラム・アドレスを発生する。
フリツプフロツプ１２６は、デコーダ１６４の出力であ
る信号ＰＴＭＲＳＢ−が論理０とされた時、停止タイマ
又は待期命令期間中にリセットされる。多数のタイミン
グ信号や制御信号が、１／０マイクロプロセッサや回線
マイクロプロセッサの入力端子に印加されている。信号
ＰＩＰＨＺＩ十，ＰＩＰＨＺ２十，ＰがＨＺＩ＋そして
ＰがＨＺ２十は、？，とめ２端子に印放され、基本タイ
ミングを供給する。Ｆ２様子に印加されている信号ＣＫ
ＰＨＺＡ一は、マイクロプロセッサ書込サイクル期間中
、データ・バスを作動可能とし、マイクロプロセッサ謙
出サイクル期間中データ・バスを作動不能としている。
ＨＡＬＴ端子に印加されている信号ＰＩＨＡＬＴ一とＰ
を松ＬＴ一は、マイクロプロセッサを、命令の実行後に
停止させる。Ｒ端子に印加されている信号ＭＳＴＣＡＤ
一は、電源が入った時、マイクロプロセッサの動作を開
始させる。第４図は、種々のメモリのアドレス位置を示
している。
このメモリは、１／０マイクロプロセッサ３６（１／０
側）と共に、回線マイクロプロセッサ５６（回線側）と
共に、又は、１／０マイクロプロセッサ３６と回線マイ
クロプロセッサ５６双方（共通）と共に、作動する。作
業用ＲＡＭ４０と５２は、１／０アドレス・バス６８と
回線アドレス・バス７０それぞれから受取るアドレス信
号（００００），６から（０餌Ｆ），６に応する。共通
メモリ４４は、１／０アドレス・バス６８又は回線アド
レスリゞスから受取るアドレス信号（０４００），６か
ら（価ＦＦ），６に応答する。共通メモリ４４は、３０
７２のアドレス位置を有しており、その内、１０２４の
アドレス位置は１６通信回線用のＣＣＢを格納するため
に、１０２４のアドレス位置は１６重信回線用のＬＣＴ
を格納するために、１０のアドレス位置はメィルボツク
スを格納するために、残りのアドレス位置は特別のＬＣ
Ｔを格納するために用意されている。各通信回線は、６
４のアドレス位置を有する複数のＣＣＢ４４ａと共に作
動する。このアドレス位置の内、３２のアドレス位置は
受信チャンネルとしての通信回線用、３２のアドレス位
置は送信チャンネルとしての通信回線用である。各受信
チャンネルＣＣＢと各送信チャンネルＣＣＢは「 メイ
ン・メモリ４のアドレス位置の３バイト、範囲の２バイ
ト、制御の１バイト、状態の２バイトを格納している８
バイトで構成されている。各ＬＣＴ４４Ｃは、受信チャ
ンネル配置の３２アドレス位置、送信チャンネル配置の
３２アドレス位置、そして制御情報で構成されている。
ＲＡＭ６０は、アドレス４１０００），６から（山ＦＦ
），６の１０３８４のアドレス位置を有しており「回線
マイク。プロセッサ５６の制御下にあるＣＣＰ命令を格
納している。ＰＲＯＭは、アドレス（Ｆ４００），６か
ら（ＦＦＦＦ），６の３，０７２のアドレス位置を有し
ており、１／０マイクロプロセッサ３６と共に作動する
プログラム命令を格納している。
ＰＲＯＭ５８は、アドレス（Ｆｏｏｏ），６から（ＦＦ
ＦＦ），６までの４，０９６のアドレス位置を有してお
り、回線マイクロプロセッサ５６と共に作動するプログ
ラム命令を格納する。各チャンネルは、４つの８バイト
のＣＣＢ４４ｂを関連しており、各々のＣＣＢは、その
チャンネルにより処理されるでき次のデータリゞイトの
メイン・メモリ４内のアドレスの３バイト、領域内に残
っているデータ・バイト数である範囲の２バイト、１つ
の制御バイト」２バイトの状態バイトで構成されている
。ＣＣＢ制御バイトは、“状態完了でのき９込”ビット
、“有効ＣＣＢ”ビット、“最終ＣＣＢ”ビットを含ん
でいる。
ＣＣＢ最終状態バイトは、下記のビットで構成されてい
る。
ビット位置（０：最上位ビット） Ｏ ＣＣＰはＣＰＵ濃Ｕ込命令を実行 １ 割込がこのＣＣＢのために発生 ２ データ・サービス・エフー ３ ＣＣＢが実行され、状態は完了 ４ ＣＣＢが使用不可のためのＣＣＢサービス・ェフ−
−５９ ６ ＣＣＰとＣＰＵ次韻のフラグ ９ データ・クロツク・エフー １０ 受信モードでは範囲が０と等しくない。
データ・セット状態が変化１２ メモリ４のエラーを訂
正 １３ 無効なメモリ４アドレス １４ システム・バス・パリテイ・エフー１５ 訂正不
可能なメモリ４・ェフー １／０マイクロプロセッサ３６と回線マイクロプロセッ
サ５６は、共通ＲＡＭ４４中に格納されているメイルポ
ックスにより互いに連絡をとっている。
これらのメィルボックスの内容は第５図に示されている
。通信制御装置１川ま、下記の３つのメィルボックスを
使用する。
ａ フロック・モード命令メイルボツクスｂ 回線マイ
クロプロセッサ５６への１／０マイクロプロセッサ命令
メィルボックスｃ ｌ／○マイクロプロセッサ３６への
回線マイクロプロセッサ命令メィルボックスＣＰＵ２は
、１／０命令によってプロツク読出動作やブロック書込
動作を開始する。
メィルボックスが使用可能の時（Ｆは論理０）は１／０
命令の結果トブロック・モード命令メィルボックスは、
回線マイクロプロセッサのアドレス空間内のアドレスを
格納する。このアドレス位置は、Ｄビット則ちワード０
のビット７が論理０の場合、共通メモリ４４からのバイ
トを受信すべき最初のアドレス位置であり、Ｄビットが
論理１の場合は、共通メモリ４４へ送信すべき最初のア
ドレス位置である。ワード０のビット位置３から６は、
ブロック転送を要求している通信回線の回線番号を椿定
している。
このチャンネルに関連している共通メモリ４４中のＣＣ
Ｂは、ブロック転送に使用されるメイン・メモリ４の開
始アドレス及びブロック中のバイト数である範囲を袴定
している。Ｒビット即ちワード０のビット１は、論理１
の時、メイン・メモリ・ブロック論出動作を指定してお
り、論理０の時、メイン・メモリ・ブロック書込動作を
指定している。
Ｆビット即ちワード０のビット０は、１／０マイクロプ
ロセッサ３６により命令が存在していることを示すため
論理１にセットされ、命令が完了した時回線マイクロプ
ロセッサにより論理０にリセットされる。
回線マイクロプロセッサ５６は、ブロック・モード命令
メィルボックスのワード０を走査する。
ワード０のビット０が論理１の場合、回線マイクロプロ
セッサ５６は、回線番号を同定し、諸出動作か書込動作
かを決定するファームウェア・ルーチンを開始する。読
出動作であった場合、ストア・サブルーチンが実行され
る。書込動作であった場合、ロード・サブルーチンが実
行される。このチャンネル番号に対応するＣＣＢに格納
されている範囲が０となった時、回線マイクロプロセッ
サ５６はＦビット則ちワード０のビット０をリセットし
、このブロック・モード動作を終了する。回線マイクロ
プロセッサ５６への１／０マイクロプロセッサ命令メイ
ルボックスは、回線マイクロプロセッサ５６が実行すべ
き動作及びこの動作の理由を特定している。ワード０は
動作コードを特定している。動作コード（００），６は
、ＣＣＰプログラムを停止し、ワード１で特定している
チャンネルから、以後のデータ生成チャンネル要求割込
を阻止することで、チャンネル動作の続行を阻止してい
る。動作コード（０２），６は、ワード１で特定されて
いるチャンネル番号に関連する複数のＣＣＢやＬＣＴを
クリャすることで、チャンネルを初期設定している。
動作コード（０４），６は、ワード１で特定されるチャ
ンネルに関連するＬＣＴのワード６，７で指定されるア
ドレスからＣＣＰ処理を開始する。
このＬＣＴアドレスは、ＣＰＵ２により１／０命令で初
期設定されている。動作コード（０６），６は、通信回
線からの割込の結果としてＣＣＰ処理を開始する。この
チャンネルのＣＣＢが開始ＣＣＰアドレス位置を袴定し
ている。回線マイクロプロセッサ５６への１／０マイク
ロプロセッサ命令メイルポツクス２のワード２は、理由
コードを侍定している。
ビット０は、論理１の時、チャンネル要求割込を示して
いる。ビット１は、データ・セット走査動作を示してい
る。データ走査ルーチンは、ＬＣＴＩ ４‘こ格納され
ている過去の状態と現在の状態とを比較する。相違して
いれば、ある特定のチャンネルの状態が変化しているこ
とを示している。ＬＣＴ８の内容は、回線マイクロプロ
セッサが行う動作を定めている。ビット２は、ＣＣＰに
よって設定されたタイマ６２が時間切れしたことを示し
ている。
ビット７は、回線の方向則ち受信か送信かを示している
。
回線マイクロプロセッサ５６は、ワード１のＦビットを
謙出す。
ビット０が論理０の場合、回線マイクロプロセッサ５６
はワード０を議出し、動作コードにより特定されるサブ
ルーチンにブランチする。ワード０のビット川ま、動作
が完了した時に、リセットされる。１ノ０マイクロプロ
セッサ３６への回線マイクロプロセッサ命令メイルボッ
クス３は、回線アダプタ１２又は１４によるサービス要
求の間、作動している。
この要求により、回線マイクロプロセッサはメィルボツ
クス３に格納されている命令により特定されるＣＣＰ命
令の処理を開始する。メィルボックス３のワード０のビ
ット位置０は、論理１の時、メイルボツクス３のワード
１に格納されているチャンネル番号のＣＣＢで特定され
るアドレスに対するメイン・メモリ４読出ＤＭＡロード
命令を示している。メモリから読出されたデータ・バイ
トは、１／０マイクロプロセッサ３６への回線マイクロ
プロセッサ命令メィルボックス３のワード２中に格納さ
れる。
回線マイクロプロセッサは、１／０マイクロプロセッサ
３６の制御によりメィルボツクスに格納されたデータ・
バイトごとに、ＣＣＰに従ってデータ・バイトを処理す
る。ワード０のビット位置１は、論理１で、ワード１に
格納されているチャンネル番号のＣＣＢにより指定され
ているメイン・メモリ４のアドレスへ書込むＤＭＡスト
アを示している。
データ・バイトは、回線マイクロプロセッサ５６の制御
により「メィルボックス３のワード２に格納され、１／
０マイクロプロセッサの制御によりシステム・バス１６
を介してメイン・メモリ４へ転送される。ワード０のビ
ット位置２は、論理１で、ゲット・ネクスト・ブロック
（ＧＮＢ）命令を示している。これは、ブロック転送が
完了し、ＣＣＢ制御領域をクリャすべきことを「 １／
０マイクロプロセッサ３６へ指示している。ワード０の
ビット位置３は、論理１で、１／０マイクロプロセッサ
３６がＣＰＵ２へ割込をかける様にし、ビット位置２の
論理１（ＧＮＢ）と共に「ＣＰＵ２からの１／０命令に
より、次のブロック転送のためにＣＣＢをロードする様
にしている。
ワード０のビット位置４は論理１で、１文字バックする
動作を指示している。
ＣＲＴ１８のオペレータが１文字訂正したいのかも知れ
ない。ワード０のビット位置５は論理１で、タイマ３２
が“動作中”であることを示している。ワード０のビッ
ト位置６は論理１で、初期設定動作を示している。
ワード０のビット位置川ま、論理１で、１行バックを示
している。
ＣＲＴ１８はオペレータは１行訂正したいのかもしれな
い。ワード３のビット位置川ま、特殊な２０仇ｈｓ休止
タイマ動作を示している。
第６図は、バス。
インターフェース３０の論理の１部分を示している。通
信制御装置１０は、システムリゞス１６上の通信制御装
置１０のアドレスを有する情報を受入れる。この情報に
は「ＣＰＵ２からの１／０命令を定めている機能コード
と、この１／０命令を実行する通信回線の回線番号とを
含まれている。１／０命令は、メイン・メモリ８アドレ
ス及び範囲をＣＣＢに書込み、又、状態バイトをＣＣＢ
から謙出す。
出力アドレス１／０命令（機能コード０９），６）は、
１／０命令に含まれている回線番号でＲＡＭ６００をア
クセスすることにより、ＣＣＢが使用可能かどうかテス
トし、このチャンネル番号に対するＣＣＢが使用可能な
場合には、フリップフロツプ６１０をセットし、このチ
ャンネル番号に対するＣＣＢが使用不可能な場合には、
フリップフロツプ６２０をセットする。ＣＰＵ２が、信
号ＭＹＡＣＫＲ＋が論理１となることで肯定応答を受取
った場合、ＣＰＵ２は、範囲１／０命令をこの回線番号
に対して送る。使用可能なＣＣＢがない場合は、ＣＰＵ
２は、出力アドレス１／０命令に対して否定応答を受取
る。出力アドレス１／０命令は、通信制御装置１０で処
理されず、範囲１／０命令は、ＣＰＵ２から通信制御装
置１０へ送られない。ＣＰＵ２は、入力次状態１／０命
令（機能コード（ＩＡ），６）を送り、処理すべき１／
０命令中のチャンネル番号の次のＣＣＢの状態バイトを
謙取る。
このＣＣＢが空の場合は、フリツプフロップ６２０がセ
ットし、否定応答がＣＰＵ２に送られる。このＣＣＢが
状態バイトを含んでいた場合は、フリップフロツプ６１
０がセットし、肯定応答がＣＰＵ２に送られ、ＣＣＢか
らの状態バイトがシステムリゞス１６上をＣＰＵ２へ送
られる。１／０命令は、チャンネル番号としての信号斑
ＡＤ１３十から信号ＢＳＡＤｉ７十、機能コードとして
の信号斑ＡＤ１８十から母ＡＤ２３十で構成されている
。
信号斑ＡＤ２３十は論理１の時世力１／０命令を示し、
論理０の時は入力１ノ○命令を示している。１／０命令
が通信制御装置ｉｏで受取られると、信号斑ＡＤ１３十
からＢＰＡＤ１７十とＢＳＡＤ２３十がマルチプレクサ
（ＭＵＸ）６０２及び信号ＳＣＰＡＤＩ十からＳＣＰＡ
Ｄ６十を介してＲＡＭ６００に印加され「ＣＰＵ２への
否定応答として、信号ＩＯＮＡＣＫ＋論理１となる。
信号ＢＳＡＤ１８十からＢＳＡＤ２３十がデコーダ６１
２の入力端子に印加され、出力アドレス１／０命令に対
しては信号１０ＬＤＦＣ−が論理０とされて、入力次状
態１／０命令に対しては信号ｍＸＴＦＣ−が論理０とさ
れる。
これらの信号は、ＮＯＲゲート６１６‘こ印加され、信
号１０ＬＤＮＸ＋を論理１とする。信号ＭＹＢＳＹＲ−
が論理１であるので、信号ＮＡＫＲＳＰ＋は論理１であ
り、タイミング遅延信号ＭＹＯＩＯＯ＋の立上りでフリ
ツプフロップ６２０をセットし、信号ＭＹＮＡＫＲ十が
システム・バス１６上に否定応答として送出される。フ
リッブフロップ６２川ま、その後、リセツトされる。信
号ＭＹＤＩＯＯ十，斑ＤＣＮＢ−，ＢＳＣＤＮＢ＋は、
システム・バス１６の応答論理の１部であり、前述した
米国特許第３９９３９８１号に記載されている。信号Ｉ
ＯＮＡＣＫ＋が論理０であった場合には、ィンバータ６
２６の出力である信号ＮＡＫＲＳＰ山は、論理１である
。この信号は、出力信号ＩＯＣＭＭＤ十を論理１とし、
タイミング遅延信号ＭＹＤＩＯＯ十の立上りでフリツプ
フロツプ６１０をセットする。第３図のフリッブフロッ
プ１２８もタイミング遅延信号ＭＹＤＩＯＯ＋の立上り
でセットし、１／０マイクロプロセッサ３６に割込みを
かけ、１／０命令シーケンスを開始させる。信号ＭＹＡ
ＣＫＲ＋は、論理１としてシステム・バス上に送出され
、ＣＰＵ２への肯定応答を示す。ＲＡＭ６００は、初期
設定１ノ○命令（機能コード（０１），６）への応答と
して、１／０マイクロプロセッサ３６の制御で予めロー
ドされている。
フリップフロツプ６０４は、初期設定１／０命令に対す
る肯定応答が、フリツプフロップ６１０からの出力信号
ＭＮＡＣＫＲ＋によってシステム・バス上に送出された
時に、セットされる。ＡＮＤゲート６０６からのクロツ
ク信号ＳＥＬＲＡＭが立上ると、フリツプフロップ６０
４をセットし、信号ＳＥＬＰＡＧ＋が論理１であるので
、ＭＵＸ６０２の端子１を作動させる。１／０マイクロ
プロセッサ３６は、１／０ページング論理中のアドレス
信号ｌＯＰＧＬＯ＋からＬＯＰＧＤＲ＋により連続した
チャンネル番号を発生し、これらの信号は、ＲＡＭ６０
０のアドレス端子に信号ＳＣＰＡＤ２十からＳＣＰＡＤ
６十を介して印加される。
１／０マイクロプロセッサ３６は、データ信号ＵＩＤＢ
ＯＯ十からＵＩＤＢ０７十に（００），６と（８１），
６を各チャンネル番号に対して発生する。
これにより、入力次状態１／０命令中にチャンネル番号
によりアドレスされたＲＡＭ６００の各アドレス位置が
論理１とされ、出力アドレス１／０命令中のチャンネル
番号によりアドレスされたＲＡＭ６００の各アドレス位
置が論理０とされる。作業用ＲＡＭ４川こ格納されてい
るポィンタは、各チャンネル番号に対応する４つのＣＣ
Ｂの状態を指している。現用ポインタは、現在処理され
ているＣＣＢを指している。
ロード・ポィンタは、次に書込まれるＣＣＢを指してい
る。状態ポィンタは最終ＣＣＢ処理が完了していること
を示している。差数ポィンタは空のＣＣＢの数を示して
きいる。初期状態においては、現用ポィンタ及びロード
・ボインタは、２進０１にプリセツトされており、状態
ポィンタ及び差数ポィンタは２進００にプリセットされ
ている。
出力アドレス１／０命令を通信制御装置が受取ると、出
力信号ｌＯＢＡＣＫ十は全ての出力アドレス１／０命令
に対して論理０であるので、肯定命令をＣＰＵ２へ送出
し、２進０１にセットされているロード・ボインタによ
り指定されているＣＣＢＩのバイト位置０，１，２に、
アドレスが書込まれる。出力範囲１／０命令が受領され
ると、ＣＣＢＩのバイト位置３，４に範囲が格納される
。出力制御１／０命令が受領されると、ＣＣＢＩのバイ
ト位置５と６に書込まれる。第７図は、１／０命令によ
り特定されているチャンネル番号のＣＣＢのローデング
を示すフローチャートである。
出力アドレス１ノ○命令が肯定応答された時、出力範図
１／０命令及び出力制御１／０命令がＣＰＵ２から通信
制御装置１０へ送られる。ブロック６５０は、通信制御
装置１０がシステム・バス１６から出力アドレス１／０
命令を受取っていることを示している。第６図のバス・
アドレス信号ＢＳＡＤ１３十からＢＳＡＤ１７十及び既
ＡＤ２３十は、チャンネル番号を特定しており、ＭＵＸ
６０２を介してＲＡＭ６００から出力信号ＩＯＮＡＣＫ
十を選択している。出力アドレス１／○命令を特定して
いる機能コード（０９），６をバス信号ＢＳＡＤ１８十
からＢＳＡＤ２３が示している時は、出力信号１０ＬＤ
ＦＣ−を論理０とし、ＮＯＲゲート６１６の出力信号１
０ＬＤＮＸ十を論理１とする。ブロック６５２では、信
号ＩＯＮＡＣＫ十が論理１の場合、ＡＮＤゲート６１８
に印加され、ブロック６５４において否定応答フリップ
フロップ６２０がセットされ、論理０の場合、ブロック
６５６において肯定応答フリツプフロップ６１０がセッ
トされる。肯定応答を受取ったＣＰＵ２は、ブロック６
６０１こおいて、出力範囲１／０命令を送出し、ブロッ
ク６６２において、出力制御１／０命令を送出する。ア
ドレス、範囲、制御バイトは、ブロック６５８において
、ロード・ポインタで指定されるＣＣＢに書込まれる。
差数ポィンタは、ブロック６６４において、増分される
。
差数ポインタの２進値は、満たされているＣＣＢの数を
示している。２進００は、４個のＣＣＢ全てが空である
ことを示し、２進０１は３個のＣＣＢが空であることを
示し、２進１０は２個のＣＣＢが空であることを示し、
２進１１は１個のＣＣＢが空であることを示している。
最後のＣＣＢを満たし、差数ポィンタを増分すると、２
進値が００と成ると共にオーバフローが起り、これが次
の出力アドレス１／０命令に対してＣＣＢが使用不可で
あることを示している。ブロック６６６において、オー
バーフローがあった場合、ブロック６６８において、１
／０マイクロプロセッサ３６の制御で信号ＵＩＡＤ０８
十からＵＩＡＤ１５十が（ＦＥ），６とされ、デコーダ
６１４を作動可能状態にする。１６隻Ｆは信号川Ｍ旧Ｅ
Ｆ−を論理０とし、クロツク信号ＣＫＰＨ２Ｄが論理０
の時、出力信号ＳＣＰＷＲＴ一はＲＡＭ６００の書込端
子を作動可能状態とする。
１ノ○マイクロプロセッサ３６は、第２図のデータ・バ
ス７６上に（８０），６を生成する。
フリツプフロツプ６０８がセットしているので、フリツ
プフロツプ６ ０ ４は、ＭＵＸ６０ ２の入力端子１
を選択する様にセットされる。チャンネル番号信号ｌＯ
ＰＧＬＯ十からｌＯＰＧＬ３十とｌ００ＧＤＲ＋は、Ｍ
ＵＸ６０２を介してＲＡＭのアドレス端子に印加される
。又、データ・バイト信号ＵＩＤＢＯＯ＋は論理１で及
び信号ＵＩＤＢ０７十は論理０で、出力アドレス１／０
命令のチャンネル番号に関連しているアドレス位置を論
理１とする。フロック６６６で、オーバフローではない
場合、ブロック６７川こおいて、１／０マイクロプロセ
ッサ３６はデータ・バス７４上に（８１），Ｂを生成す
る。データ・バイト信号ＵＩＤＢ０７十は論理１で、出
力アドレス１／０命令に関連しているアドレス位置を論
理０としている。ＲＡＭ６００が反転入力を有している
ことに注意して下さい。このチャンネル番号をアドレス
する次のアドレス１／０命令は、ＣＰＵへの肯定応答を
得ることになる。フロツク６７２において「１／０マイ
クロプロセッサは（０１），６をデータ・バス７４上に
生成し、信号ＵＩＤＢが論理１であるので、入力次状態
１／０命令のチャンネル番号に関連しているアドレス位
置を２進０とする。入力次状態１／０命令が受取られる
と、肯定応答がＰＵ２へ送出される。第８図は、入力次
状態がＣＣＢからＣＰＵ２へ藷出された時の動作のシー
ケンスを示すフローチャートである。
ＣＣＢは、次の出力アドレス１／０命令に対して使用可
である。ブ。
ック７００１こおいて、入力次状態１／０命令が受取ら
れる。ブロック７０２において、チャンネル番号がＲＡ
Ｍ６００をアドレスし、信号ＩＯＮＡＣＫ十が２進１の
時は、ブロック７０４に示されている様に、否定応答が
ＣＰＵへ送られる。信号ＩＯＮＡＣＫ十が２進０の時は
、フロック７０６に示されている様に、肯定応答がＣＰ
Ｕ２へ送られる。差数ポィンタが、ブロック７０８で、
凝分する。
ブロック７１０において、引いた結果をテストする。２
進００の値は、入力次状態ｉ／○命令が完了した時、４
つのＣＣＢが空であることを示している。
ブロック７１２において、１／０マイクロプロセッサ３
６はデータ・バイト（００），６を１／０データ・バス
７４上に生成し、入力次状態１／０命令のチャンネル番
号に関連しているＲＡＭ６００のアドレス位置を２進１
とし、次の入力次状態１／０命令に対して否定応答を返
す様にする。減分した差数ポィンタが２進００と等しく
ない場合、ブロック７１４において、１／０マイクロプ
ロセッサ３６はデータりゞイト（０１），６を１／０デ
ータ・バス７４上に生成し、入力次状態１／０命令のチ
ャンネル番号に関連しているＲＡＭ６００のアドレス位
置を２進０とし、次の入力次状態１／０命令に対して肯
定応答を返す様にする。フロツク７１６において、１／
０マイクロプロセッサ３６はデータ，バイト（８１），
６を１／０データリゞス上に生成し、出力アドレス１／
０命令のチャンネル番号に関連しているＲＡＭ６００の
アドレス位置を２進０とし、次の出力アドレス１／０命
令に対して肯定応答を返す様にする。
状態ポィンタは、動作が完了しているＣＣＢを指す様に
増加される。ブロック７２川こおいて、状態ポィンタの
内容により特定されるＣＣＢの状態が、ＣＰＵ２へシス
テム・バス１６上を転送される。下記の論理回路が“設
計エンジニアのためのＴＴＬデータブック”第２版 テ
キサス・ィンストルメンッ発行に記載されている。
フリツプフロッフ ６０４，６２２ ７４Ｓ７４６
０８ ７４Ｓ２７９６１０，６２０ ７４ＳＩ７
５ 」 ６１２ ７４ＬＳＩ３８ブコ
ータト６１４ ７４ＳＩ３８ ＭＵＸ ６０２ ７４ＳＩ５７下記の
５球３ランダム・アクセス・メモリが“インターシル半
導体製器カタログ”（インターシル１９７６王３自発行
）に記載されている。
ＲＡＭ ６００ ５５３３ マイクロプロセッサ３６と５６は、モトローフ６８０雌
であり、“コンブリート・マイクロコンピュータ・デー
タ・カタログ（モトローラ発行）に記載されている。
本発明の好ましい実施例が説明されているので、所謂当
業者は、多数の変更や修正が特許請求の範囲内で記載さ
れている本発明に対してすることができることが理解で
きるであろう。
前述の多数の構成要素は、特許請求の範囲の思想の範囲
内において、同様の結果をもたらす他の構成要素と層換
えることが可能である。本発明は、特許請求の範囲の記
載のみに制限されるべきである。
【図面の簡単な説明】
第１図は、データ処理システムの全体のブロック図であ
る。 第２図は、通信制御装置１０の全体のブロック図である
。第３図は、１／０マイクロプロセッサ３６と回線マイ
クロプロセッサ５６の割込論理の論理図である。第４図
は、通信制御袋贋１０の謙出専用メモリとランダム・ア
クセス・メモリのアドレス位置を示している。第５図は
、共通メモリ４４内のメィルボツクスの配置を示してい
る。第６図は、１／０命令への応答として、肯定又は否
定応答信号を生成するバス・インターフェイスの部分の
論理図である。第７図は、出力アドレス１／０命令の応
答動作を示すフ。ーチャートである。第８図は、入力次
状態１／０命令の応答動作を示すフローチャートである
。２・…・・中央処理装置、４・・・・・・メインメモ
リ、６……周辺制御装置、８……通信制御サプシステム
、１０・・・・・・通信制御装置、１６・…・・システ
ムバス。 ｆ打Ｑヱ・ Ｆ７（Ｑ２′ｏ エゴと９２．仏ノ Ｆ打○３「ｏノ ｆ７くｑ３・仏／ ｆ７くり４． ｆ７上Ｑ６での ｆ丁（９．６（ｂ） ｆコ上○６ ｆ７上りＺ． ｆ７と夕８・

Claims (1)

  1. 【特許請求の範囲】 １ システム・バス、 前記システム・バスに接続され、Ｉ／Ｏ命令を生成す
    る中央処理装置（ＣＰＵ）、 前記システム・バスに接
    続され、データ・バイトを格納するためのメイン・メモ
    リ、 前記システム・バスに接続され、複数の通信回線
    と前記メイン・メモリ間の前記データ・バイトの転送を
    制御する前記Ｉ／Ｏ命令を受けると通信多重化装置で構
    成される前記データ・バイトを転送するためのデータ処
    理システムであって、 前記通信多重化装置が、 前記システム・バスに接続され、第１のＩ／Ｏ命令又
    は第２のＩ／Ｏ命令に応じて作動し、前記通信多重化装
    置が前記第１又は第２のＩ／Ｏ命令の処理を実行できな
    い時に前記複数の通信回線のために前記ＣＰＵへの否定
    応答を指示する２進ビツトを格納する第１の手段、 前
    記第１の手段及びシステム・バスに接続され、前記第１
    のＩ／Ｏ命令又は第２のＩ／Ｏ命令及び前記２進ビツト
    に応答して前記否定応答を生成する第２の手段、 前記
    システム・バスに接続され、ブロツク転送情報を格納す
    るために前記複数の通信回線ごとに用意された複数の通
    信制御ブロツク（ＣＣＢ）を格納し、前記通信多重化装
    置が前記第１又は第２のＩ／Ｏ命令を実行できないかど
    うかを定めるための差数ポインタ情報を格納するための
    第３の手段、 前記システム・バス及び第３の手段に接
    続され、前記第１又は第２のＩ／Ｏ命令及び差数ポイン
    タ情報に応答して通信多重化装置が前記Ｉ／Ｏ命令を実
    行した時に前記２進ビツトを書込む第４の手段で構成さ
    れているデータ処理システム。 ２ 前記第１の手段が、 前記複数の通信回線の１つを指し示すチヤンネル番号
    信号及び第１の状態で第１のＩ／Ｏ命令を示し第２の状
    態で第２のＩ／Ｏ命令を示す第１Ｉ／Ｏ命令信号を受領
    するため、第１の状態の時にシステム・バスに接続され
    るマルチプレサク装置、 前記マルチプレサク装置に第
    １の状態で接続され、複数の前記通信回線それぞれに対
    応する前記第１のＩ／Ｏ命令及び前記第２のＩ／Ｏ命令
    のための２進ビツトを格納し、前記チヤンネル番号信号
    及び前記第１ Ｉ／Ｏ命令信号に応答して前記２進ビツ
    トを第１の状態で続出すことで第１の否定応答信号を第
    １の状態で発生する第１の記憶装置で構成されている特
    許請求の範囲第１項記載のデータ処理システム。 ３ 前記第２の手段、 前記システム・バスに接続され、前記第１Ｉ／Ｏ命令
    信号を含む複数の選択されたアドレス信号を受領し、前
    記第１又は第２のＩ／Ｏ命令を示す第２ Ｉ／Ｏ命令信
    号を発生する第１のデコーダ装置。 前記第１のメモリ装置及び前記デコーダ装置に接続さ
    れ、前記第１の状態の第１の否定応答信号及び前記第２
    Ｉ／Ｏ命令信号に応動し、第２の否定応答信号を発生
    するＡＮＤ装置、 前記ＡＮＤ装置及び前記システム・
    バスに接続され、第１の状態の前記第２の否定応答信号
    に応動し、前記否定応答信号を発生する否定応答装置、
    前記ＡＮＤ装置及び前記システム・バスに接続され、
    第２の状態の前記第２の否定応答信号に応動し、肯定応
    答を前記ＣＰＵへ発生する肯定応答装置で構成されてい
    る特許請求の範囲第２項記載のデータ処理システム。 ４ 前記第３の手段が、 前記複数のＣＣＢそれぞれは、前記複数の通信回線の
    １つと前記メイン・メモリとの間を転送されている前記
    バイトのブロツクの次の前記データ・バイトの前記メイ
    ン・メモリ内の位置を示しているアドレス・バイト及び
    前記ブロツクの転送の状態を示している状態バイトを含
    んでおり、前記複数の通信回線それぞれに対応する前記
    複数のＣＣＢを格納する第２のメモリ装置、 前記第１
    のＩ／Ｏ命令に応動し前記ＣＰＵから受取った前記アド
    レス・バイトを前記複数のＣＣＢの選択された１つに書
    込み、前記第２のＩ／Ｏ命令に応動し前記複数のＣＣＢ
    の前記選択された１つから前記状態バイトを続出し前記
    ＣＰＵへ転送し、前記複数のＣＣＢの前記選択された１
    つが次の前第１のＩ／Ｏ命令に対して使用可能とする前
    記第２のメモリ装置で構成されている特許請求の範囲第
    ３項記載のデータ処理システム。 ５ 前記第２のメモリが、 前記第１のＩ／Ｏ命令に応動すべき前記複数のＣＣＢ
    の中の次のものを指しているロード・ポインタ情報を格
    納しているロード・ポインタ、及び、 前記複数のＣＣ
    Ｂの空のものの数を示している差数ポインタ情報を格納
    している差数ポインタを、前記複数の通信回線のそれぞ
    れに対して含んでいる特許請求の範囲第４項記載のデー
    タ処理システム。 ６ 前記システム・バス及び前記第３の手段に接続され
    、前記第１のＩ／Ｏ命令及びロード・ポインタ情報に応
    動して、前記複数のＣＣＢの中の選択されたものに前記
    アドレス・バイトを書込み、前記差数ポインタ情報を増
    加させるマイクロプロセツサ装置、 前記マイクロプロ
    セツサ装置に接続され、前記複数のＣＣＢ全てが満たさ
    れていることを増加された差数ポインタ情報が示してい
    る時に書込信号を発生する第２のデコーダ装置、 前記
    第１のＩ／Ｏ命令を示す第１の状態の第１データ信号及
    びチヤンネル番号信号を受領するため、第２状態の時に
    前記マイクロプロセツサと接続される前記マルチプレク
    サ装置、 前記マルチプレクサ装置、前記第２のデコー
    ダ装置そして前記マイクロプロセツサに接続され、前記
    書込信号、前記チヤンネル番号信号及び前記第１の状態
    で第１の位置を選択する前記第１データ信号に応動し、
    前記マイクロプロセツサ装置からの第２の状態の第２デ
    ータ信号に応動して前記２進ビツトを第１の状態に書込
    み、前記否定応答を示す前記第１の記憶装置で前記第４
    の手段が構成されている特許請求の範囲第５項記載のデ
    ータ処理システム。 ７ 前記第２のデコード装置は、前記増加した差数ポイ
    ンタ情報が前記複数のＣＣＢ内少なくても１つが満たさ
    れている時に書込信号を発生し、 前記マルチプレクサ
    装置は、第２の状態で前記マイクロプロセツサと接続さ
    れており、前記チヤンネル番号信号と第２の状態で前記
    第２のＩ／Ｏ命令を示す前記第１データ信号を受領し、
    前記第１のメモリ装置は、前記第２のデコーダ装置、
    前記第２の状態の前記マルチプレクサ装置及び前記マル
    チプレクサ装置と接続され、前記チヤンネル番号信号及
    び前記第２の状態で第２の位置を選択する前記第１デー
    タ信号とに応動して、前記マイクロプロセツサ装置から
    の第１の状態の第２データ情報に応動して第２の状態の
    ２進ビツトを書込み、前記肯定応答を示す特許請求の範
    囲第６項に記載されたデータ処理システム。 ８ 前記マイクロプロセツサ装置は、前記第２のｌ／Ｏ
    命令に応動して前記差数ポインタ情報を減少させ、 前
    記第２のデコーダ装置は、減少した差数ポインタ情報が
    前記複数のＣＣＢが全て空であることを示している時に
    前記書込信号を発生し、 前記、第１のメモリ装置は、
    前記第２の状態の前記マルチプレクサ装置、前記第２の
    デコーダ装置及び前記マイクロプロセツサ装置と接続さ
    れており、前記書込信号、前記チヤンネル番号信号及び
    前記第２の状態で前記第２の位置を選択する第１データ
    信号に応動し、前記第２の状態の前記第２データ信号に
    応動して前記２進ビツトを前記第１の状態に書込む特許
    請求の範囲第７項に記載されているデータ処理システム
    。 ９ 前記第２のデコーダ装置は、前記複数のＣＣＢの少
    なくても１つが空であることを前記減少した差数ポイン
    タ情報が示している時に前記書込信号を発生し、 前記
    マルチプレクサ装置は、前記第２の状態で前記マイクロ
    プロセツサ装置と接続され、前記チヤンネル番号信号と
    前記第１の状態の前記第１データ信号とを受領し、 前
    記第１のメモリ装置は、前記第２の状態の前記マルチプ
    レクサ装置、前記デコーダ装置及び前記マイクロプロセ
    ツサ装置と接続されており、前記書込信号、前記チヤン
    ネル番号信号及び前記第１の状態で前記第１の位置を選
    択する前記第１データ信号に応動して、前記第１の状態
    の前記第２データ信号に応動して前記２進ビツトを前記
    第２の状態に書込む特許請求の範囲第８項に記載されて
    いるデータ処理システム。 １０ 前記マイクロプロセツサ装置は、前記通信回線の
    それぞれを表わしている一連の前記チヤンネル番号信号
    及び前記第１の状態の前記第１データ信号と、一連の前
    記チヤンネル番号信号及び前記第２の状態の前記第１デ
    ータ信号とを、前記第１のメモリ装置を初期設定する前
    記ＣＰＵからの第３のＩ／Ｏ命令に応動して発生し、
    前記第２のデコーダ装置は、前記マイクロプロセツサに
    接続されて前記書込信号を発生し、 前記マイクロプロ
    セツサ装置は、前記第２の状態で前記マイクロプロセツ
    サと接続され、前記一連のチヤンネル番号信号と前記第
    １の状態の第１データ信号とを受領し、 前記第１のメ
    モリ装置は、前記第２の状態の前記マルチプレクサ装置
    、前記第２のデコーダ装置及び前記マイクロプロセツサ
    装置と接続され、前記書込信号、前記一連の各チヤンネ
    ル番号信号、前記第１の状態の前記第１データ信号及び
    前記第２の状態の前記第２データ信号に応動し、前記第
    １のＩ／Ｏ命令でアドレスされた各位置に前記２進ビツ
    トを前記第２の状態に書込み、 前記マルチプレクサ装
    置は、前記第２の状態で前記一連のチヤンネル番号信号
    及び前記第２の状態の第１データ信号とを受領し、 前
    記第１のメモリ装置は、前記書込信号、前記一連のチヤ
    ンネル番号信号、前記第２の状態の前記第１データ情報
    及び前記第２状態の前記第２データ信号に応動し、前記
    第２のＩ／Ｏ命令によりアドレスされる各位置の前記２
    進ビツトを前記第１の状態に書込む特許請求の範囲第９
    項に記載のデータ処理システム。
JP56153111A 1980-09-29 1981-09-29 セントラル・プロセッサからのｉ／ｏ命令への確認応答を記憶するランダム・アクセス・メモリを用いたデ−タ・バイト転送用デ−タ処理システム Expired JPS6010342B2 (ja)

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US192127 1980-09-29

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JPS57132237A JPS57132237A (en) 1982-08-16
JPS6010342B2 true JPS6010342B2 (ja) 1985-03-16

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