JPS5997218A - Digital low-pass filter - Google Patents
Digital low-pass filterInfo
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- JPS5997218A JPS5997218A JP20821382A JP20821382A JPS5997218A JP S5997218 A JPS5997218 A JP S5997218A JP 20821382 A JP20821382 A JP 20821382A JP 20821382 A JP20821382 A JP 20821382A JP S5997218 A JPS5997218 A JP S5997218A
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Abstract
Description
【発明の詳細な説明】
この発明は、標本化し、2進数値に量子化したディジタ
ル信号に対して加算や減算などの所定の演算処理を施す
ことによってF波乞行うディジタルろ波器に関するもの
である。[Detailed Description of the Invention] The present invention relates to a digital filter that performs F wave filtering by performing predetermined arithmetic processing such as addition and subtraction on digital signals that have been sampled and quantized into binary values. be.
近年、アナログ入力信号’(!−A/D変換器で2進数
値に量子化し、このディジタル数値に対して加減算、乗
算などの演算処理を施してp波などの信号処理を行い、
このディジタル信号からD/A変換器ヲ涌してアナログ
出力信号を得る方式を用いることが多(なってきている
。しかし、従来アナログ装置で行われているようなp波
を上記のような方式で行うためには、信号の標本化時間
の間隔内ですべての演算が終了せねばならず、とくに長
時間を要する乗算などを行う際には、演算処理に特殊な
工夫乞するか、または専用のハードウェアχ用いるなど
の措置が必要となる。In recent years, analog input signals' (!-) are quantized into binary values with an A/D converter, and arithmetic processing such as addition, subtraction, and multiplication is performed on these digital values to perform signal processing such as p-waves.
A method is often used (increasingly) to convert this digital signal into a D/A converter to obtain an analog output signal. In order to perform this, all calculations must be completed within the signal sampling time interval, and when performing multiplication, etc., which requires a particularly long time, it is necessary to use a special device for calculation processing or to use a dedicated Measures such as using hardware χ are required.
そこで本発明者等は、第1図に示す回′Nrヲすでに提
案した。図において、1はx(nT)で表わされる入力
信号、2は減算器、3はその絶対値出力。Therefore, the inventors of the present invention have already proposed a circuit shown in FIG. In the figure, 1 is an input signal expressed as x(nT), 2 is a subtracter, and 3 is its absolute value output.
4は符号出力、5は出力6を入力とするレートマルチグ
ライヤ、6はそのクロック入力、7はその出力信号、8
はアップダウンカウンタ、9はその出力である。カウン
タ8は、マルチプライヤ5をクロック入力、減算器2の
符号出力4を上昇/下降計数入力(以下1’−U/D入
力」という)としているので、その出力信号9はy(n
T)となっていることは図より明らかである。4 is a code output, 5 is a rate multigrapher with output 6 as input, 6 is its clock input, 7 is its output signal, 8
is an up/down counter, and 9 is its output. Since the counter 8 uses the multiplier 5 as a clock input and the sign output 4 of the subtracter 2 as an up/down count input (hereinafter referred to as 1'-U/D input), its output signal 9 is y(n
It is clear from the figure that T).
次に動作について説明する。以下では簡単のため、入力
信号1及び出力信号9の変化が標本間隔Tに比べて充分
遅い場合を考えれば、
と、時間(tlについて、連続系であると考える。そ5
fると、レートマルチプライヤ5は減算器2の絶対値出
力3と入力としているので、その出カフを
にて出力することとなる。ここに分母2MのMはレート
マルチプライヤ5のビット巾である。式(2)の逆数よ
り’/r(tl = 、t(tl、17.。え=、。□
とおくととなる。次にアップダウンカウンタ8は、上記
時間間隔Δt(tl ごとに、減算器2の符号出力4
の正負に従い、上昇/下降計数Ylづつ行なう。従って
アップダウンカウンタ8の出力9は1つづつの変化であ
るので、これをΔy(tl とするととなり、ここで
△ M
τ”” 2 tck ・・・・−
・(5)とおくと、
となる。ここでΔV(t)tlt(tl が充分小さな
値であれば式(6)は
とおきかえられて、ラプラス変換の手法を用いれば。Next, the operation will be explained. In the following, for simplicity, if we consider a case where the changes in the input signal 1 and the output signal 9 are sufficiently slow compared to the sampling interval T, we will consider that it is a continuous system with respect to time (tl).
If f, the rate multiplier 5 inputs the absolute value output 3 of the subtractor 2, and therefore outputs the output cuff at . Here, M in the denominator 2M is the bit width of the rate multiplier 5. From the reciprocal of equation (2), '/r(tl = , t(tl, 17..e=,.□
It becomes. Next, the up/down counter 8 calculates the sign output 4 of the subtracter 2 at each time interval Δt(tl).
The ascending/descending count Yl is performed according to the sign of . Therefore, since the output 9 of the up/down counter 8 changes by one, let this be Δy(tl), where ΔM τ”” 2 tck ....-
・If we set (5), we get . Here, if ΔV(t)tlt(tl) is a sufficiently small value, Equation (6) can be replaced and the Laplace transform technique can be used.
となる。ここに、 Y(s) 、 X(s)は各々y(
tl 、 x(gのラプラス変換である。becomes. Here, Y(s) and X(s) are each y(
tl is the Laplace transform of x(g.
ここで伝達関数H(s)は式(8)よりとなり、良く知
られている1次低域涙波器の伝達関数となる。Here, the transfer function H(s) is expressed by equation (8), and is a well-known transfer function of a first-order low-frequency tear wave device.
ここで述べた回路方式では乗算器が不要であり簡単に構
成することができるが、−次低域F波器の特性しか実現
できない。従って高次のろ波器(例えば2次や8次の戸
波器)y!−構成するためには。Although the circuit system described here does not require a multiplier and can be easily constructed, it can only realize the characteristics of a -th order low-pass F-wave device. Therefore, a high-order filter (for example, a 2nd or 8th order filter) y! - To configure.
縦続に接続せねばならず、その場合でも式(9)で表わ
される伝達関数の積の形のものしか実現できないという
欠点があった。They had to be connected in cascade, and even in that case, there was a drawback that only the product form of the transfer function expressed by equation (9) could be realized.
この発明は、上記の様な欠点を除去するためになされた
もので、減算器の一方の入力を出力信号と切り離した回
路ない(つか組み合わせて構成することにより、高次の
伝達関数を実現できるようにしたディジタルろ波器を提
供することを目的としている。This invention was made to eliminate the above-mentioned drawbacks, and it does not require a circuit in which one input of the subtracter is separated from the output signal (or by configuring them in combination, a high-order transfer function can be realized. The purpose of this invention is to provide a digital filter that achieves this.
以下この発明の一実施例を図について説明する。An embodiment of the present invention will be described below with reference to the drawings.
まず第2図に示した本発明のディジタル低域沖波器は、
複数(ここではn個の基本フィルタ111ft組合せて
構成され、この基本フィルタ11は、第8図に示すよう
に、減算器2の一方の入力2A’を入力x(tlとし、
他方の入力2Bを入力z(tl とするように第1図の
ものt変形した構成となっている。First, the digital low-frequency offshore transducer of the present invention shown in FIG.
As shown in FIG. 8, this basic filter 11 is configured by combining a plurality of (in this case, n basic filters 111ft), and one input 2A' of the subtractor 2 is input x(tl,
The configuration shown in FIG. 1 is modified so that the other input 2B is input z(tl).
第2図で、111=−111,11(1+1)llnは
、第8図に示した基本フィルタ11であr)、1(i=
1、・・・+n)は1番目の基本フィルタ11であるこ
とを表わしている。12は各基本フィルタ111(i=
1 、…、 n )にクロックfCk1(1=1.+・
華、n)y!l#供給するクロック回路、16及び14
は本回路の入力?(t)及び出力?(t)である。(以
下、Q(t) t?(tlはフィルタの入力、出力と称
する)
まず第3図の動作について説明する。第1図と第3図を
比較すればわかるように、減算器2の一方の入力2Bが
出力9ではなく、別の入力z(tNOに接続されている
だけであるから、式(1)〜(7)の解析と同様にして
。In FIG. 2, 111=-111, 11(1+1)lln is the basic filter 11 shown in FIG. 8, r), 1(i=
1, . . . +n) represents the first basic filter 11. 12 is each basic filter 111 (i=
1,...,n), the clock fCk1 (1=1.+・
Hana, n)y! l# supply clock circuit, 16 and 14
Is this an input to this circuit? (t) and output? (t). (Hereinafter, Q(t) t? (tl will be referred to as the input and output of the filter)) First, the operation in Fig. 3 will be explained.As can be seen by comparing Fig. 1 and Fig. 3, one of the subtracters 2 Similar to the analysis of equations (1) to (7), since the input 2B of is not connected to the output 9, but to another input z (tNO).
が得られ、これンラプラス変換すると、s Y(sl
= (X(sl −Z(sl ) −”””
”αめとなる。ここvc X(s) 、 Y(sl 、
Z(s)は各x(t) 、 y(t) 、 z(tl
のラプラス変換とする。またτは
τ=2tck ・・・・・・・・・(
2)である。ただしtck = 1/rakである。is obtained, and by applying Laplace transform to this, s Y(sl
= (X(sl −Z(sl) −”””
"α. Here vc X(s), Y(sl,
Z(s) is each x(t), y(t), z(tl
Let be the Laplace transform of . Also, τ is τ=2tck ・・・・・・・・・(
2). However, tck = 1/rak.
次に第2図の動作について説明する。まず、フィルタの
入力?(t) l出力9(t)及び1番目の基本フィル
ター11の出力yi(tlの各々のラプラス変換。Next, the operation shown in FIG. 2 will be explained. First, what about the filter input? (t) Laplace transform of each of the l output 9(t) and the output yi (tl) of the first fundamental filter 11.
父(S) 、?(s) 、 Yi (sl の間の関
係を示す。すなわち。Father (S)? (s), Yi (sl), i.e.
・・・・−・ (至)
となる。ここでπ、2は各々乗算、加算の記号を表わす
。・・・・・・−・ (to). Here, π and 2 represent symbols for multiplication and addition, respectively.
次に本式を証明し、 Yn(s) = Y(s)とおい
た場合、H(sl = Y(sl/X(s)がn次の伝
達関数となることを示せばよい。まず式(11(又は(
14’) ’a−証明する。そのためには数学的帰納法
によるものとする。Next, prove this formula and show that when Yn(s) = Y(s), H(sl = Y(sl/X(s)) becomes an n-th order transfer function. First, the formula ( 11 (or (
14') 'a-Prove. To do this, we will use mathematical induction.
(111= 1の場合
式a→に1=1とおくと
(2) i = iのとき式(至)が成立するものとす
る。すな・・・・・・α]
が成立するとき1式a乃で
によりYi+1(S)とX(s) 、 Y(s)の関係
を調べる。式αQKsをかけて
・・・・・・ α乃
となるので、ここに式(2)を代入して・・・・・・
6時
となり、式Ql (又はα4)にてIY (1+1)に
おいた式に一致する。(証明路)
従って1式(至)でYn (s)−Y(s)= Yi
(s)とおくと・・・・・・(6)
となり、これはs = 0にて、利得がlのn次低域F
波器の伝達関数を表わしている。ここでτ、(i =1
.・・・、n)は各々クロック回路12から与えられる
クロックtek1(i=1 m・・・tn)に対し式(
6)で与えられる。(If 111 = 1, then set 1 = 1 in the formula a → (2) When i = i, the formula (to) holds true. So...α] When the following holds true, 1 Examine the relationship between Yi+1(S), X(s), and Y(s) using equation a. Multiplying the equation αQKs... Since α becomes, substitute equation (2) here. hand······
6 o'clock, and the equation Ql (or α4) matches the equation given in IY (1+1). (Proof path) Therefore, in equation 1 (to) Yn (s) - Y(s) = Yi
(s)...(6) This is the n-th low frequency F with gain l at s = 0.
It represents the transfer function of the wave device. Here τ, (i = 1
.. ..., n) are expressed by the formula (
6) is given by
ここで−例として8次バターワース低域ろ波器を考える
。本ろ波器の伝達関数は、良(知られているように、カ
ットオフ角周波数をω。とじて
・・・・・・ Qや
であるので1式(7)においてn = 8とおいたもの
と係数7比較して
となるので
となるように、式(6)でtcklすなわちfckl(
i=1.B、8)を決定すればよい。Now consider an 8th order Butterworth low pass filter as an example. The transfer function of this filter is good (as is known, the cutoff angular frequency is ω. Q), so n = 8 is set in Equation 1 (7). By comparing tckl, that is, fckl(
i=1. B, 8) may be determined.
なお、上記実施例では減算器2の出力として絶対値4及
び符号3が得られるものを示したが、′2の補数”減算
器と補数器を組み合せ、減算器の絶対値とすることも出
来、この場合符号として、借り(キャリー)出力を利用
すればよい。In the above embodiment, an absolute value of 4 and a sign of 3 are obtained as the output of the subtracter 2, but it is also possible to combine a '2's complement' subtracter and a complementer to obtain the absolute value of the subtracter. , in this case, the borrow (carry) output may be used as the code.
以上の様にこの発明によれば、ディジタル1次ろ波器を
カウンタ減算器、レートマルチプライヤなどで構成され
た基本フィルタを組み合せることにより実現しているの
で、(1)乗算器が不用で安価、(2)基本フィルタを
IC化することが容易で、その組み合わせで任意の伝達
関数が実現できる。などの効果がある。As described above, according to the present invention, a digital primary filter is realized by combining a basic filter composed of a counter subtracter, a rate multiplier, etc., so (1) a multiplier is unnecessary. It is inexpensive; (2) it is easy to integrate the basic filter into an IC, and any transfer function can be realized by combining them; There are effects such as
第1図は従来のディジタルp波器の構成を示すブロック
図、第2図はこの発明の一実施例によるディジタル低域
F波器のブロック図、第8図は第2図のディジタル低域
F波器乞構成する基本フィルタのブロック図である。
1・・・入力x(tL 2・・・減算器、5・・・レ
ートマルチプライヤ、8・・・アップダウンカウンタ、
9・・・出力y(tl、 I O・・・入力z(tl
、11・−・基本フィルタ、12代 理 人 葛 野
信 −(ほか1名)力1図
す
箇 2 図
ぢ 3 図
3
1.1°許庁長宮殿
1 ・j[件の表示 ’R?If!ff昭57−
208213 号2、発明の名称
ディジクル低域P波器
3、補正をする者
事件との関係 特許出願人
住 所 東京都千代n1区丸の内ニー1■]2
番3壮名 称(601,) 三菱電機株式会社代表
者片由仁八部
4、代理人
イ1ミ 所 東京都千代川区丸の内二丁1]
2?t3号三菱電機株式会社内
5、補正の対象
明細書の発明の詳細な説明の欄
6、補正の内容
(1)明細書第6頁第8行目の[複数(ここではn個の
基本フィルター1」とあるのを「複数(ここではn個)
の基本フィルター1」と補正する。
(2)明細書第6頁第13行目のr 、 11(i+1
)11n」とあるのをr、11(i+1)・・・11n
」と補正する。
+31明卸i書第7頁第1行から第2行目の[1ず第3
図の動作について説明する。第1図と第3図を比較てれ
ばわ刀)るように、」とあるのな[1ず第2図の動作に
ついて説明する。第1図と第2図な比較てればわ力)る
ように、Jと補正する。
(4)明細書第7頁第13行目の「次に第2圀の」とあ
るのを「次に第3図の」と補正する。
(51明細書第7頁第17行目のQ31式冒頭[rsY
i(s)=・・・」とあるのk r s Yi(s)=
・・・」と補正する。
以 上FIG. 1 is a block diagram showing the configuration of a conventional digital P-wave device, FIG. 2 is a block diagram of a digital low-pass F-wave device according to an embodiment of the present invention, and FIG. 8 is a block diagram showing the configuration of a conventional digital P-wave device. FIG. 2 is a block diagram of a basic filter configured in a waveform configuration. 1... Input x (tL 2... Subtractor, 5... Rate multiplier, 8... Up/down counter,
9...Output y(tl, I O...Input z(tl
, 11...Basic filter, 12 Representative Shin Kuzuno - (1 other person) Power 1 Figure 2 Figure 3 Figure 3 1.1°Ko-Chief's Palace 1 ・J[Display of item 'R? If! ff Showa 57-
208213 No. 2, Name of the invention Dizicle low-frequency P-wave device 3, Relationship with the person making the amendment Case Patent applicant address 1 Marunouchi Knee, Chiyo N1-ku, Tokyo ■]2
Number 3 Name (601,) Mitsubishi Electric Co., Ltd. Representative Katayuni Yabu 4, Agent I 1 Mi Address 2-1 Marunouchi, Chiyogawa-ku, Tokyo]
2? No. t3 Mitsubishi Electric Corporation 5, Detailed explanation of the invention column 6 of the specification subject to amendment, Contents of amendment (1) [Multiple (in this case n basic filters) in page 6 line 8 of the specification 1” is replaced with “Multiple (in this case, n pieces)”
Basic filter 1” is corrected. (2) r on page 6, line 13 of the specification, 11(i+1
)11n” is r, 11(i+1)...11n
” he corrected. +31 Meisho I book, page 7, line 1 to line 2 [1 zu 3
The operation shown in the figure will be explained. If you compare Figures 1 and 3, you will see that.'' [1] First, let me explain the operation in Figure 2. If you compare Figures 1 and 2, correct it with J so that it is correct. (4) On page 7, line 13 of the specification, the phrase "next in the second country" is corrected to "next in FIG. 3." (The beginning of the Q31 formula on page 7, line 17 of the 51 specification [rsY
i(s)=..." k r s Yi(s)=
"..." I corrected myself. that's all
Claims (1)
の符号を求める減算器と、この絶対値出力に応じて出力
周波数を変えるレートマルチプライヤと、上記減算器の
符号出力により上昇/下降計数t?1ilI#され、上
記レートマルチプライヤの出力に従って計数して出力y
(tl Y出力するアクプダウンカウ/りとからなる回
路を基本フィルタとし、各基本フィルタは、1番目(i
=1.・・・、nなる整数)の上記基本フィルタの出力
yi(tlが(i+1)番目の基本フィルタの入力x1
(tlに接続され、入力?(t)が1番目の基本フィル
タの入力xt(tlとなり、かつn番目の基本フィルタ
の出力yn(tlが各基本フィルタの各人力z 1(t
l K入力されるとともに全体の出力9(tlとして出
力されるような関係で接続され、さらに各基本フィルタ
にクロック信号を供給するためのクロック回路を具備す
ること?特徴とするディジタル低域ν波器。A subtracter that calculates the absolute value and its sign of the difference between two inputs X(t) and z(t), a rate multiplier that changes the output frequency according to the absolute value output, and a rate multiplier that increases by the sign output of the subtracter. /Descent count t? 1ilI#, counted according to the output of the rate multiplier and output y
(tl A circuit consisting of an acpudown counter/ritto that outputs Y is used as a basic filter, and each basic filter has the first (i
=1. ..., an integer n) of the above basic filter yi (tl is the input x1 of the (i+1)th basic filter
(tl), the input ?(t) becomes the input xt(tl) of the first basic filter, and the output yn(tl of the nth basic filter is connected to each human power z 1(t
The digital low-frequency ν wave is connected in such a manner that it is inputted to K and outputted as the overall output 9 (tl), and is further provided with a clock circuit for supplying a clock signal to each basic filter. vessel.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20821382A JPS5997218A (en) | 1982-11-26 | 1982-11-26 | Digital low-pass filter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20821382A JPS5997218A (en) | 1982-11-26 | 1982-11-26 | Digital low-pass filter |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5997218A true JPS5997218A (en) | 1984-06-05 |
Family
ID=16552543
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20821382A Pending JPS5997218A (en) | 1982-11-26 | 1982-11-26 | Digital low-pass filter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5997218A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0658979A2 (en) * | 1993-12-16 | 1995-06-21 | AT&T Corp. | Data converter with programmable decimation or interpolation factor |
EP1387479A1 (en) * | 2002-08-02 | 2004-02-04 | Dialog Semiconductor GmbH | Digital controlled charge current regulator |
-
1982
- 1982-11-26 JP JP20821382A patent/JPS5997218A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0658979A2 (en) * | 1993-12-16 | 1995-06-21 | AT&T Corp. | Data converter with programmable decimation or interpolation factor |
EP0658979A3 (en) * | 1993-12-16 | 1996-06-26 | At & T Corp | Data converter with programmable decimation or interpolation factor. |
EP1387479A1 (en) * | 2002-08-02 | 2004-02-04 | Dialog Semiconductor GmbH | Digital controlled charge current regulator |
US6703810B2 (en) | 2002-08-02 | 2004-03-09 | Dialog Semiconductor Gmbh | Digital controlled charge current regulator |
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