JPS5989091A - Color camera device - Google Patents
Color camera deviceInfo
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- JPS5989091A JPS5989091A JP57199190A JP19919082A JPS5989091A JP S5989091 A JPS5989091 A JP S5989091A JP 57199190 A JP57199190 A JP 57199190A JP 19919082 A JP19919082 A JP 19919082A JP S5989091 A JPS5989091 A JP S5989091A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
- H04N23/80—Camera processing pipelines; Components thereof
- H04N23/84—Camera processing pipelines; Components thereof for processing colour signals
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Color Television Image Signal Generators (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、テレビスタジオカメラ、工業用観視カメラ、
工業用ロボットの目としてのカメラ、家庭用ビデオテー
プレコーダ用カメラなどに用いることのできるカラーカ
メラ装置に関するものである0
従来例の構成とその問題点
近年、家庭用ビデオテープレコーダの急速な普及にとも
ない、このビデオテープレコーダとドツキングでき6、
軽量、小型、低価格、簡単な撮像操作を追及したカラー
カメラの開発が治発に行なわれている。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention is applicable to television studio cameras, industrial viewing cameras,
This relates to a color camera device that can be used as a camera for industrial robots, a camera for home video tape recorders, etc. 0 Conventional configurations and their problems In recent years, home video tape recorders have become rapidly popular. Anyway, I can do docking with this videotape recorder6.
Color cameras that are lightweight, compact, low-priced, and easy to operate are being developed.
しかしながら、従来、カラーカメラの信号処理部は、ア
ナログ信号処理方式がもっばら採用されているが、この
アナログ信号処理方式のカラーカメラ装置においては次
のような問題点があった。However, conventionally, the signal processing section of a color camera has mostly adopted an analog signal processing method, but color camera devices using this analog signal processing method have the following problems.
(1)受光信号より検出されたアナログ電気信号を処理
するので、各々の信号処理ブロックを通過する毎に、信
号対雑音(Sハ)比は原理的に劣化する。(1) Since the analog electrical signal detected from the received light signal is processed, the signal-to-noise (S) ratio deteriorates in principle each time it passes through each signal processing block.
これを補正するために種々の補正ないしは調整回路が必
要となり、非常に複雑なシステム構成となり、これが結
果として出来上った製品(カラーカメラ装置)の性能上
のノくラツキを大きくしている一要因となっている。In order to correct this, various correction or adjustment circuits are required, resulting in a very complicated system configuration, which increases the performance fluctuations of the resulting product (color camera device). This is a contributing factor.
(2)撮像デバイスとして撮像管を用いた市販のカラー
カメラ装置では、製造上の調整個所が30数ケ所にもの
ぼり、これが部品点数が多くしており、結果として高い
製品コストとなっている。(2) In a commercially available color camera device that uses an image pickup tube as an imaging device, there are as many as 30 or more adjustment points during manufacturing, which increases the number of parts and results in high product costs.
(3)現行のアナログ信号処理方式のカラーカメラには
、必ず信号処理用フィルタや超音波1水平期間(1H)
遅延線などが必要であるが、これれらはL−C−R部品
で構成されてお9、アナログ信号処理部全体をモノリシ
ックIC化しようとしても不可能な状況にある。すなわ
ちアナログ信号処理方式の回路のマイクロ小型化には限
界がある。(3) Current analog signal processing type color cameras always have signal processing filters and ultrasonic waves for one horizontal period (1H).
Delay lines and the like are required, but these are composed of L-C-R parts9, and it would be impossible to convert the entire analog signal processing section into a monolithic IC. In other words, there is a limit to the miniaturization of analog signal processing circuits.
(4) アナログ信号処理方式のカラーカメラでは、
マイクロコンピュータと連動させた、ホワイトバランス
調整、γ(ガンマ)補正などの制御に複雑な付加回路を
必要とする。これも製品のコストを引き上げたり、操作
性の繁雑さをまねいている。(4) In color cameras using analog signal processing method,
Complex additional circuits are required to control white balance adjustment, gamma (gamma) correction, etc. in conjunction with a microcomputer. This also increases the cost of the product and complicates operation.
要約するれば、現行のアナログ信号処理方式を採用した
カラーカメラ装置では、高信頼性。In summary, color camera devices that use current analog signal processing methods are highly reliable.
低価格化、無調整回路化、無調整組立て2回路システム
全体の超小型化、簡便な撮像上の操作性などを追及する
には限界があるということである。There are limits to the pursuit of lower prices, no-adjustment circuits, ultra-miniaturization of the entire two-circuit system that requires no adjustment, and easy imaging operability.
発明の目的
本発明の目的は、カラーカメラ装置の信号処理部をディ
ジタル回路で構成し、従来のアナログ信号処理方式では
限界のあった、カラーカメラ装置の高信頼化、低価格化
、無調整化、超小型・軽量化、簡便な撮像操作性を可能
としたカラーカメラ装置を提供することである。Purpose of the Invention The purpose of the present invention is to configure the signal processing section of a color camera device with a digital circuit, and to improve the reliability, lower cost, and eliminate adjustment of the color camera device, which had limitations with conventional analog signal processing methods. An object of the present invention is to provide a color camera device that is ultra-compact, lightweight, and allows easy imaging operation.
発明の構成
本発明のカラーカメラ装置は、光信号を受けて、成る水
平読み出し走査期間に、読み出しクロック周波数に同期
し、各々の画素毎に交互に異なる色信号の繰シ返しから
なる第1の画素信号を出力し、次の水平読み出し期間に
前記読み出しクロック周波数に同期し、前記第1の画素
信号の情報と異なり、かつ各々の画素毎に交互に異なる
色信号の繰り返しからなる第2の画素信号を出力するよ
うに構成された撮像装置と、前記撮像装置から出力され
る第1および第2の画素信号をディジタル信号に変換す
るアナログ−ディジタル変換装置と、前記アナPグーデ
ィジタル変換装置から出力されるディジクル画素信号を
入力として、独立した第1およ゛び第2のディジタル色
差信号を出力するディジタル色信号処理装置と、前記デ
ィジタル画素信号を入力としてディジタル映像信号を出
力するディジタル映像信号処理装置と、前記第1および
第2のディジタル色差信号と前記ディジタル映像信号を
入力として標準カラーテレビジョン信号を出力する標準
カラーテレビジョン信号合成装置と、前記撮像装置を駆
動する駆動回路装置と、前記アナログ−ディジタル変換
装置、ディジタル映像信号処理装置、ディジタル色信号
処理装置および標準カラーテレビジョン信号合成装置を
駆動するタイミングパルスを発生する制御回路装置を具
備し、かつ、ディジタル色信号処理装置は、ディジタル
ホワイトバランス回路と、ディジタル1水平走査期間メ
モリ回路と、第1および第2のディジタル色差信号処理
回路と、ディジタル色差信号切換回路を含み、かつ、前
記アナログ−ディジタル変換装置の出力が前記第1のデ
ィジタル色差信号処理回路と前記ディジタル1水平走査
期間メモリ回路に与えられ、前記ディジタル1水平走査
期間メモリ回路の出力信号が前記第2のディジタル色差
信号処理回路に与えられ、前記第1および第2のディジ
タル色差信号処理回路の出力信号が前記ディジタル色差
信号切換回路に与えられ、前記ディジタル色差信号切換
回路から第1および第2のディジタル色差信号を得るよ
うに構成されているとともに、前記アナログ−ディジタ
ル変換装置から前記第1のディジタル色差信号処理回路
および前記゛ディジタル1水平走査期間メモリ回路へ至
る信号伝送路と、前記ディジタル色差信号切換回路から
前記標準カラーテレビジョン信号合成装置へ至る信号伝
送路のいずれか一方の信号伝送路中に前記ディジタルホ
ワイトバランス回路を挿入したものであり、これにより
、カラーカメラ装置の基本構成に不可欠である信号処理
部を簡易にディジタル信号処理化できるようなカラーカ
メラ装置を実現し得る。Structure of the Invention The color camera device of the present invention receives an optical signal and, during the horizontal readout scanning period, synchronizes with the readout clock frequency and performs a first scan consisting of repeating alternately different color signals for each pixel. a second pixel that outputs a pixel signal, is synchronized with the readout clock frequency in the next horizontal readout period, is different from the information of the first pixel signal, and is composed of repeating color signals that are alternately different for each pixel; an imaging device configured to output a signal; an analog-to-digital conversion device that converts first and second pixel signals output from the imaging device into digital signals; and an output from the AnaP-G digital conversion device. a digital color signal processing device that receives a digital pixel signal as an input and outputs independent first and second digital color difference signals; and a digital video signal processor that receives the digital pixel signal as an input and outputs a digital video signal. a standard color television signal combining device that receives the first and second digital color difference signals and the digital video signal and outputs a standard color television signal; a drive circuit device that drives the imaging device; The digital color signal processing device includes a control circuit device for generating timing pulses for driving an analog-to-digital conversion device, a digital video signal processing device, a digital color signal processing device, and a standard color television signal synthesis device; a white balance circuit, a digital one horizontal scanning period memory circuit, first and second digital color difference signal processing circuits, and a digital color difference signal switching circuit; a digital color difference signal processing circuit and the digital one horizontal scanning period memory circuit; an output signal of the digital one horizontal scanning period memory circuit is fed to the second digital color difference signal processing circuit; The output signal of the digital color difference signal processing circuit is applied to the digital color difference signal switching circuit, and the first and second digital color difference signals are obtained from the digital color difference signal switching circuit, and the analog-to-digital conversion A signal transmission path from the device to the first digital color difference signal processing circuit and the digital one horizontal scanning period memory circuit, and a signal transmission path from the digital color difference signal switching circuit to the standard color television signal synthesis device. The digital white balance circuit is inserted into one of the signal transmission paths, and thereby the color camera device can easily convert the signal processing section, which is essential to the basic configuration of the color camera device, to digital signal processing. It can be achieved.
以下余白
実施例の説明
以下、本発明の実施例について、図面を参照しながら説
明する。DESCRIPTION OF EMBODIMENTS Embodiments of the present invention will be described below with reference to the drawings.
第1図は本発明のカラーカメラ装置の基本構成を示すブ
ロック図である。これは、固体撮像装置1と、アナログ
→ディジタル(以下、A/Dと略称する)変換装置と、
ディジタル映像信号処理装置3と、ディジタル色信号処
理装置4と、標準テレビジョン信号合成装置6と、駆動
回路装置6と、制御回路装置7より力る。FIG. 1 is a block diagram showing the basic configuration of a color camera device according to the present invention. This includes a solid-state imaging device 1, an analog to digital (hereinafter abbreviated as A/D) conversion device,
A digital video signal processing device 3, a digital color signal processing device 4, a standard television signal combining device 6, a drive circuit device 6, and a control circuit device 7 are used.
以上のように構成されたカラーカメラ装置について、以
下、その基本動作を説明する。光信号8を受光した固体
撮像装置1は、ある水平読み出し走査期間に、読み出し
クロック周波数f。に同期し、各々隣接する画素ごとに
交互に異なる色信号の繰シ返しからなる第1の画素信号
9を出力し、次の水平読み出し走査期間に、読み出しク
ロック周波数f。に同期し、前記第1の画素信号9の情
報と異なシ、かつ各々隣接する画素ごとに交互に異なる
色信号の繰シ返しからなる第2の画素信号1oを出力す
る。The basic operation of the color camera device configured as described above will be explained below. The solid-state imaging device 1 that has received the optical signal 8 has a readout clock frequency f during a certain horizontal readout scanning period. The first pixel signal 9 consisting of repetitions of different color signals is outputted for each adjacent pixel in synchronization with the reading clock frequency f in the next horizontal readout scanning period. A second pixel signal 1o is output in synchronization with the information of the first pixel signal 9, which is composed of a repetition of color signals that are different from the information of the first pixel signal 9 and alternately different for each adjacent pixel.
上記のような固体撮像装置1の動作は、駆動回路装置e
からの制御信号11によって制御される。The operation of the solid-state imaging device 1 as described above is performed by the drive circuit device e.
It is controlled by a control signal 11 from.
前記第1.第2の画素信号9.10はアナログ信号であ
る。画素信号9,10はA/D変換装置2によって、ア
ナログ→ディジタル変換され、ディジタル画素信号12
となる。前記ディジタル画素信号12は、ディジタル映
像信号処理装置3に加えられ、ディジタル映像信号13
となる。さらに、前記ディジタル画素信号12は ディ
ジタル色信号処理装置4に加えられ、第1のディジタル
色差信号14と第2のディジタル色差信号16となる。Said 1st. The second pixel signal 9.10 is an analog signal. The pixel signals 9 and 10 are converted from analog to digital by the A/D converter 2, resulting in a digital pixel signal 12.
becomes. The digital pixel signal 12 is applied to a digital video signal processing device 3, which converts the digital pixel signal 12 into a digital video signal 13.
becomes. Furthermore, the digital pixel signal 12 is applied to a digital color signal processing device 4, resulting in a first digital color difference signal 14 and a second digital color difference signal 16.
前記ディジタル映像信号13と第1.第2のディジタル
色差信号14.15は標準カラーテレビジラン信号合成
装置6によって、標準カラーテレビシロン信号16とな
る。2つの独立した色差信号と1つの映像信号は標準カ
ラーテレビジョン信号合成のための不可欠要素である。The digital video signal 13 and the first . The second digital color difference signal 14 , 15 is converted into a standard color television signal 16 by a standard color television signal synthesis device 6 . Two independent color difference signals and one video signal are essential elements for standard color television signal synthesis.
なお、前記A/D変換装置礼ディジタル映像信号処理装
置3.ディジタル色信号処理装置4は、駆動回路装置6
より制御信号17を受けて作動する制御回路装置7が発
生する制御パルス信号18,19.20によって、標準
カラーテレビジョン信号合成装置6は駆動回路装置6の
発生する制御パルス信号21によってそれぞ制御される
ような構成となっている。Note that the A/D conversion device and the digital video signal processing device 3. The digital color signal processing device 4 includes a drive circuit device 6
The standard color television signal synthesis device 6 is controlled by the control pulse signals 18, 19, 20 generated by the control circuit device 7, which operates in response to the control signal 17, and the control pulse signal 21 generated by the drive circuit device 6, respectively. It is configured so that
以上のようにして、カラーカメラ装置の主たる信号処理
部である映像信号と色信号の検出部をディジタル化した
ことによって全く新規のカラーカメラ装置を実現してい
る。As described above, a completely new color camera device has been realized by digitizing the video signal and color signal detection sections, which are the main signal processing sections of the color camera device.
第2図は本発明の一実施例に係るカラーカメラ装置のブ
ロック構成図であり、前記ディジタル色信号処理装置4
と前記ディジタル映像信号処理装置3を、より具体的に
示したものである。同図において、ディジタル色信号処
理装置4は、ディジタルホワイトバランス回路22.デ
ィジタル1水平走査期間(1H)メモリ回路23と、第
1のディジタル色差信号処理回路24と、第2のディジ
タル色差信号処理回路26と、ディジタル色差信号切換
え回路26とからなる。A/D変換装置12でA/D変
換されたディジタル画素信号12はディジタルホワイト
バランス回路22を通ることによって、ホワイトバラン
スの補正のとれたディジタル画素信号27となる。この
ディジタル画素信号27はディジタル1水平走査期間(
1H)メモリ回路23を通過することによって、1水平
期間遅れたディジタル画素信号28となる。従って、あ
る水平走査期間におけるディジタル画素信号2了と28
を比較すると、ディジタル画素信号27が、前記第1の
画素信号9の情報より構成されていると、ディジタル画
素信号28は、前記第2の画素信号10の情報よ多構成
されることとな如、次の水平走査期間では上記の関係が
逆転することとなる。FIG. 2 is a block diagram of a color camera device according to an embodiment of the present invention, in which the digital color signal processing device 4
and the digital video signal processing device 3 are shown in more detail. In the figure, the digital color signal processing device 4 includes a digital white balance circuit 22 . It consists of a digital one horizontal scanning period (1H) memory circuit 23, a first digital color difference signal processing circuit 24, a second digital color difference signal processing circuit 26, and a digital color difference signal switching circuit 26. The digital pixel signal 12 A/D converted by the A/D converter 12 passes through the digital white balance circuit 22 to become a digital pixel signal 27 whose white balance has been corrected. This digital pixel signal 27 is transmitted during one digital horizontal scanning period (
1H) By passing through the memory circuit 23, the digital pixel signal 28 is delayed by one horizontal period. Therefore, the digital pixel signals 2 and 28 in a certain horizontal scanning period
When compared, if the digital pixel signal 27 is composed of the information of the first pixel signal 9, the digital pixel signal 28 is composed of more information than the second pixel signal 10. , the above relationship will be reversed in the next horizontal scanning period.
このように2系統のディジタル画素信号27゜28が、
独立した第1と第2のディジタル色差信号14.15を
実現するためには必要不可欠である。ディジタル画素信
号27は第1のディジタル色差信号処理回路を通過する
ことによシ、1水平走査毎に、前記第1の画素信号9と
前記第2の画素信号10の情報を繰シ返すようなディジ
タル色差信号29となる。同様にして、ディジタル画素
信号28は第2のディジタル色差信号処理回路25を通
過することにより、1水平走査毎に前記第2の画素信号
10と前記第1の画素信号9の情報を繰り返すようなデ
ィジタル色差信号3oとガリ、全体の時間関係か1水平
走査期間だけ遅延している。1水平走査期間毎に、ディ
ジタル色差信号29の中に含まれる第1の画素信号9か
らなるディジタル色差信号とディジタル色差信号3oの
中に含まれる第1の画素信号9からなるディジタル色差
信号を、ディジタル色差信号切換回路2θで選択し、切
換えれば、第1の画素信号情報9を全ての水平走査期間
に有する第1の独立したディジタル色差信号14が発生
できる。In this way, the two systems of digital pixel signals 27°28 are
This is essential for realizing independent first and second digital color difference signals 14.15. By passing through a first digital color difference signal processing circuit, the digital pixel signal 27 repeats the information of the first pixel signal 9 and the second pixel signal 10 for each horizontal scan. A digital color difference signal 29 is obtained. Similarly, the digital pixel signal 28 passes through the second digital color difference signal processing circuit 25, so that the information of the second pixel signal 10 and the first pixel signal 9 is repeated for every horizontal scan. The digital color difference signal 3o and the signal are delayed by one horizontal scanning period, probably due to the overall time relationship. For each horizontal scanning period, a digital color difference signal consisting of the first pixel signal 9 included in the digital color difference signal 29 and a digital color difference signal consisting of the first pixel signal 9 included in the digital color difference signal 3o, By selecting and switching with the digital color difference signal switching circuit 2θ, a first independent digital color difference signal 14 having the first pixel signal information 9 in all horizontal scanning periods can be generated.
同様にして、ディジタル色差信号29に含まれる第2の
画素信号10からなるディジタル色差信号とディジタル
色差信号30に含まれる第2の画素信号・10から力る
ディジタル色差信号を、ディジタル色差信号切換回路2
oで選択して切換えれば、第2の画素信号情報10を全
ての水平走査期間に有する第2の独立したディジタル色
差信号16が発生できる。Similarly, the digital color difference signal output from the second pixel signal 10 included in the digital color difference signal 29 and the second pixel signal 10 included in the digital color difference signal 30 are transferred to the digital color difference signal switching circuit. 2
By selecting and switching with o, a second independent digital color difference signal 16 having the second pixel signal information 10 in all horizontal scanning periods can be generated.
以上のようにして、ディジタルホワイトバランス回路2
2.ディジタル1水平走査期間メモリ回路23.第1お
よび第2のディジタル色差信号処理回路24,25、デ
ィジタル色差信号切換回路26より、ディジタル色信号
処理装置4が実現できる。As described above, the digital white balance circuit 2
2. Digital 1 horizontal scanning period memory circuit 23. A digital color signal processing device 4 can be realized by the first and second digital color difference signal processing circuits 24 and 25 and the digital color difference signal switching circuit 26.
ディジタル映像信号処理装置3は、ディジタル映像信号
処理回路31と、ディジタルガンマ(γ)補正回路32
と、ディジタル遅延回路33とからなる。前記ディジタ
ル画素信号27がディジタル映像信号処理回路31に供
給され、ディジタル映像信号34となる。また、映像信
号(白黒画像)の垂直方向に対する画質改善を行う場合
には、前記ディジタル画素信号28が、ディジタル映像
信号処理回路31に供給されることを付記してお、く。The digital video signal processing device 3 includes a digital video signal processing circuit 31 and a digital gamma (γ) correction circuit 32.
and a digital delay circuit 33. The digital pixel signal 27 is supplied to a digital video signal processing circuit 31 and becomes a digital video signal 34. It should also be noted that when improving the image quality of a video signal (monochrome image) in the vertical direction, the digital pixel signal 28 is supplied to the digital video signal processing circuit 31.
前記ディジタル画素信号34は、ディジタル遅延回路3
3によって遅延された信号36となり、さらにディジタ
ルガンマ補正回路32を通過することによって、ガンマ
補正された映像信号出力、すなわち前記ディジタル映像
信号13となる。なお、前記ディジタル遅延回路33は
、前記ディジタル映像信号13と前記第1.第2のディ
ジタル色差信号14.15間の相対的時間遅れを補正す
るものであり、この時間遅れは、前記ディジタル映像信
号13と前記第1.第2のディジタル色差信号14.1
5が前記ディジタル画素信号27を派生して、それぞれ
別の時間処理系を通るだめ生ずるものである。よって、
ある場合には、ディジタル色差信号14.15を遅延す
るような遅延回路を用いる必要もあることを付記してお
く。この点から、前記遅延回路33は、ディジタル映像
信号処理装置3の基本構成要素には含めないものとした
。The digital pixel signal 34 is sent to the digital delay circuit 3.
By passing through the digital gamma correction circuit 32, the signal becomes a gamma-corrected video signal output, that is, the digital video signal 13. Note that the digital delay circuit 33 is configured to output the digital video signal 13 and the first . This is to correct the relative time delay between the second digital color difference signals 14, 15, and this time delay is the difference between the digital video signal 13 and the first . Second digital color difference signal 14.1
5 is generated when the digital pixel signal 27 is derived and passed through different time processing systems. Therefore,
It should be noted that in some cases, it may be necessary to use a delay circuit that delays the digital color difference signal 14.15. From this point of view, the delay circuit 33 is not included in the basic components of the digital video signal processing device 3.
以上のようにして、ディジタル映像信号処理回路31と
ディジタルガンマ補正回路32およびディジタル遅延回
路33によってディジタル映像信号処理装置3を構成し
ているが、将来、固体撮像装置の光信号対電気出力信号
特性が改善されてガンマ補正が全く必要でなくなれば、
前記ディジタルガンマ補正回路32を除去しだディジタ
ル映像信号処理装置3を使用してもよい。As described above, the digital video signal processing circuit 31, the digital gamma correction circuit 32, and the digital delay circuit 33 constitute the digital video signal processing device 3. If it is improved and gamma correction is no longer necessary,
A digital video signal processing device 3 may be used in which the digital gamma correction circuit 32 is removed.
第3図は本発明の他の実施例に係るカラーカメラ装置の
ブロック構成図であり、前記ディジタル色差信号処理装
置4の別の構成例を示しだものである。従って、第3図
において、前記ディジタル色差信号処理装置4の内部構
成以外は、第2図に示した構成例と同じものである。FIG. 3 is a block diagram of a color camera device according to another embodiment of the present invention, showing another example of the configuration of the digital color difference signal processing device 4. In FIG. Therefore, in FIG. 3, the configuration other than the internal configuration of the digital color difference signal processing device 4 is the same as the configuration example shown in FIG. 2.
第3図において、ディジタル色差信号処理装置4は、デ
ィジタル1水平走査メモリ回路23と、4第1のディジ
タル色差信号処理回路24と、第2のディジタル色差信
号処理回路26と、ディジタル色差信号切換回路26と
、ディジタルホワイトバランス回路40とからなる。デ
ィジタルホワイトバランス回路40が、ディジタル色差
信号切換回路26の次に配置された点が、第2図に示し
たディジタル色差信号処理回路4の構成と異なる点であ
る。従って、ディジタル1水平走査期間メモリ回路23
の出力であるディジタル画素信号37は、前記ディジタ
ル画素信号28と、第1のディジタル色差信号処理回路
24の出力であるディジタル色差信号38は、前記ディ
ジタル色差信号29と、第2のディジタル色差信号処理
回路26の出力であるディジタル色差信号39は、前記
ディジタル色差信号30と、ディジタル色差信号切換回
路26の出力である第1.第2のディジタル色差信号4
2.43は、それぞれ前記第1.第2のディジタル信号
14.16と、「ホワイトバランス補正がなされていな
い点を除けば」基本的には。In FIG. 3, the digital color difference signal processing device 4 includes a digital first horizontal scanning memory circuit 23, a first digital color difference signal processing circuit 24, a second digital color difference signal processing circuit 26, and a digital color difference signal switching circuit. 26 and a digital white balance circuit 40. The configuration differs from that of the digital color difference signal processing circuit 4 shown in FIG. 2 in that the digital white balance circuit 40 is placed next to the digital color difference signal switching circuit 26. Therefore, one digital horizontal scanning period memory circuit 23
The digital pixel signal 37, which is the output of The digital color difference signal 39 which is the output of the circuit 26 is combined with the digital color difference signal 30 and the first . Second digital color difference signal 4
2.43 are respectively the above-mentioned No. 1. A second digital signal 14.16 and basically "except that no white balance correction has been made."
おのおの同じ信号構成よりなっていること明白である。It is clear that they each have the same signal configuration.
ホワイトバランス補正のなされていない第1のディジタ
ル色差信号42は、前記第1の画素情報9をすべての水
平走査期間に有しており、同じくホワイトバランス補正
のなされていガい第2のディジタル色差信号43は、前
記第2の画素情報10をすべての水平走査期間に有して
いる。これら第1と第2のディジタル色差信号42.
43がディジタルホワイトバランス回路40を通れば、
前記第1.第2のディジタル色差信号14.15となる
。The first digital color difference signal 42 without white balance correction has the first pixel information 9 in all horizontal scanning periods, and the second digital color difference signal 42 without white balance correction has the first pixel information 9 in all horizontal scanning periods. 43 has the second pixel information 10 in all horizontal scanning periods. These first and second digital color difference signals 42.
43 passes through the digital white balance circuit 40,
Said 1st. The second digital color difference signal becomes 14.15.
以上のようにして、ディジタルホワイトバランス回路4
0をディジタル色差信号切換回路26の次段に配置した
ディジタル色信号処理装置4が実現できる。As described above, the digital white balance circuit 4
It is possible to realize a digital color signal processing device 4 in which 0 is arranged at the next stage of the digital color difference signal switching circuit 26.
第4図は本発明のカラーカメラ装置で使用する固体撮像
装置の一例を示す要部概略構成図である。FIG. 4 is a schematic configuration diagram of main parts showing an example of a solid-state imaging device used in the color camera device of the present invention.
本例では、固体撮像装置1の受光面の一例として、マゼ
ンタ(財)、グリーン(q、サイアン(C’l、 イ
エロー(7)のいずれかの光学フィルタが第4図に示す
ように装着された。 MOS (Metal Oxi
deSemiaonductor )構造のホトダイオ
ードからなる画素44〜79の配列を提示している。な
お、第4図中の画素44〜Y9の配列は略記したもので
、実際には水平方向に数飢垂直方向に数百からなる2次
元の配列である。駆動回路装N6がらの制御信号11に
よって、ある1水平走査期間H1の開始時において、画
素44〜49の行が選択されると、マゼンタ(以下、M
と略記する)信号情報を有する画素44,46.48な
どは第1の水平方向読み出し用ccp(チャージ・カプ
シド・デバイス)シフトレジスタ82へ並列に転送され
、グリーン(以下、Gと略記する)信号情報を有する画
素45,47.49などは第2の水平方向読み出し用C
ODシフトレジスタ83へ並列に転送され、前記1水平
走査期間H1にわたって順次。In this example, as an example of the light-receiving surface of the solid-state imaging device 1, an optical filter of magenta (goods), green (q), cyan (c'l), or yellow (7) is attached as shown in FIG. MOS (Metal Oxygen)
An array of pixels 44 to 79 consisting of photodiodes having a deSemiaonductor structure is presented. The arrangement of pixels 44 to Y9 in FIG. 4 is abbreviated and is actually a two-dimensional arrangement consisting of several hundred pixels in the horizontal direction and several hundred in the vertical direction. When a row of pixels 44 to 49 is selected by the control signal 11 from the drive circuit N6 at the start of one horizontal scanning period H1, magenta (hereinafter referred to as M
Pixels 44, 46, 48, etc. having signal information (hereinafter abbreviated as G) are transferred in parallel to a first horizontal readout CCP (charge capsid device) shift register 82, and a green (hereinafter abbreviated as G) signal Pixels 45, 47, 49, etc. that have information are read out in the second horizontal direction C.
The data are transferred in parallel to the OD shift register 83 and sequentially over the one horizontal scanning period H1.
それぞれ端子84.85から繰シ返し周期1/fcで出
力される。次の水平走査期間H2の開始時には9画素6
o〜660行が選択されるので、サイアン(以下、Cと
略記する)信号情報を有する画素60,62.54など
は第1の水平方向読み出し用CODシフトレジスタ82
へ並列に転送され、イエロー(以下、Yと略記する)信
号情報などは第2の水平方向読み出し用CODシフトレ
ジスタ83へ並列に転送され、この1水平走査期間H2
にわたって順次それぞれ端子84.85から繰シ返し周
期1/foで出力される。以下、順次、水平走査毎に、
画素66〜611画素62〜67、画素68〜732画
素74〜79の配列グループが繰り返され、この繰り返
しが1フイ一ルド期間を構成する。1フレ一ム期間は、
この1フイ一ルド期間を繰り返してもよいし、前記画素
列を1行おきにインタレース走査してもよい。Each signal is output from terminals 84 and 85 at a repetition period of 1/fc. At the start of the next horizontal scanning period H2, 9 pixels 6
Since rows o to 660 are selected, pixels 60, 62, 54, etc. having cyan (hereinafter abbreviated as C) signal information are stored in the first horizontal readout COD shift register 82.
Yellow (hereinafter abbreviated as Y) signal information etc. are transferred in parallel to the second horizontal reading COD shift register 83, and during this one horizontal scanning period H2
The signals are sequentially output from terminals 84 and 85 at a repetition period of 1/fo. Below, sequentially, for each horizontal scan,
Arrangement groups of pixels 66-611, pixels 62-67, pixels 68-732 and pixels 74-79 are repeated, and this repetition constitutes one field period. One frame period is
This one field period may be repeated, or the pixel column may be interlaced scanned every other row.
以上の説明から明らかなように、ある水平走査期間H4
には、端子84にM信号情報が、端子86にC信号情報
が出力され、次の水平走査期間H2には、端子84にC
信号情報が、端子86にC信号情報が出力され、これら
が1水平走査期間毎に交互に繰り返され、固体撮像装置
10機能を実現している。まだ、第1の水平方向読み出
し用CODシフトレジスタ82の出力モードと第2の水
平方向読み出し用CODシフトレジスタ83の出力モー
ドは繰り返し周期1/fcの中で逆位相関係になるよう
に保たれる。このようにしてM信号情報とC信号情報の
交互の繰り返しと、C信号情報とY信号情報の交互の繰
り返しとを実現できるのである1水平期間H1に、M、
G・M・G、−°−°と交互に異なる色信号の繰り返し
からなる第1の画素信号9が得られ、次91水平期間H
2,に、C1Y、 C,Y・・・・・・と交互に異な
る色信号の繰り返しからなる第2の1面素4に号10が
得られる。As is clear from the above explanation, a certain horizontal scanning period H4
, the M signal information is output to the terminal 84 and the C signal information is output to the terminal 86. In the next horizontal scanning period H2, the C signal information is output to the terminal 84.
C signal information is outputted to the terminal 86, and these are alternately repeated every horizontal scanning period to realize the functions of the solid-state imaging device 10. Still, the output mode of the first horizontal readout COD shift register 82 and the output mode of the second horizontal readout COD shift register 83 are maintained in an antiphase relationship within the repetition period 1/fc. . In this way, it is possible to realize the alternating repetition of M signal information and C signal information, and the alternating repetition of C signal information and Y signal information.In one horizontal period H1, M,
A first pixel signal 9 consisting of repetitions of different color signals alternately G, M, G, −° −° is obtained, and the next 91 horizontal periods H
2, No. 10 is obtained in the second one-plane element 4 consisting of repeating different color signals alternately as C1Y, C, Y, . . . .
第6図は第4図に示した固体撮像装置1の出力端子84
よシ出力される第1の画素信号9のある1水平走査期開
H1の一部分、および出力端子86より出力される第2
の画素信号10の1水平走査期rtU H2の一部分を
それぞれ拡大して示したアナログ離散値の出力波形と、
これらの画素信号9゜1oをアナログ−ディジタル変換
し、ディジタル画素信号12a、12bとするA/D変
換装置2の動作波形を示したものである。FIG. 6 shows the output terminal 84 of the solid-state imaging device 1 shown in FIG.
A portion of the first horizontal scanning period H1 with the first pixel signal 9 outputted, and the second pixel signal outputted from the output terminal 86.
Output waveforms of analog discrete values each showing an enlarged portion of one horizontal scanning period rtU H2 of the pixel signal 10 of
This figure shows the operating waveforms of the A/D converter 2 which performs analog-to-digital conversion on these pixel signals 9°1o and generates digital pixel signals 12a and 12b.
第6図(−)、 (b)は、A/D変換装置2の二つの
異なる実施例を示したものである。以下、第6図と第6
図を参照して、A/D変換装置の具体的な構成例ならび
に動作について説明する。FIGS. 6(-) and 6(b) show two different embodiments of the A/D converter 2. FIG. Below, Figure 6 and 6
A specific configuration example and operation of the A/D conversion device will be described with reference to the drawings.
第4図に示した固体撮像装置1の場合は、2つの出力端
子84.85を有するので、まう“、これら2系統から
なる画素信号9,10を1系統にまとめる必要がある。In the case of the solid-state imaging device 1 shown in FIG. 4, since it has two output terminals 84 and 85, it is necessary to combine these two systems of pixel signals 9 and 10 into one system.
従って、A / D変換装置の構成例として、第6図(
−)に示すものと第6図(′b)に示すものがある。Therefore, as an example of the configuration of an A/D converter, the one shown in FIG. 6 (
-) and the one shown in Fig. 6('b).
まず、第6図(−)において、A / D変換装置2は
。First, in FIG. 6 (-), the A/D converter 2 is.
A/D変換回路96と、2人力1出力型のアナログスイ
ッチ回路95からなる。ある1水平走査期間H1内では
、固体撮像装B1は第1の画素信号9を出力するので、
端子84に9M信号情報の列86a〜869が現われ、
端子86に180°位相シフトしだC信号情報の列87
a〜87eが現われる。第6図に示すタイミング期間9
8a〜98eにおいて、パルス列91を端子93に印加
し、アナログスイッチ回路95を端子84の側へ導通す
れば、A/D変倹変格回路96変換入力としてMイg号
情報の列86a〜86eが選択でき、同時にA/D変換
回路96の変換タイミングパルス入力端子97にパルス
列9oを加えれば、タイミング期間98a−98e (
すなわち1/fo)以内に。It consists of an A/D conversion circuit 96 and a two-manufacturer, one-output type analog switch circuit 95. Since the solid-state imaging device B1 outputs the first pixel signal 9 within one horizontal scanning period H1,
9M signal information columns 86a to 869 appear on the terminal 84,
A column 87 of C signal information with a 180° phase shift at the terminal 86
a to 87e appear. Timing period 9 shown in FIG.
At 8a to 98e, if the pulse train 91 is applied to the terminal 93 and the analog switch circuit 95 is made conductive to the terminal 84 side, the Mig number information sequences 86a to 86e are input as the conversion input to the A/D transformation circuit 96. If the pulse train 9o is added to the conversion timing pulse input terminal 97 of the A/D conversion circuit 96 at the same time, the timing period 98a-98e (
i.e. within 1/fo).
M信号情報列86 a〜88sはA/D変換される。The M signal information strings 86a to 88s are A/D converted.
次に、タイミング期間99a〜99eにおいて、パルス
列92を端子94に印加し、アナログスイッチ回路96
を端子86のfillへ導通すれば、A/D変換回路9
6の被変換入力としてC信号情報の列8γa〜87eが
選択でき、同時にA/D変換回路96の変換タイミング
パルス入力端子97にパルス列90を加えれば、タイミ
ング期間99 a〜99e以内にC信号情報列87a−
87eはA/D変換される。Next, during timing periods 99a-99e, pulse train 92 is applied to terminal 94, and analog switch circuit 96
If conductive to the fill of the terminal 86, the A/D conversion circuit 9
If a pulse train 90 is simultaneously applied to the conversion timing pulse input terminal 97 of the A/D conversion circuit 96, the C signal information will be converted within the timing period 99a to 99e. Column 87a-
87e is A/D converted.
このようにして、ある1水平走査期間H1内において、
前記アナログスイッチ回路96が、繰り返し周期2/f
cで、前記2つの入力端子93.94のいずれかを交互
に導通するように開閉され、かつ、この開閉周期に同期
した%倍の繰シ返し周期1/foで、前記A/D変換回
路96を駆動するので9M信号情報列86a〜86eと
C信号情報列87a〜87eを時系列合成すると同時に
アナログ−ディジタル変換でき、結果として、前記A/
D変換回路96の出力端子100aにディジタル画素信
号12aが出力される。In this way, within one horizontal scanning period H1,
The analog switch circuit 96 has a repetition period of 2/f.
c, the A/D conversion circuit is opened and closed so as to alternately conduct one of the two input terminals 93 and 94, and at a repetition period 1/fo that is % times synchronized with this opening and closing period. 96, the 9M signal information strings 86a to 86e and the C signal information strings 87a to 87e can be time-series synthesized and analog-to-digital converted at the same time.
A digital pixel signal 12a is output to an output terminal 100a of the D conversion circuit 96.
次の1水平走査期間H2内では、固体撮像装置1は第2
の画素信号10を出力するので、上記と同様な動作原理
をこれに適用すると、C信号情報列88a〜88eとY
信号情報列89a−89eを時系列合成してアナログ−
ディジタル変換でき。Within the next horizontal scanning period H2, the solid-state imaging device 1
Since the pixel signal 10 of
The signal information strings 89a to 89e are synthesized in time series to create an analog signal.
Can be converted digitally.
前記ディジタル出力端子100aに、ディジタル研米信
号12bが出力される。A digital polishing signal 12b is output to the digital output terminal 100a.
なお、第6図において、信号101,102゜103.
104はそれぞれディジタル化されたM信号、C信号、
C信号、Y信号を表わしているものとする。In addition, in FIG. 6, signals 101, 102°, 103.
104 are respectively digitized M signal, C signal,
Assume that the signals represent C and Y signals.
以上のようにして、アナログスイッチ回路96とディジ
タル変換回路96によって、A/D変換装置1イ2が実
現できる。また、第1図乃至第3図にて示したA/D変
換装@2の制御パルス信号18a、上記実施例ではパル
ス列90が対応している。As described above, the analog switch circuit 96 and the digital conversion circuit 96 can realize the A/D conversion device 1-2. Further, the control pulse signal 18a of the A/D converter @2 shown in FIGS. 1 to 3 corresponds to the pulse train 90 in the above embodiment.
第2の実施例である第6図(b)において、A/D変換
装置2は、第1のA/D変換回路104と第2のA/D
変換回路106.第1のディジタルラッチ回路106.
第2のディジタルラッチ回路107とからなり、第1の
A/D変換回路104の出力端子が第1のディジタルラ
ッチ回路106に、第2のA/D変換回路106の出力
端子が第2のディジタルラッチ回路107に、それぞれ
接続され、第1と証2のディジタルラッチ回路1o6゜
107の出力端子が共通に接続され、第1のA/D変換
回路104と第1のディジタルラッチ回路106の動作
タイミングと第2のA/D変換回路106と第2のディ
ジタルラッチ回路107の動作タイミングが相反するよ
うに構成される。In FIG. 6(b) which is a second embodiment, the A/D converter 2 includes a first A/D converter circuit 104 and a second A/D converter circuit 104.
Conversion circuit 106. First digital latch circuit 106.
The output terminal of the first A/D conversion circuit 104 is connected to the first digital latch circuit 106, and the output terminal of the second A/D conversion circuit 106 is connected to the second digital latch circuit 107. The output terminals of the first and second digital latch circuits 1o6゜107 are connected in common to the latch circuit 107, and the operation timing of the first A/D conversion circuit 104 and the first digital latch circuit 106 is connected to the latch circuit 107. The operation timings of the second A/D conversion circuit 106 and the second digital latch circuit 107 are configured to be opposite to each other.
以下、その動作を説明する。ある1水平走査期間H1内
において、固体撮像装置1は画素信号9を出力するので
、端子84にはM信号情報の列86a〜86eが現われ
、端子86に180°位相シフトしだC信号情報の列8
7a〜87eが現われる。タイミング期間98a〜98
eにおいて、パルス列91を端子108に印加すると、
M信号情報の列86a 〜86eはA/D変換回路10
4でアナログ→ディジタル変換され、タイミング期間9
8a〜98eから微小時間td(ただし、1/fo>>
td)だけ遅延後、第1のディジタルラッチ回路106
にラッチアップされ、ディジタル出力端子100bに出
力される。このとき、第2のいる。The operation will be explained below. Within one horizontal scanning period H1, the solid-state imaging device 1 outputs the pixel signal 9, so the M signal information columns 86a to 86e appear at the terminal 84, and the C signal information with a 180° phase shift appears at the terminal 86. row 8
7a to 87e appear. Timing period 98a-98
At e, when the pulse train 91 is applied to the terminal 108,
M signal information columns 86a to 86e are A/D conversion circuits 10
Analog → digital conversion is performed at 4, timing period 9
Minute time td from 8a to 98e (however, 1/fo>>
td), the first digital latch circuit 106
The signal is latched up and output to the digital output terminal 100b. At this time, there is a second one.
次にタイミング期間99a〜99eにおいて、パルス列
92を端子109に印加すると、C信号情報の列87a
−87eは、A/D変換回路105でアナログ→ディジ
タル変換され、タイミング期間99a〜99eより微小
時間(td)遅延後、第2のディジタルラッチ回路10
7にラッチアップされ、ディジタル出力端子1oobに
出力される。Next, in the timing period 99a to 99e, when the pulse train 92 is applied to the terminal 109, the C signal information train 87a
-87e is converted from analog to digital by the A/D conversion circuit 105, and after being delayed by a minute time (td) from the timing period 99a to 99e, the second digital latch circuit 10
7 and is output to the digital output terminal 1oob.
このとき、第1のディジタルラッチ回路106は出力開
放となっている。このように、第1のディジタルラッチ
回′#51o6と第2のディジタルラッチ回路107の
出力が共通に結線され、第1のディジタルラッチ回路1
08と第2のディジタルラ力動作するので、前記画素信
号9の構成要素であるM信号情報の列86a〜86eと
C信号情報の列87a〜87eを時系列合成するととも
にアナログ→ディジタル変換でき、前記第1.第2のデ
ィジタルラッチ回路106,107の共通出力端次の1
水平走査期間H2内では、固体撮像装置1は第2の画素
信号10を出力し、上記と同様な動作原理をこれに適用
すると、C信号情報列88a〜88eとY信号情報の列
89a〜89eを時系列合成してアナログ→ディジタル
変換でき、前記ディジタル出力端子1oobにディジタ
ル画素信号12bが出力できる。At this time, the output of the first digital latch circuit 106 is open. In this way, the outputs of the first digital latch circuit '#51o6 and the second digital latch circuit 107 are connected in common, and the outputs of the first digital latch circuit '#51o6 and the second digital latch circuit 107 are connected together.
08 and the second digital linear force, the M signal information columns 86a to 86e and the C signal information columns 87a to 87e, which are the constituent elements of the pixel signal 9, can be synthesized in time series and converted from analog to digital. Said 1st. The common output terminal of the second digital latch circuits 106 and 107
During the horizontal scanning period H2, the solid-state imaging device 1 outputs the second pixel signal 10, and if the same operating principle as described above is applied to this, the C signal information strings 88a to 88e and the Y signal information strings 89a to 89e are output. can be time-series synthesized and converted from analog to digital, and a digital pixel signal 12b can be output to the digital output terminal 1oob.
以上のようにして、2個のA/D変換回路と2個のディ
ジタルラッチ回路によって、A/D変換装置2の機能が
実現できる。なお、上記実施例では、第1図乃至第3図
にて示したA/D変換装置20制御パルス信号18には
、パルス列91とパルス列92が対応する。As described above, the functions of the A/D conversion device 2 can be realized by the two A/D conversion circuits and the two digital latch circuits. In the above embodiment, the pulse train 91 and the pulse train 92 correspond to the A/D converter 20 control pulse signal 18 shown in FIGS. 1 to 3.
以上の第6図(a)、 (b)に示した2つの実施例の
長所、短所を要約すると、第6図(、)の実施例では、
A/D変換回路は1個でよいが、A/D変換周期は1/
fcである。一方、第6図(b)の実施例では、A/D
変換回路は2個必要であるが、変換周期は2倍の2/f
cとなり、第6図・(、)の実施例に比べて半分の変換
速度のA/D変換回路で実施できる。To summarize the advantages and disadvantages of the two embodiments shown in FIGS. 6(a) and (b), in the embodiment shown in FIGS. 6(,),
Only one A/D conversion circuit is required, but the A/D conversion cycle is 1/1.
It is fc. On the other hand, in the embodiment shown in FIG. 6(b), the A/D
Two conversion circuits are required, but the conversion period is twice 2/f.
c, and can be implemented using an A/D conversion circuit with half the conversion speed as compared to the embodiment shown in FIG. 6(,).
ここで、fc=14.4馬に選べば、第6図(b)の実
施例では、A/D変換装置の変換スピードは7.211
にで良く、さらに、fo=7.2Hbに選べば、その変
換スピードは3.5811にとなる。A/D変換回路の
変換スピードの実効的な低速化は、カラーカメラ装置の
低消費電力化、A/D変換回路と信号処理回路の一体集
積化といった観点から非常に重要な課題であり、この意
味から第6図[有])の実施例は特に有効と考えられる
。Here, if fc=14.4 horses is selected, the conversion speed of the A/D converter is 7.211 in the embodiment shown in FIG. 6(b).
Furthermore, if fo=7.2Hb is selected, the conversion speed becomes 3.5811. Effectively reducing the conversion speed of A/D conversion circuits is a very important issue from the viewpoint of reducing power consumption of color camera devices and integrating A/D conversion circuits and signal processing circuits. In this sense, the embodiment shown in FIG. 6 is considered to be particularly effective.
第7図は、ディジタル色差信号処理回路24゜25のブ
ロック構成図を示すものであり、第8図はその要部の具
体回路構成図、第9図は、その実施例の動作を説明する
ための信号のタイムチャートおよび入出力ディジタルデ
ータの構成例を示したものである。FIG. 7 shows a block configuration diagram of the digital color difference signal processing circuit 24, 25, FIG. 8 is a specific circuit configuration diagram of the main part thereof, and FIG. 9 is a diagram for explaining the operation of the embodiment. This figure shows a time chart of signals and an example of the configuration of input/output digital data.
以下、第7図、第8図、第9図を参照して上記ディジタ
ル色差信号処理回路24.25の構成および動作を説明
する。The configuration and operation of the digital color difference signal processing circuits 24 and 25 will be described below with reference to FIGS. 7, 8, and 9.
第7図において、ディジタル色差信号処理回路24.2
5は、1画素シフト回路110と、1画素反転回路11
1と、ディジタル加算回路112からなシ、1画素シフ
ト回路110の入力信号113と1画素反転回路111
の出力信号116がディジタカ加算回路112に加えら
れるように構成されている。このディジタル色差信号処
理回路24.25の動作目的は、−例として第4図に示
しだ固体撮像装置1を用いた場合には、時系列(M、G
、M、 G、・・・・・・ないしはc、y、c、y。In FIG. 7, the digital color difference signal processing circuit 24.2
5 is a 1-pixel shift circuit 110 and a 1-pixel inversion circuit 11
1, the input signal 113 from the digital addition circuit 112, the input signal 113 of the 1 pixel shift circuit 110, and the 1 pixel inversion circuit 111.
The output signal 116 is applied to the digital adder circuit 112. The purpose of operation of the digital color difference signal processing circuits 24 and 25 is as follows: - When using the solid-state imaging device 1 shown in FIG.
, M, G, ... or c, y, c, y.
・・・・・・)からなるディジタル画素信号12,27
゜28あるいは37を人力信号113とし、色差信号時
系列(M−G、M−G、M−G、・・・・・・ないしは
C−Y、 C−Y、 C−Y・・・・・・)からなるデ
ィジタル色差信号29,30.38あるいは39にデー
タ変換して出力することである。...) digital pixel signals 12, 27 consisting of
゜28 or 37 is the human input signal 113, and the color difference signal time series (MG, MG, MG,... or C-Y, C-Y, C-Y... ) is converted into a digital color difference signal 29, 30, 38 or 39 and output.
1画素シフト回路110はディジタルM信号とディジタ
ルC信号を判別し、ディジタルC信号のみを1ピット時
間シフトする。このようにして、シフトでれたディジタ
ルC信号は9次に1画素反転回路111で反転されてデ
ィジタル−G信号となる。ディジタルM信号とディジタ
ル−G信号をディジタル加算回路112に加えると、M
−G。The one-pixel shift circuit 110 discriminates between the digital M signal and the digital C signal, and shifts only the digital C signal by one pit time. In this way, the shifted digital C signal is inverted by the 9th one-pixel inverting circuit 111 to become a digital-G signal. When the digital M signal and the digital -G signal are added to the digital adder circuit 112, the M
-G.
M−G・・・・・・からなるディジタル色差信号に変換
できる。ディジタルM信号をディジタルC信号、ディジ
タルC信号をディジタルY信号とみなせば、同様にして
c−y、 c−y、 c−y・・・・・・からなるディ
ジタル色差信号を得ることができる。また、ディジタル
M信号とディジタルC信号の関係、あるいはディジタル
C信号とY信号の関係を逆転し、G−M、G−M・・・
・・・ないしはY−C,Y−C・・・・・・なるディジ
タル色差信号とすることも、もちろん可能である。以上
のようにしてディジタル色差信号処理回路24.25が
構成できる。It can be converted into a digital color difference signal consisting of M-G... If the digital M signal is regarded as a digital C signal and the digital C signal is regarded as a digital Y signal, digital color difference signals consisting of cy, cy, cy, . . . can be similarly obtained. Also, the relationship between the digital M signal and the digital C signal or the relationship between the digital C signal and the Y signal is reversed, and G-M, G-M...
. . . or Y-C, Y-C, . . . It is of course possible to use a digital color difference signal. The digital color difference signal processing circuits 24 and 25 can be configured as described above.
第8図において、1画素シフト回路110は、第1のデ
ィジタルラッチ回路117.第2のディジタルラッチ回
路118.第3のディジタルラッチ回路119およびD
フリップ70ツブ回路120からなり、1画素反転回路
111はディジタルインバータ回路121からなシ、前
記第1のディジタルラッチ回路117の入力部にディジ
タル画素信号12,27.28あるいは38が印加され
、繰り返し周期1/fcでラッチアップされ、このラッ
チアップ出力が、前記第2と第3のディジタルラッチ回
路118,119に前記Dフリップフロらなるタイミン
グによって1選択的に分配制御され、前記第3のラッチ
回路119の出力がディジタルインバータ回路121に
加えられ、前記ディジタルインバータ回路121の出力
と前記第2のディジタルラッチ回路118の出力がディ
ジタル加算回路112に加えられるように構成されてい
る。In FIG. 8, the one-pixel shift circuit 110 includes a first digital latch circuit 117. Second digital latch circuit 118. Third digital latch circuit 119 and D
The one-pixel inversion circuit 111 is composed of a flip 70 tube circuit 120, and the one-pixel inversion circuit 111 is not a digital inverter circuit 121.A digital pixel signal 12, 27, 28 or 38 is applied to the input section of the first digital latch circuit 117, and the repetition period is 1/fc, and this latch-up output is selectively distributed to the second and third digital latch circuits 118 and 119 according to the timing of the D flip-flop, and the third latch circuit 119 is applied to a digital inverter circuit 121, and the output of the digital inverter circuit 121 and the output of the second digital latch circuit 118 are applied to a digital adder circuit 112.
次に、第8図の回路動作について第9図を参照して詳し
く説明する。ある1水平走査期間H1におけるディジタ
ル画素信号12δすなわちM、 G。Next, the operation of the circuit shown in FIG. 8 will be explained in detail with reference to FIG. 9. Digital pixel signals 12δ, that is, M and G in one horizontal scanning period H1.
M、 G、・・・・・からなるディジタル画素信号が、
第1のディジタルラッチ回路117の入力部に加えられ
、端子122に繰シ返し周期が1/foのパルス列12
3を加えると、第1のディジタルラッチ回路117の出
力部には、繰り返し周期が1/f。A digital pixel signal consisting of M, G,...
A pulse train 12 with a repetition period of 1/fo is applied to the input part of the first digital latch circuit 117 and is applied to the terminal 122.
3, the output section of the first digital latch circuit 117 has a repetition period of 1/f.
で順次ディジタルM信号情報1o1.ディジタルG信号
情報102.ディジタルM信号情報・・・・・・がラン
チアップされる。同時に、D7リツプフロツプ回路12
0のQ出力端子にはパルス列126が、Q出力端子には
パルス列127が生じる。パルス列126は第2のディ
ジタルラッチアップ回路118を矢印のタイミング12
8a〜128eでラッチアップするので、このディジタ
ルラッチアップディジタルM信号情報130のみを選択
的にラッチアップできる。The digital M signal information 1o1. Digital G signal information 102. Digital M signal information... is launched. At the same time, the D7 lip-flop circuit 12
A pulse train 126 is generated at the Q output terminal of 0, and a pulse train 127 is generated at the Q output terminal. The pulse train 126 connects the second digital latch-up circuit 118 at the timing 12 indicated by the arrow.
8a to 128e, it is possible to selectively latch up only this digital latch-up digital M signal information 130.
一方、パルス列12了は第3のディジタルラッチアップ
回路119を矢印のタイミング129a〜129dでラ
ッチアップするので、このラッチアのディジタルG信号
情報131を選択的にラッチアップできる。しかも、デ
ィジタルM信号情報130とディジタルG信号情報13
1は、1画素期間に当る1/foだけ相対的に移相して
いる。これが、1画素シフト動作である。前記ディジタ
ルG信号情報131は、第3のディジタルラッチアップ
回路119にラッチアップ出力されるとともに、ディジ
タルインバータ回路121で反転され、ディジタル−G
信号情報132となって出力される。このようにして前
記ディジタルM信号情報130とディジタル−G信号情
報132をディジタル加算回路112で加算すれば、そ
の出力部に(M−G)のパルス列からなるディジタル色
差信号出力116を得る。この出力信号116はディジ
タル色差信号29,30.38あるいは39に対応する
。同様にして、第1のディジタルラッチ回路117の入
力信号113として、c、 y、 c。On the other hand, since the pulse train 12 latches up the third digital latch-up circuit 119 at the timings 129a to 129d indicated by the arrows, the digital G signal information 131 of this latch can be selectively latched up. Furthermore, digital M signal information 130 and digital G signal information 13
1 has a relative phase shift of 1/fo corresponding to one pixel period. This is a one-pixel shift operation. The digital G signal information 131 is latch-up outputted to the third digital latch-up circuit 119, and is inverted by the digital inverter circuit 121 to generate the digital-G signal information.
The signal information 132 is output. When the digital M signal information 130 and the digital-G signal information 132 are added in the digital adder circuit 112 in this way, a digital color difference signal output 116 consisting of a (MG) pulse train is obtained at its output section. This output signal 116 corresponds to the digital color difference signal 29, 30, 38 or 39. Similarly, the input signals 113 of the first digital latch circuit 117 are c, y, c.
Y・・・・・・からなるディジタル画素信号12bを加
えれば、(c−y)のパルス列からなるディジタル色差
信号出力を、ディジタル加算回路112の出力部に得る
ことができる。なお、第8図において、端子122に加
えられる繰り返し周期1/foのパルス列123と、第
8図のディジタル色差信号処理回路システム全体をリセ
ットするために端子113に加えられる1水平走査期間
で繰シ返す同期パルス列は、第1図乃至第3図に示した
制御パルス信号20bと20cに対応する。また、第1
゜第2.第3のディジタルラッチ回路117,118゜
119において、信号CKはラッチアップを制御するク
ロック入力端子を示す。さらに、第8図において、ディ
ジタルインバータ回路121とディジタル加算回路11
2は、一つのディジタル減算回路とみなしうる。By adding the digital pixel signal 12b consisting of Y..., a digital color difference signal output consisting of a (cy) pulse train can be obtained at the output section of the digital addition circuit 112. In FIG. 8, a pulse train 123 with a repetition period of 1/fo is applied to the terminal 122, and a pulse train 123 is applied to the terminal 113 repeatedly in one horizontal scanning period to reset the entire digital color difference signal processing circuit system of FIG. The returned synchronization pulse train corresponds to the control pulse signals 20b and 20c shown in FIGS. 1-3. Also, the first
゜Second. In the third digital latch circuits 117, 118 and 119, the signal CK indicates a clock input terminal for controlling latch-up. Furthermore, in FIG. 8, the digital inverter circuit 121 and the digital adder circuit 11
2 can be regarded as one digital subtraction circuit.
第1o図はディジタル1水平走査期間メモリ回路23の
構成例を示したものであり、第11図はその動作を説明
するだめのタイムチャートおよび入出力ディジタルデー
タを示したものである。以下、第10図、第11図を参
照して上記ディジタル1水平走査期間メモリ回路23の
構成と動作を説明する。FIG. 1o shows an example of the configuration of the memory circuit 23 for one digital horizontal scanning period, and FIG. 11 shows a time chart and input/output digital data for explaining its operation. The structure and operation of the digital one horizontal scanning period memory circuit 23 will be described below with reference to FIGS. 10 and 11.
第10図において、ディジタル1水平走査期間メモリ回
路23は、第2のディジタルラッチ回路134と、第3
のディジタルラッチ回路136と、ランダムアクセスメ
モリ回路136と、アドレスカウンタ回路137と、タ
イミングパルス発生回路144とからなり、さらに本実
施例ではタイミングパルス発生回路144は、2個のD
フリップフロップ回路138,139と4個のNOR回
路140〜143を含めて構成されている。第1のディ
ジタルラッチ回路146と第4のディジタ1ルラッチ回
路146は、それぞれ前記1水平走査期間メモリ回路2
3の入力、出力用インターフェイス回路である。なお、
以下の説明ではディジタル画素信号は並列入出力データ
として取り扱うものとする。In FIG. 10, the digital 1 horizontal scanning period memory circuit 23 includes a second digital latch circuit 134 and a third digital latch circuit 134.
It consists of a digital latch circuit 136, a random access memory circuit 136, an address counter circuit 137, and a timing pulse generation circuit 144. Furthermore, in this embodiment, the timing pulse generation circuit 144 includes two D
The circuit includes flip-flop circuits 138 and 139 and four NOR circuits 140 to 143. The first digital latch circuit 146 and the fourth digital latch circuit 146 are connected to the memory circuit 2 for one horizontal scanning period, respectively.
This is the input/output interface circuit of No. 3. In addition,
In the following explanation, digital pixel signals are treated as parallel input/output data.
第1Q図において、端子147に繰り返し周波数が2f
oのタイミングクロックパルスが加えられ、端子148
に、各々の1水平周期(1H)毎に、Dフリップフロッ
プ回路138,139およびアドレスカウンタ回路13
7をリセットするような同期パルスが加えられると、第
1のDフリップフロップ回路138のQ i’Q子には
繰シ返し周期が1Hでリセットされるタイミング162
aを開始点として、mO返し周期が1/fcのパルス列
163か発、生され、同じ<D、;lツブフロップ回路
138のQ端子には繰り返し周期が1Hでリセットされ
るタイミング162bを開始点として、繰り返し周期か
1/foのパルス列164が発生され、第2のDフリッ
プフロップ回路139のQil子に、繰り返し周期が1
Hでリセットされるタイミング162cを開始点として
、繰り返し周期が1 /f 、のパルス列166が発生
される。また、パルス列163とパルス列155を端子
149,150を介してNOR回路142および143
を通すと、端子166に、ランダムアクセスメモリ回路
136の書き込み制御パルス列167が発生される。In Figure 1Q, the repetition frequency is 2f at terminal 147.
o timing clock pulse is applied to terminal 148.
The D flip-flop circuits 138 and 139 and the address counter circuit 13 are activated every horizontal period (1H).
When a synchronization pulse is applied to reset 7, the Q i'Q child of the first D flip-flop circuit 138 receives a timing 162 at which the repetition period is reset to 1H.
Starting from a, a pulse train 163 with an mO return period of 1/fc is generated, and the pulse train 163 with the mO return period of 1/fc is generated. , a pulse train 164 with a repetition period of 1/fo is generated, and is applied to the Qil terminal of the second D flip-flop circuit 139 with a repetition period of 1/fo.
A pulse train 166 with a repetition period of 1/f is generated starting from timing 162c reset at H. Further, the pulse train 163 and the pulse train 155 are connected to NOR circuits 142 and 143 via terminals 149 and 150.
When passed, a write control pulse train 167 for the random access memory circuit 136 is generated at the terminal 166.
次に、上記のパルス列153,154およびパルス列1
67を用いてランダムアクセスメモリ回路136への書
き込みと読み出しを説明する。タイミング162a、I
E52b、162dでパル、<列153゜154.15
7はリセットされ、同時に、端子148を介して、アド
レスカウンタ回路137もリセットされる。タイミング
168aで、パルス列163によって、アドレスカウン
タ回路137は、第1番目の有効アドレスデータ169
aをセットする。このアドレスデータ169aは並列デ
ータボート16oを介して、ランダムアクセスメモリ回
路136のアドレス指定回路へ加えられるので、パルス
列167が論理高同レベルのとき、ランダムアクセスメ
モリ回路136のデータ状態は有効読み出しデータ16
1となシ、パルスタIj157が論理零(1,)レベル
のとき、ランダムアクセスメモリ回路136のデータd
、有効書き込みデータ162となる。Next, the above pulse trains 153, 154 and pulse train 1
Writing and reading to and from the random access memory circuit 136 will be explained using 67. Timing 162a, I
Pal at E52b, 162d, <column 153° 154.15
7 is reset, and at the same time, address counter circuit 137 is also reset via terminal 148. At timing 168a, the address counter circuit 137 receives the first valid address data 169 by the pulse train 163.
Set a. This address data 169a is applied to the addressing circuit of the random access memory circuit 136 via the parallel data boat 16o, so that when the pulse train 167 is at the same logic high level, the data state of the random access memory circuit 136 is the valid read data 16.
1, when the pulser Ij 157 is at the logic zero (1,) level, the data d of the random access memory circuit 136
, becomes valid write data 162.
一方、バルブ列164のタイミング163aで。On the other hand, at the timing 163a of the valve train 164.
第3のディジタルラッチ回Ffj134が、ラッチアッ
プとなり、ランダムアクセスメモリ回路136の出力部
と連結される。期間164にわたり、このラッチアップ
期間166と前記有効読み出しデータ161の存在期間
とが重なるので、ランダムアクセスメモリ回路136の
第1番目のアドレスIfC1水平走査期間前より存在し
ている有効読み出しデータ161は、矢印167のよう
Kして、第3のディジタルラッチ回路136に1期間1
66にわたって保持されるような有効出力データ170
aとなる。同じくパルス列164のタイミング163a
で、第2のディジタルラッチ回路134はラッチアップ
となり、第1のディジタルラッチ回路146に保持され
ていた入力データ171aが矢印172のようにして、
第2のディジタルラッチ回路134に転送され、有効入
力データ169aとして保持される。期間166にわた
シ、この有効入力データの保持期間166と前記有効書
き込みデータ162の存在期間とが重なるので、この有
効入力データ169aは、矢印168のようにして、ラ
ンダムアクセスメモリ回路136の第1番目のアドレス
に、書き込みデータ162として記憶される。この新た
な書き込みデータ162は次の1水平走査期間が到来し
、再び第1番目のアドレスが指定されるまで、読み出し
データとして記憶される。A third digital latch circuit Ffj 134 is latched up and is coupled to the output of the random access memory circuit 136. Over the period 164, this latch-up period 166 and the period of existence of the valid read data 161 overlap, so that the valid read data 161 that has existed since before the first address IfC1 horizontal scanning period of the random access memory circuit 136 is As shown by the arrow 167, the third digital latch circuit 136 is supplied with 1 for one period.
Valid output data 170 as held for 66
It becomes a. Similarly, the timing 163a of the pulse train 164
Then, the second digital latch circuit 134 becomes latch-up, and the input data 171a held in the first digital latch circuit 146 becomes as shown by the arrow 172.
The data is transferred to the second digital latch circuit 134 and held as valid input data 169a. Since the holding period 166 of this valid input data overlaps with the period of existence of the valid write data 162 during the period 166, this valid input data 169a is stored in the first memory of the random access memory circuit 136 as shown by an arrow 168. The data is stored as write data 162 at the th address. This new write data 162 is stored as read data until the next horizontal scanning period arrives and the first address is designated again.
以上の第1番目アドレスに関する各動作の説明から明ら
かなよう釦、タイミング168bでランダムアクセスメ
モリ回路136の第2番目のアドレスデータ169bを
指定でき、タイミング1esbで。As is clear from the above description of each operation regarding the first address, the second address data 169b of the random access memory circuit 136 can be specified at the button timing 168b, and at the timing 1esb.
有効出力データ170bの第3のディジタルラッチ回路
136への出力と有効入力データ169bのランダムア
クセスメモリ回路136への入力を実行できる。以下、
パルス列153,154,157中に周期1/fcで繰
り返されるタイミングによって順次アドレスを更新する
ことによって、ディジタル画素信号12または27の1
水平走査期間にわたる画素情報を、ランダムアクセスメ
モリ回路136を介して読み出すのと同時に書き込んで
ゆくことができる。Valid output data 170b can be output to the third digital latch circuit 136 and valid input data 169b can be input to the random access memory circuit 136. below,
1 of the digital pixel signal 12 or 27 by sequentially updating the address at a timing repeated at a period of 1/fc during the pulse trains 153, 154, 157.
Pixel information over a horizontal scan period can be simultaneously read and written via the random access memory circuit 136.
以上のようにして、ランダムアクセスメモリ回路136
と、アドレスカウンタ回路137と、第2、第3のディ
ジタルラッチ回路134,135とタイミングパルス発
生回路144とから、ディジタル1水平走査期間メモリ
回路23を実現できる。なお、第1のディジタルラッチ
回路146と第4のディジタルラッチ回路146は、第
2のディジタルラッチ回路134と第3のディジタルラ
ッチ回路136がパルス列154で駆動されるのに対し
、パルス列163で駆動され、それぞれ入力と出力イン
タフェース回路として構成される。As described above, the random access memory circuit 136
The digital one horizontal scanning period memory circuit 23 can be realized from the address counter circuit 137, the second and third digital latch circuits 134 and 135, and the timing pulse generation circuit 144. Note that the first digital latch circuit 146 and the fourth digital latch circuit 146 are driven by the pulse train 163, whereas the second digital latch circuit 134 and the third digital latch circuit 136 are driven by the pulse train 154. , respectively configured as input and output interface circuits.
特に、第4のディジタルラッチ回路146は、第8図で
示したディジタル色差信号処理回路24または26の第
1のディジタル回路117の機能と共用できる。また、
第1のディジタルラッチ回路146は、第2図に示した
カラーカメラ装置の構成においては、ディジタルホワイ
トバランス回路22とディジタル1水平走査期間メモリ
回路23間をつなぐディジタルバッファラッチ回路とみ
なしてもよく、また、第3図に示したカラーカメラ装置
の構成においては、A/D変換装置2とディジタル1水
平走査期間メモリ回路23間をつなぐディジタルバッフ
ァラッチ回路とみなしてもよい。In particular, the fourth digital latch circuit 146 can share the function of the first digital circuit 117 of the digital color difference signal processing circuit 24 or 26 shown in FIG. Also,
In the configuration of the color camera device shown in FIG. 2, the first digital latch circuit 146 may be regarded as a digital buffer latch circuit that connects the digital white balance circuit 22 and the digital 1 horizontal scanning period memory circuit 23. Furthermore, in the configuration of the color camera device shown in FIG. 3, it may be regarded as a digital buffer latch circuit that connects the A/D converter 2 and the digital 1 horizontal scanning period memory circuit 23.
ランダムアクセスメモリ回路136のメモリ容量の例と
して、画素情報の繰り返し周波数fCを7.21M(カ
ラーバースト信号変調周波数)に選定すれば、約400
アドレス×8ビツト程度のメモリ容量となる。なお、説
明の便宜上、ここでは、1画素のディジタルデータのビ
ット数を8としたが、必ずしも、この値に限定されるも
のではない。As an example of the memory capacity of the random access memory circuit 136, if the repetition frequency fC of pixel information is selected to be 7.21M (color burst signal modulation frequency), the memory capacity of the random access memory circuit 136 is approximately 400M.
The memory capacity is approximately address x 8 bits. Note that, for convenience of explanation, the number of bits of digital data for one pixel is assumed to be 8 here, but it is not necessarily limited to this value.
第10図で示したタイミングパルス発生回路144は、
本実施例では2個のDフリツブフロ2プ回路138,1
39と4個(7)NOR回路140〜143とで構成し
たが、第11図に示したような刊・々のタイミングパル
ス列を丈現するのであわば、必ずしも、その構成のみに
限定されるものではない。また、瀝1o図にて、端子1
47に加えられる繰り返し周波数2fcのタイミングク
ロックパルスと端子148に加えられる繰シ返し周期1
Hの同期パルスは、第2図、第3図に示した制御パルス
信号20aに対応する。The timing pulse generation circuit 144 shown in FIG.
In this embodiment, two D flipflop circuits 138, 1
39 and four (7) NOR circuits 140 to 143, but since the timing pulse train shown in FIG. isn't it. Also, in the diagram 1o, terminal 1
47 with a repetition frequency of 2fc and a repetition period of 1 applied to a terminal 148.
The H synchronization pulse corresponds to the control pulse signal 20a shown in FIGS. 2 and 3.
第12図はディジタル1水平走査期間メモリ回路23の
他の実施例を示すものである。このディジタル1水平走
査期間メモリ回路23は、ディジタル画素信号12.2
7を並列Nビットからなる入力信号として、Nビット並
列型の転送段数M段の並列ディジタルシフトレジスタで
構成できる。FIG. 12 shows another embodiment of the digital one horizontal scanning period memory circuit 23. This digital 1 horizontal scanning period memory circuit 23 stores digital pixel signals 12.2
7 as an input signal consisting of N bits in parallel, it can be constituted by a parallel digital shift register with M transfer stages of N-bit parallel type.
以下、N=aビットとして説明を展開する。NTSCテ
レビジョン信号の場合を例にとると、1水平走査期間(
IH)とカラーバースト信号変換周波数fb中3.58
11肚の関係は。Hereinafter, the explanation will be developed assuming that N=a bits. Taking the case of an NTSC television signal as an example, one horizontal scanning period (
IH) and color burst signal conversion frequency fb 3.58
What is the relationship between the 11 degrees?
で定められている。一方、8ビット並列ディジタルシフ
トレジスタ173〜180は、1画素当シの周波数fc
で転送されるとすれば、並列ディジタルシフトレジスタ
173〜180の各ビット当シ必要とする段数Mは。It is determined by. On the other hand, the 8-bit parallel digital shift registers 173 to 180 have a frequency fc per pixel.
If the data is transferred in parallel digital shift registers 173 to 180, the number of stages M required for each bit of parallel digital shift registers 173 to 180 is as follows.
となる。従って、f −7,2%llB に選定すれば
、M−455ビツト、fc=14.41Ilbに選定す
れば、M−g10ビットとなる。このようにfcとして
、fbの整数倍を選定すれば、Mは整数となり、現実の
並列ディジタルシフトレジスタ173〜180が構成で
きる。要約すれば、fc−7−2t4&とした場合、段
数M=455段×8ビット並列と々シ、fo=14.4
11+とした場合、段数M=910X8ビット並列とな
る並列ディジタルシフトレジスタ173〜180を構成
すればよい。第12図において、並列ディジタルシフト
レジスタ173〜18oは、共通の転送りロックパルス
周波数fCで並列転送される。このクロックパルス周波
数f。が第2図。becomes. Therefore, if f-7.2%llB is selected, M-455 bits will be obtained, and if fc=14.41Ilb is selected, M-g will be 10 bits. If an integer multiple of fb is selected as fc in this manner, M becomes an integer, and actual parallel digital shift registers 173 to 180 can be constructed. To summarize, in the case of fc-7-2t4&, number of stages M = 455 stages x 8 bits parallel, fo = 14.4
In the case of 11+, parallel digital shift registers 173 to 180 may be configured to have the number of stages M=910×8 bits in parallel. In FIG. 12, parallel digital shift registers 173 to 18o perform parallel transfer at a common transfer lock pulse frequency fC. This clock pulse frequency f. is Figure 2.
第3図に示した制御パルス信号20 aに対応している
。々お、上記並列転送型ディジタルシフトレジスタで構
成されるディジタル1水平走査期間メモリ回路23の入
力、出力インターフェイスとして、第10図に示した第
1のディジタルラッチ回路146と第4のディジタルラ
ッチ回路146を接続してもよい。This corresponds to the control pulse signal 20a shown in FIG. Furthermore, the first digital latch circuit 146 and the fourth digital latch circuit 146 shown in FIG. may be connected.
以上のようにして、連続して加えられる繰り返し周波数
f。からなる転送りロックパルスで、複数個並列配置し
たディジタルシフトレジスタを用いて、1水平走査期間
メモリ回路23が実現できる。As described above, the repetition frequency f is continuously applied. The memory circuit 23 for one horizontal scanning period can be realized by using a plurality of digital shift registers arranged in parallel with the transfer lock pulse consisting of the following.
第13図は、ディジタル色差信号切換回路26の一実施
例を示すもので、第1のディジタルラッチ回路181.
第2のディジタルラッチ回路182゜第3のディジタル
ラッチ回路183.第4のディジタルラッチ回路184
を含めてなシ、第1のディジタルラッチ回路181と第
2のディジタルランチ回路182の入力部が共通に結線
され、第3のディジタルラッチ回路183と第4のディ
ジタルラッチ回路184の入力部が共通に結線され、第
1のディジタルラッチ回路181と第3のディジタルラ
ッチ回路183の出力部が共通に結線され、第2のディ
ジタルラッチ回路182と第4のディジタルラッチ回路
184の出力部が共通に結線され、前記第1と第4のデ
ィジタルラッチ回路181.184の出力ゲート切換え
タイミングと第2と第3のディジタルラッチ回路182
,183の出力ゲート切換えタイミングが、水平走査期
間に同期して相反するように構成されている。FIG. 13 shows an embodiment of the digital color difference signal switching circuit 26, in which the first digital latch circuit 181.
Second digital latch circuit 182. Third digital latch circuit 183. Fourth digital latch circuit 184
The input parts of the first digital latch circuit 181 and the second digital latch circuit 182 are connected in common, and the input parts of the third digital latch circuit 183 and the fourth digital latch circuit 184 are connected in common. The output parts of the first digital latch circuit 181 and the third digital latch circuit 183 are connected in common, and the output parts of the second digital latch circuit 182 and the fourth digital latch circuit 184 are connected in common. and the output gate switching timing of the first and fourth digital latch circuits 181 and 184 and the second and third digital latch circuits 182.
, 183 are configured to be opposite to each other in synchronization with the horizontal scanning period.
第14図は、ディジタル色差信号処理回路24および2
6の出力部に出力され、ディジタル色差信号切換回路2
6の大刀信号となるディジタル色差信号29.30と、
ディジタル色差信号処理回路26の出力信号となるディ
ジタル色差信号14゜16の関係を、1水平走査期間(
1H)の繰り返しで表現したものである。以下、第14
図を参照して第13図に示すディジタル色差信号切換回
路26の動作を説明する。第14図より、ディジタル色
差信号29と30は、1水平走査毎にディジタル(M−
G)色差信号列とディジタル(C−Y)色差信号列を繰
り返し、(M−Q)情報か(C−Y)情報といっだ情報
内容が相互に反転している。FIG. 14 shows the digital color difference signal processing circuits 24 and 2.
6, and the digital color difference signal switching circuit 2
A digital color difference signal of 29.30, which becomes the big sword signal of 6,
The relationship between the digital color difference signals 14°16, which are the output signals of the digital color difference signal processing circuit 26, is expressed as follows:
It is expressed by repeating 1H). Below, the 14th
The operation of the digital color difference signal switching circuit 26 shown in FIG. 13 will be explained with reference to the drawings. From FIG. 14, the digital color difference signals 29 and 30 are digital (M-
G) A color difference signal train and a digital (C-Y) color difference signal train are repeated, and the information contents (M-Q) information or (C-Y) information are mutually inverted.
これらのディジタル色差信号29.30よυ、ディジタ
ル(M−G)色差信号列のみを全ての水平走査期間に有
するディジタル色差信号14と、ディジタル(c−y)
色差信号列のみを全ての水平走査期間に有するディジタ
ル色差信号16を作るのがディジタル色差信号の目的で
ある。ディジタル色差信号29が、第1のディジタルラ
ッチ回路181と第2のディジタルラッチ回路182の
入力部に加えられ、ディジタル色差信号3oが第3のデ
ィジタルラッチ回路183と第4のディジタルラッチ回
路184の入力部に加えられ、端子186を介して、繰
9返し周期2Hの切換えタイミングパルス186が加え
られると、1水平期間188aにおいて、第1のディジ
タルラッチ回路181の出力ゲートCGにはタイミング
パルス187が加えられて導通状態となり、第3のディ
ジタルラッチ回路183の出力ゲートCGにはタイミン
グパルス186が加えられて遮断状態となるので、ディ
ジタル(M−G)情報29aが第1のディジタルラッチ
回路181と第3のディジタルラッチ回路183の共通
出力端子189に出力され、同時に1水平走査期間18
8aにおいて、第2のディジタルラッチ回路182の出
力ゲー)CGにはタイミングパルス186が加えられて
遮断状態となり、第4のディジタルラッチ回路184の
出力ゲートCGにはタイミングパルス187が加えられ
て導通状態となるので、ディジタル(C−Y)情報30
aが第2のディジタルラッチ回路182と第4のディジ
タルラッチ回路184の共通出力端子190に出力され
る。同様にして、タイミングパルス186,187の各
fイジタルラッチ回路181〜184の出力ゲートCG
への印加状態を考えれば、次の1水平走査期間188b
において、第1のディジタルラッチ回路181の出力ゲ
ー)CGは遮断、第3のディジタルラッチ回路183の
出力ゲー)CGは導通状態となるので、ディジタル(M
−G)情報30bが共通出力端子189に出力され、−
1時に、第2のディジタルラッチ回路182の出力ゲー
トCGは導通、第4のディジタルラッチ回路184の出
力ゲー)CGは加断状態となるので、ディジタル(C−
Y)情報29bが共通出力端子190に出力される。以
下、第14図において点線195で示すように、ディジ
タルM −G情@ 29 a、 30b、 29
c、 30d・・・・・・が選択されて共通出力端子1
89に出力され、ディジタル色差信号14となシ、一点
W紐19eで示すようにディジタル(C−Y)情報30
a。These digital color difference signals 29.30 and υ, a digital color difference signal 14 having only a digital (MG) color difference signal train in all horizontal scanning periods, and a digital (C-y)
The purpose of the digital color difference signal is to create a digital color difference signal 16 having only a color difference signal sequence in all horizontal scanning periods. A digital color difference signal 29 is applied to the inputs of the first digital latch circuit 181 and the second digital latch circuit 182, and a digital color difference signal 3o is applied to the inputs of the third digital latch circuit 183 and the fourth digital latch circuit 184. When a switching timing pulse 186 with a repetition period of 2H is applied via a terminal 186, a timing pulse 187 is applied to the output gate CG of the first digital latch circuit 181 in one horizontal period 188a. The timing pulse 186 is applied to the output gate CG of the third digital latch circuit 183 to turn it into a conductive state, so that the digital (MG) information 29a is transferred between the first digital latch circuit 181 and the third digital latch circuit 183. It is output to the common output terminal 189 of the digital latch circuit 183 of 3, and simultaneously 1 horizontal scanning period 18
8a, a timing pulse 186 is applied to the output gate CG of the second digital latch circuit 182 to bring it into a cutoff state, and a timing pulse 187 is applied to the output gate CG of the fourth digital latch circuit 184 to bring it into a conductive state. Therefore, digital (C-Y) information 30
a is output to the common output terminal 190 of the second digital latch circuit 182 and the fourth digital latch circuit 184. Similarly, the output gate CG of each f digital latch circuit 181 to 184 of the timing pulses 186 and 187
Considering the application state to 188b, the next horizontal scanning period 188b
In this case, the output gate (CG) of the first digital latch circuit 181 is cut off, and the output gate (CG) of the third digital latch circuit 183 becomes conductive.
-G) Information 30b is output to the common output terminal 189, -
At 1:00, the output gate CG of the second digital latch circuit 182 is conductive, and the output gate CG of the fourth digital latch circuit 184 is in the disconnected state.
Y) Information 29b is output to the common output terminal 190. Hereinafter, as shown by the dotted line 195 in FIG. 14, the digital M-G information @ 29 a, 30 b, 29
c, 30d... are selected and common output terminal 1
89, the digital color difference signal 14 and the digital (C-Y) information 30 are output as shown by the one-point W string 19e.
a.
29b、30c、29d・・・・・・が選択されて共通
出力端子190に出力され、ディジタル色差信号15と
なる。また、上記ディジタル色差信号29.30は、あ
る1水平走査期間内においては、繰り返し周期1/fo
の画素情報であるので、第1.第2゜第3.第4のディ
ジタルラッチ回路181〜184は、端子197から繰
シ返し周期が1 /foのクロックパルスが各クロック
ゲートにCKに供給されることでラッチアップ動作を行
ない、ディジタル色差信号処理回路24.26との同期
を取るように構成されている。ここで、端子186に加
えられる繰り返し周期が2Hのタイミングパルス列18
6と、端子197に加えられる上記のクロックパルスが
、第2図における制御パルス信号20dに対応する。29b, 30c, 29d, . . . are selected and output to the common output terminal 190, and become the digital color difference signal 15. Further, the digital color difference signal 29.30 has a repetition period of 1/fo within one horizontal scanning period.
Since the pixel information is 1. 2nd゜3rd. The fourth digital latch circuits 181 to 184 perform a latch-up operation when a clock pulse with a repetition period of 1/fo is supplied from the terminal 197 to CK of each clock gate, and the digital color difference signal processing circuits 24. It is configured to synchronize with 26. Here, the timing pulse train 18 with a repetition period of 2H is applied to the terminal 186.
6 and the above clock pulse applied to terminal 197 correspond to control pulse signal 20d in FIG.
第14図において、ディジタル色差信号29をディジタ
ル色差信号38で、ディジタル色差信号30をディジタ
ル色差信号39で、ディジタル色差信号14をディジタ
ル色差信号42で、そして、ディジタル色差信号16を
ディジタル色差信号43で狩きかえれば、全く同様にし
て、第3図に示したカラーカメラ装置を構成するだめの
ディジタル色差信号切換回路26の実施例として第13
図に示した構成が同じように適用できる。In FIG. 14, the digital color difference signal 29 is a digital color difference signal 38, the digital color difference signal 30 is a digital color difference signal 39, the digital color difference signal 14 is a digital color difference signal 42, and the digital color difference signal 16 is a digital color difference signal 43. In other words, in exactly the same way, a thirteenth embodiment of the digital color difference signal switching circuit 26 constituting the color camera device shown in FIG.
The configuration shown in the figure can be applied in the same way.
以上のようにして、第2図、第3図に示したディジタル
色差信号切換回路2eはディジタルラッチ回路を用いて
実現できる。As described above, the digital color difference signal switching circuit 2e shown in FIGS. 2 and 3 can be realized using a digital latch circuit.
第16図(−)、 (b)はそれぞれディジタル映像信
号処理装置31の構成例を示すブロック図である。FIGS. 16(-) and 16(b) are block diagrams showing configuration examples of the digital video signal processing device 31, respectively.
本発明においては、固体撮像装置1の一実施例として第
4図に示しだように、カラーフィルタが、マゼンタM、
グリーンG、サイアンC,イエローYからなるフィルタ
配列を選ぶことにより、M。In the present invention, as shown in FIG. 4 as an embodiment of the solid-state imaging device 1, the color filters include magenta M,
By selecting a filter array consisting of green G, cyan C, and yellow Y, M.
G、 M、 G・・・・・・からなるディジタル画素信
号12aと、C,Y、 C,Y、・・・・・・からな
るディジタル画素信号12紗を発生せしめる手段を提示
したが、その理由は、マゼンタM信号とグリーンG信号
の和(M + G )およびサイアンC信号とイエロー
信号の和(CRT)が映像(白色)信号yK等しくでき
ることにある。すなわち、
y =M 十G ・・・・・・・・・ (3)7−
CRT ・・・・・・・・・ (4)となるように
、カラーフィルタの光学感度を選定し、ている。従って
、ディジタル画素信号12よシディジタル映像(白色)
信号34を形成する動作機能、すなわち、M、G、M、
GまたはC,Y。Although a means for generating a digital pixel signal 12a consisting of G, M, G, . . . and a digital pixel signal 12a consisting of C, Y, C, Y, . The reason is that the sum of the magenta M signal and the green G signal (M + G) and the sum of the cyan C signal and the yellow signal (CRT) can be made equal to the video (white) signal yK. That is, y = M 10G ...... (3) 7-
CRT: The optical sensitivity of the color filter is selected so that (4). Therefore, the digital pixel signal 12 and the digital image (white)
The operating functions forming the signal 34 are M, G, M,
G or C, Y.
C,Yからなるディジタル信号列よp M 4− G、
M+G、M+GまたはC+ Y、 C+ Y、 C4
−Yからなるディジタル信号列を形成す不動作機能を映
像信号補正回路198で実行すれば、基本的に映像信号
処理回路31の機能を達成できる。この構成例が第16
図(−)である。A digital signal string consisting of C, Y p M 4- G,
M+G, M+G or C+ Y, C+ Y, C4
If the video signal correction circuit 198 executes the inactive function of forming a digital signal string consisting of -Y, the function of the video signal processing circuit 31 can basically be achieved. This configuration example is the 16th
The figure is (-).
また、第16図(b)に例示したディジタル映像信号処
理回路31Vi、第1の映像信号補正回路199と第2
の映像信号補正回路200と加算平均化回路203とか
らなる。ディジタル画素信号12または2アが第1の映
像信号補正回路199に加えられ、前記式(3)、 (
4)で示すようなディジタル加算が行なわれる。甘た、
1水平走査期間メモリ回路23によって1水平走査期開
遅延されたディジクル画素信号28または37が第2の
映像信号補正回路200に加えられ、式(3)、 (4
)で示すようなディジタル加算演算が行なわれる。そし
て、それらの映像信号補正回路199,200からのデ
ィジタル映像信号201,202を加算して2で割る演
算を加算平均化回路203で行い、出力としてディジタ
ル映像信号34を得る。この場合のディジタル映像信号
34は、上記の構成より明らか々ように、ある水平走査
方向の画像情報と次の水平走査方向の画像の相関をとら
れた形態の画像信号であるから、テレビシロン信号の垂
直方向の解像度をスムーズイングする効果を実現でき、
画質の改善効果が期待できる。さらに、前記ディジタル
映像信号201と前記ディジタル信号202の加q比率
を可変する機能を加算平均化回路203の中に含めるこ
とKよシ、垂直方向の最適画質を調整することも可能で
ある。Further, the digital video signal processing circuit 31Vi illustrated in FIG. 16(b), the first video signal correction circuit 199 and the second
It consists of a video signal correction circuit 200 and an averaging circuit 203. The digital pixel signal 12 or 2a is applied to the first video signal correction circuit 199, and the above equation (3), (
Digital addition as shown in 4) is performed. Sweet,
The digital pixel signal 28 or 37 delayed by one horizontal scanning period by the memory circuit 23 for one horizontal scanning period is applied to the second video signal correction circuit 200, and the equation (3), (4)
) is performed. Then, the digital video signals 201 and 202 from the video signal correction circuits 199 and 200 are added and divided by 2 in an averaging circuit 203 to obtain a digital video signal 34 as an output. As is clear from the above configuration, the digital video signal 34 in this case is an image signal in a form in which image information in one horizontal scanning direction is correlated with an image in the next horizontal scanning direction. It can achieve the effect of smoothing the vertical resolution of
You can expect an improvement in image quality. Furthermore, by including a function of varying the addition/q ratio of the digital video signal 201 and the digital signal 202 in the averaging circuit 203, it is also possible to adjust the optimum image quality in the vertical direction.
以上のように第16図(b)に示すディジタル映像信号
処理回路31は、垂直方向の画質改善効果を伴うもので
ある。なお、第4図では4種の異なる色フィルタの構成
として、M、G、C,Y色を選んだが、これらを別の色
フイルタ系でおきかえても、 (3)、 (4)式を満
足するものであれば、同様に実施できる。As described above, the digital video signal processing circuit 31 shown in FIG. 16(b) has the effect of improving image quality in the vertical direction. In Figure 4, M, G, C, and Y colors were selected as the four different color filter configurations, but even if these are replaced with other color filter systems, equations (3) and (4) will still be satisfied. If you want to do it, you can do it in the same way.
第16図は前記映像信号補正回路198,199゜20
0の構成例を示すブロック図である。これは、1画素シ
フト回路204と、ディジタル加算回路206とで構成
され、1画素シフト回路204とディジタル加算回路2
06の機能は、それぞれディジタル色差信号処理回路2
4.25の構成要素である1画素シフト回路110とデ
ィジタル加算回路112の機能と同一のものである。従
って、1画素シフト回路1100目的は、M、 G、
M。FIG. 16 shows the video signal correction circuit 198, 199° 20
FIG. 2 is a block diagram showing a configuration example of 0. This consists of a 1 pixel shift circuit 204 and a digital addition circuit 206.
The functions of 06 are the digital color difference signal processing circuit 2.
The functions are the same as those of the one-pixel shift circuit 110 and digital adder circuit 112, which are the components of 4.25. Therefore, the purpose of the 1 pixel shift circuit 1100 is M, G,
M.
GないしはC,Y、C,Yからなるディジタル画素信号
12の列より、ディ、ジタルG信号ないしはディジタル
Y信号のみを選択的に1ビット時間シフトすることであ
る。このようにしてシフトされたディジタルC信号ない
しはディジタルY信号を。This is to selectively shift only the digital G signal or digital Y signal by one bit time from the column of digital pixel signals 12 consisting of G or C, Y, C, Y. The digital C signal or digital Y signal shifted in this way.
シフトされないディジタルM信号ないしはディジタルC
信号とディジタル加算回路206で加算すれば、M +
G、 M + G、 M 十G、・・・・・・からな
るディジタル映像信号ないしはC−1−Y、 C+ Y
、 C+ Y、・・・・・・からなるディジタル映像信
号を得る。Unshifted digital M signal or digital C
If the signal is added with the digital addition circuit 206, M +
Digital video signal consisting of G, M + G, M + G, ... or C-1-Y, C + Y
, C+Y, . . . to obtain a digital video signal.
以上のようにして、1画素シフト回路204とディジタ
ル加算回路206によって、ディジタル映像信号補正回
路198,199,200が構成できる。As described above, the digital video signal correction circuits 198, 199, and 200 can be configured by the one-pixel shift circuit 204 and the digital addition circuit 206.
第17図は上記映像信号補正回路198.199゜20
0のより具体的な実施例を示すものであシ、第18図は
、この実施例の動作を説明するためのタイムチャートお
よび入出力ディジタルデータを示したものである。第1
7図と第8図を比較すれ赫明らかなように、第8図にお
いて、ディジタルインバータ回路121を除去した回路
が、第17図に示す回路である。従って、第17図にお
ける第1のディジタルラッチ回路206.第2のディジ
タルラッチ回路20’7.第3のディジタルラッチ回路
20B、Dフリツブフロ9プ回路209の動作は、それ
ぞれ第8図における第1のディジタルラッチ回路117
.第2のディジタルラッチ回路118.第3のディジタ
ルラッチ回路119゜Dフリップ70ツブ回路120の
動作と同じである。すなわち、端子210に、繰シ返し
周期が1/f0のパルス列123を加えると、D7リツ
プンロツグ回路209のQ端子にはノくルス列126が
、◇端子にはパルス列127が発生され、第1のディジ
タルラッチ回路20(5にディジタル画素信号12aを
入力すれば、第2のデイジタルラツジタルM信号情報1
30を選択的にラッチアップでき、第3のディジタルラ
ッチ回路208には、繰り返し周期か−のディジタルC
信号情報2f。Figure 17 shows the video signal correction circuit 198.199°20.
FIG. 18 shows a time chart and input/output digital data for explaining the operation of this embodiment. 1st
As is clear from a comparison between FIG. 7 and FIG. 8, the circuit shown in FIG. 17 is the circuit in FIG. 8 from which the digital inverter circuit 121 is removed. Therefore, the first digital latch circuit 206 in FIG. Second digital latch circuit 20'7. The operations of the third digital latch circuit 20B and the D flip-flop circuit 209 are similar to those of the first digital latch circuit 117 in FIG.
.. Second digital latch circuit 118. The operation of the third digital latch circuit 119 is the same as that of the 70° D flip circuit 120. That is, when a pulse train 123 with a repetition period of 1/f0 is applied to the terminal 210, a pulse train 126 is generated at the Q terminal of the D7 listen log circuit 209, a pulse train 127 is generated at the ◇ terminal, and the first If the digital pixel signal 12a is input to the digital latch circuit 20 (5), the second digital digital M signal information 1
30 can be selectively latch-up, and the third digital latch circuit 208 has a digital C
Signal information 2f.
131を選択的にラッチアップでき、しかも前言己ディ
ジタルM信号情報130とディジタル](言号情報13
1は、1画素期間に当る1/fcだけ相対的に移相して
いる。131 can be selectively latch-up, and furthermore, it is possible to selectively latch up the digital M signal information 130 and the digital
1 has a relative phase shift of 1/fc corresponding to one pixel period.
このようにして前記ディジタルM信号情報130とディ
ジタルC信号情報131をディジタル加算回路206で
加算すれば、目的とするM+G、M+G、 M + G
、・・・・・・列からなるディジタル映像信号214を
得ることができる。また、端子211には、1水平走査
期間で繰り返す同期)(ルス列力;力11えられ、この
パルス列はシステム全体をリセットするために加えられ
る。この)くルス列と前記ノくルス列123は、第2図
、第3図に示す制御ノクルス19&に対応する。以上の
ようにして、映像信号補正回路1ea、 1’e9,
200が実現される。In this way, if the digital M signal information 130 and the digital C signal information 131 are added by the digital addition circuit 206, the desired M+G, M+G, M+G are obtained.
, . . . , a digital video signal 214 consisting of columns can be obtained. In addition, a synchronized pulse train (force 11) which repeats in one horizontal scanning period is supplied to the terminal 211, and this pulse train is applied to reset the entire system.This pulse train and the pulse train 123 corresponds to the control noculus 19 & shown in FIGS. 2 and 3. As described above, the video signal correction circuits 1ea, 1'e9,
200 is realized.
映像信号補正回路の実施例である第17図とディジタル
色差信号処理回路の実施例である第8図の比較より、上
記で論じたように1画素シフト回路を構成する回路手段
は、3個のディジタルラッチ回路からなり、全く同一動
作モードであシ、しかも、両者の回路の入力部には、と
もにディジタル画素信号12,27.28あるいは37
が入力されることから、ディジタル色差信号処理回路2
4.25を構成する1画素シフト回路110の部分と映
像信号補正回路198. 199.200を構成する1
画素シフト回路206の部分は、相互に1つの回路とし
て共用することも可能である。From a comparison between FIG. 17, which is an embodiment of the video signal correction circuit, and FIG. 8, which is an embodiment of the digital color difference signal processing circuit, it is clear that, as discussed above, the circuit means constituting the one-pixel shift circuit consists of three components. They are composed of digital latch circuits and have exactly the same operating mode.Moreover, both circuits have digital pixel signals 12, 27, 28, or 37 at their inputs.
is input, the digital color difference signal processing circuit 2
4.25 and the video signal correction circuit 198. 1 that makes up 199.200
Parts of the pixel shift circuit 206 can also be shared as one circuit.
このような共用化は、ディジタル映像信号処理装#3と
ディジタル色信号処理装置4を一体化したディジタル集
積回路として構成する場合に特に重要である。Such sharing is particularly important when the digital video signal processing device #3 and the digital color signal processing device 4 are configured as an integrated digital integrated circuit.
第19図は、ディジタルガンマ補正回路32を。FIG. 19 shows the digital gamma correction circuit 32.
プログラム可能なリードオンリーメモリ(ROM)テー
ブル集積回路216(例えば、5N74S471)で構
成できることを示した例である。本実施例では、並列8
ピツトデイジタル入出力の場合を示している。並列8ビ
ツトデイジタル入力端子216にディジタル映像信号3
6が加えられ、並列8ビツトデイジタル出力端子217
にディジタル映像信号36が出力される。第20に示す
ガンマ特性218の一例は、並列8ピツトデイジタル入
力端子216に加えられるディジット信号をアナログ変
換した値E1と並列8ピツトデイジタル出力端子217
に出力されるディジット信号をアナログ変換した値E2
の関係を示しだものである。ROMテーブルの内容を書
き換えることによって、このガンマ特性218を変化さ
せることができる。This example shows that it can be constructed from a programmable read-only memory (ROM) table integrated circuit 216 (eg, 5N74S471). In this example, parallel 8
The case of pit digital input/output is shown. Digital video signal 3 is input to the parallel 8-bit digital input terminal 216.
6 is added to the parallel 8-bit digital output terminal 217.
A digital video signal 36 is output. An example of the gamma characteristic 218 shown in No. 20 is a value E1 obtained by converting a digit signal applied to the parallel 8-pit digital input terminal 216 into analog, and a value E1 obtained by converting the digit signal applied to the parallel 8-pit digital input terminal 216 to the parallel 8-pit digital output terminal 217.
The value E2 obtained by converting the digit signal output to analog
This shows the relationship between This gamma characteristic 218 can be changed by rewriting the contents of the ROM table.
以上のようにして、ディジタルガンマ補正回路32が、
リードオンリーメモリ(ROM)で実現でき、このRO
Mを書き換え可能なプログラマブルROMとすれば、外
部端子からの情報19bでガンマ特性を変えることがで
きる。As described above, the digital gamma correction circuit 32
This can be realized with read-only memory (ROM), and this RO
If M is a rewritable programmable ROM, the gamma characteristics can be changed using information 19b from an external terminal.
第21図は、第2図に示したカラーカメラ装置における
ディジタルホワイトバランス回路22の実施例を示した
ものである。このディジタルホワイトバランス回路22
は、ディジタル乗算回路221と、第1〜第4のディジ
タルラッチ回路222〜226と、ディジタルラッチ切
換回路226からなシ、前記4個のディジタルラッチ回
路222〜226の出力端子は共通出力バス233とし
て結線され、ディジタル乗算回路のディジタル乗算項入
力端子に接続され、ディジタルラッチ切換回路226が
、前記4個のディジタルラッチ回路222〜226のラ
ッチアップタイミングを制御するように構成されている
。以下、固体撮像装置1として第4図に示したものを用
いた場合に、A/D変換装置2から出力されるディジタ
ル画素信号12がディジタル乗算回路221の入力信号
として加えられる場合について動作説明を行なう。FIG. 21 shows an embodiment of the digital white balance circuit 22 in the color camera device shown in FIG. This digital white balance circuit 22
consists of a digital multiplier circuit 221, first to fourth digital latch circuits 222 to 226, and a digital latch switching circuit 226, and the output terminals of the four digital latch circuits 222 to 226 are connected as a common output bus 233. A digital latch switching circuit 226 is connected to a digital multiplication term input terminal of a digital multiplication circuit, and is configured to control latch-up timing of the four digital latch circuits 222 to 226. The operation will be explained below when the solid-state imaging device 1 shown in FIG. 4 is used and the digital pixel signal 12 output from the A/D converter 2 is added as an input signal to the digital multiplication circuit 221. Let's do it.
第22図(−)に示すように、ある水平走査期間H4で
は、ディジタル画素信号12は、マゼ′ンタM。As shown in FIG. 22 (-), in a certain horizontal scanning period H4, the digital pixel signal 12 is magenta M.
グリーンGの繰シ返し信号となる。ディジタル切換回路
226は、タイミング227aで第1のディジタルラッ
チ回路222をラッチアップし、マゼンタM信号乗算項
229を共通出力バス233に出力するので、ディジタ
ルM信号284はディジタル乗算回路221で乗算され
、乗算項229を受けたディジタルM信号236となる
。同じく、タイミング227bで、第2のディジタルラ
ッチ回路22)がラッチアップされ、グリーンG信号乗
算項230を共通出力バス233に出力するので。This becomes a green G repeating signal. The digital switching circuit 226 latches up the first digital latch circuit 222 at timing 227a and outputs the magenta M signal multiplication term 229 to the common output bus 233, so the digital M signal 284 is multiplied by the digital multiplication circuit 221. A digital M signal 236 is obtained after receiving the multiplication term 229. Similarly, at timing 227b, the second digital latch circuit 22) is latched up and outputs the green G signal multiplication term 230 to the common output bus 233.
ディジタルC信号236は、ディジタル乗算回路221
で乗算され9乗算項230を受けたディジタルC信号2
37となる。The digital C signal 236 is sent to the digital multiplication circuit 221
Digital C signal 2 multiplied by and subjected to 9 multiplication terms 230
It becomes 37.
以下、M、 G、 M、 G、・・・・・・と繰り返さ
れるディジタル画素信号は、水平走査期間H1内では、
ディジタルラッチ切換回路226が順次、第1と第2の
ディジタルラッチ回路222.223もラッチアップす
るので、第22図0))f示すように。Hereinafter, the digital pixel signal that repeats M, G, M, G, etc. is as follows within the horizontal scanning period H1.
Since the digital latch switching circuit 226 sequentially latches up the first and second digital latch circuits 222 and 223, as shown in FIG. 22 0))f.
ある乗算演算を受けたM、 G、 M、 G、・・・・
・・からなるディジタル画素信号27となる。次の水平
走査期間H2では、第22図(−)に示すように、ディ
ジタル画素信号は、サイアンCアイエローYの繰シ返し
信号となシ、タイミング228aで第3のディジタルラ
ッチ回路224がラッチアップされるので、サイアンC
信号乗算項231を共通出力バス233に出力し、ディ
ジタルC信号238は。M, G, M, G,... after a certain multiplication operation.
The digital pixel signal 27 consists of . In the next horizontal scanning period H2, as shown in FIG. It will be uploaded, so Sian C
Signal multiplication term 231 is output to common output bus 233 and digital C signal 238 is output.
ディジタル乗算回路221で乗算され9乗算項230を
受けたディジタルC信号239となる。A digital C signal 239 is obtained by being multiplied by a digital multiplication circuit 221 and subjected to 9 multiplication terms 230.
同様にして、タイミング228bでは、第4のディジタ
ルラッチ回路226がラッチアップされ、イエローY信
号乗算項232を共通出力バメ233に出力し、ディジ
タルY信号240ば、ディジタル乗算回路221で乗算
され、乗算項232を受けたディジタルY信号241と
なる。以下、C9y、 c、 y、・・・・・・と繰
り返されるディジタル画素信号は、水平走査期間H2内
では、ディジタルラッチ回路226が順次第3と第4の
ディジタルラッチ回路224,225をラッテアップす
るので、第22図(b)に示すように、ある乗算項23
1,232を受けたC、 Y、 C,Y、・・・・・・
からなるディジタル画素信号27となる。Similarly, at timing 228b, the fourth digital latch circuit 226 is latched up and outputs the yellow Y signal multiplication term 232 to the common output fitting 233, and the digital Y signal 240 is multiplied by the digital multiplication circuit 221 and multiplied by A digital Y signal 241 is obtained by receiving the term 232. Thereafter, the digital pixel signal that is repeated as C9y, c, y, . Therefore, as shown in FIG. 22(b), a certain multiplication term 23
C, Y, C, Y, who received 1,232...
A digital pixel signal 27 consisting of
以上のように、4個のディジタルラッチ回路222〜2
26を入力としてディジタル乗算回路に入ってくる4種
の異なるディジタル画素信号に応じて選択し、各々独立
した乗a項229〜232を加えることによって、ゼヮ
イトバランス補正のとれた4種のディジタル画素信号2
7を、ディジタル乗算回路221の出力部に出力できる
。なお、第2図において、ディジタルホワイトバランス
回路22に加えられる制御信号3eは、前記乗算項22
9.230,231,232のディジタルデータと前記
ディジタルラッチ切換回路226を制御する繰シ返し周
期が2Hの信号情報と周期が1/f のパルス情報とか
らなる。As described above, the four digital latch circuits 222 to 2
26 is selected according to the four different digital pixel signals that enter the digital multiplier circuit as an input, and by adding independent multiplication a terms 229 to 232, four types of digital pixel signals 2 with Zeit balance correction are generated.
7 can be output to the output of the digital multiplier circuit 221. In addition, in FIG. 2, the control signal 3e applied to the digital white balance circuit 22 is the multiplication term 22.
It consists of digital data 9.230, 231, and 232, signal information with a repetition period of 2H for controlling the digital latch switching circuit 226, and pulse information with a period of 1/f.
第23図は、第3図に示したカラーカメラ装置に・おけ
るディジタルホワイトバランス回路4oの実施例を示す
ものである。このディジタルホワイトバランス回路4o
は、第1のディジタル乗算回路242と第2のディジタ
ル乗算回路243からなシ、ホワイトバランス制御信号
であるディジタル乗算項244,246が、前記ディジ
タル乗算回路242,243の乗算項入力端子へ供給さ
れるように構成されている。以下、固体撮像装置1とし
て第4図に例示したものを用いた場合に、ディジタル色
差信号切換装置26の出力として得られるディジタル色
差信号42.43をそれぞれ前記第1のディジタル乗算
回路242と第2のディジタル乗q:回路243の入力
とした場合について。FIG. 23 shows an embodiment of the digital white balance circuit 4o in the color camera device shown in FIG. This digital white balance circuit 4o
is composed of a first digital multiplication circuit 242 and a second digital multiplication circuit 243, and digital multiplication terms 244 and 246, which are white balance control signals, are supplied to the multiplication term input terminals of the digital multiplication circuits 242 and 243. It is configured to Hereinafter, when the solid-state imaging device 1 shown in FIG. Digital power of q: Regarding the case where it is input to the circuit 243.
その動作を説明する。Let's explain its operation.
第24図(a)に示すように、ある1水平走査期間にお
いて、ディジタル色差信号42は繰シ返し周期が1/f
c″″CM−G、M−G、・・・・・・からなるディジ
タルパルス列であシ、ディジタル色差信号43は第24
図0))に示すように、繰シ返し周期がジグ。As shown in FIG. 24(a), in one horizontal scanning period, the digital color difference signal 42 has a repetition period of 1/f.
It is a digital pulse train consisting of c''''CM-G, MG,..., and the digital color difference signal 43 is the 24th pulse train.
As shown in Figure 0)), the repetition period is jig.
でc−y、c−y、・・・・・・からなるディジタルパ
ルス列である。これらのディジタル色差信号42゜43
を、それぞれ第1のディジタル乗算回路242と第2の
ディジタル乗算回路243に印加し、一定のディジタル
乗算項244とディジタル乗算項246を付加するよう
に演算すれば、それぞれディジタル乗算回路242,2
43の出力部に、第24図(a)、 (b)に示すよう
なディジタル色差信号14とディジタル色差信号16を
得ることができる。This is a digital pulse train consisting of c-y, c-y, . These digital color difference signals 42°43
are applied to the first digital multiplication circuit 242 and the second digital multiplication circuit 243, respectively, and are calculated to add a certain digital multiplication term 244 and a digital multiplication term 246, respectively, the digital multiplication circuits 242 and 2
At the output section of 43, digital color difference signals 14 and 16 as shown in FIGS. 24(a) and 24(b) can be obtained.
上記ディジタル色差・信号14はディジタル乗算項24
4が付加されたものであシ、ディジタル色差信号16は
ディジタル乗算項246が付加されたものとなっている
。The above digital color difference/signal 14 is a digital multiplication term 24
The digital color difference signal 16 has a digital multiplication term 246 added thereto.
以上のようにして、ディジタル乗算回路242゜243
によシ、それぞれ独立した2つのディジタル色差信号を
可変できるので、ホワイトバランス補正のとれたディジ
タル色差信号14.15を得ることができる。As described above, the digital multiplication circuits 242 and 243
Additionally, since the two independent digital color difference signals can be varied, it is possible to obtain digital color difference signals 14 and 15 with white balance correction.
なお、第3図において、前記ディジタルホワイトバラン
ス回路4oに加えられる制御信号41は、一定のディジ
タルデータからなる前記ディジタル乗算項244,24
5からなり、その制御方法として、マイクロコンピュー
タによって、それらのディジタル乗算項244,245
の値を制御することが可能である。In FIG. 3, the control signal 41 applied to the digital white balance circuit 4o is the digital multiplication term 244, 24 made of constant digital data.
5, and as a control method, the digital multiplication terms 244, 245 are controlled by a microcomputer.
It is possible to control the value of .
第26図は第1図乃至第3図に示す標準カラーテレビシ
ロン信号合成装置6の実施例を示したもので、これは、
第1のディジタル−アナログ(D/A)変換回路246
と、第2のディジタル−アナログ(’D/A)変換回路
247と、色差係号変調回路248と、第3のディジタ
ル−アナログ(D/A)変換回路および同期パルス付加
回路249と、合成回路260とからなる。以下、その
動作を説明する。FIG. 26 shows an embodiment of the standard color television signal synthesis device 6 shown in FIGS. 1 to 3, which includes:
First digital-to-analog (D/A) conversion circuit 246
, a second digital-analog ('D/A) conversion circuit 247, a color difference coefficient modulation circuit 248, a third digital-analog (D/A) conversion circuit and synchronization pulse addition circuit 249, and a synthesis circuit. It consists of 260. The operation will be explained below.
第1のD/A変換回路246にディジタル色差信号14
が加えられ、アナログ色差信号260を発生する。また
、第2のD/A変換回路247にはディジタル色差信号
16が加えられ、アナログ色差信号261が発生する。The digital color difference signal 14 is input to the first D/A conversion circuit 246.
is applied to generate an analog color difference signal 260. Further, the digital color difference signal 16 is applied to the second D/A conversion circuit 247, and an analog color difference signal 261 is generated.
この時、端子264には、前記D/A変換回路246.
247を駆動する繰り返し周期が1/fの制御パルス
信号が加えられる。また、第1.第2のD/A変換回路
246、 247には駆動回路装置6より、それぞし端
子262,253を介して、テレビジョン信号の垂直お
よび水平ブランキング期間を規定するブランキングパル
スとバースト期間を規定するバーストフラッグパルスが
加えられ、これらの期間にわたって、前記第1と第2の
D/A変換回路24.6,247の出力であるアナログ
色差信号260、 261を一定レベルに保持する。次
に、アナログ色差信号260,261は色差信号変調回
路248に加えられ、2つの独立した位相変調軸で変調
された色信号2θ3となる。色差信号変調回路248に
は、同じく端子252,253を介して、テレビジ式ン
信号の垂直および水平ブランキング期間を規定するプラ
ンキングツ(ルスとパース期間を規定するバーストフラ
ッグパルスが加えられ、前記色信号263のブランキン
グ期間とバースト信号付加期間を規定する。端子264
には繰り返し周波数が3.68Nihのバーストキャリ
アパルスが加えられる。一方、第3のD/A変換回路お
よび同期パルス付加回路249には、端子266に映像
信号の白黒レベルを規定する白レベル規準信号が、端子
267に垂直および水平ブランキング期間を規定するブ
ランキングパルスが、端子258に垂直および水平同期
パルスが、端子269に繰り返し周期が1/fの制御パ
ルス信号が、それぞれ加えられ、入力としてディジタル
映像信号13を受け、出力として白黒の標準テレビジョ
ン信号262を発生する。前記色信号263と前記白黒
の標準テレビジョン信号262は、合成回路260によ
って標準カラーテレビジョン信号16となる。なお、端
子264と269に加えられる繰り返し周期が1/f
の制御パルス信号と、端子262と267に加えられる
垂直および水平ブランキング期間を規定するブランキン
グパルスと、端子253に加えられるバーストフラッグ
パルスと端子264に加えられる繰シ返し周波数が3.
581)のバーストキャリアパルスと、端子268に加
えられる垂直および水平同期パルスとは、第1図乃至第
3図に示した制御パルス信号21に対応している。At this time, the terminal 264 is connected to the D/A conversion circuit 246.
A control pulse signal with a repetition period of 1/f is applied to drive 247. Also, 1st. The second D/A conversion circuits 246 and 247 receive blanking pulses and burst periods that define the vertical and horizontal blanking periods of the television signal from the drive circuit device 6 via terminals 262 and 253, respectively. A prescribed burst flag pulse is applied to maintain the analog color difference signals 260, 261, which are the outputs of the first and second D/A conversion circuits 24.6, 247, at a constant level over these periods. Next, the analog color difference signals 260 and 261 are applied to the color difference signal modulation circuit 248, resulting in a color signal 2θ3 modulated with two independent phase modulation axes. Burst flag pulses that define the vertical and horizontal blanking periods of the television signal are applied to the color difference signal modulation circuit 248 via terminals 252 and 253, and the burst flag pulses that define the vertical and horizontal blanking periods of the television signal are applied. Defines the blanking period and burst signal addition period of the color signal 263.Terminal 264
A burst carrier pulse with a repetition frequency of 3.68Nih is applied to. On the other hand, in the third D/A conversion circuit and synchronization pulse addition circuit 249, a white level reference signal that specifies the black and white level of the video signal is sent to a terminal 266, and a blanking signal that specifies vertical and horizontal blanking periods is sent to a terminal 267. Vertical and horizontal synchronizing pulses are applied to a terminal 258, and a control pulse signal with a repetition period of 1/f is applied to a terminal 269, respectively, receiving the digital video signal 13 as an input and a black and white standard television signal 262 as an output. occurs. The color signal 263 and the monochrome standard television signal 262 are converted into a standard color television signal 16 by a combining circuit 260. Note that the repetition period applied to terminals 264 and 269 is 1/f.
control pulse signals applied to terminals 262 and 267, blanking pulses defining vertical and horizontal blanking periods, burst flag pulses applied to terminal 253, and repetition frequency applied to terminal 264.
The burst carrier pulse 581) and the vertical and horizontal synchronization pulses applied to terminal 268 correspond to the control pulse signal 21 shown in FIGS. 1-3.
以上のようにして、第1.第2のD/A変換回路246
.247と第3のD/A変換回路および同期パルス付加
回路249と、色差信号変調回路248と、合成回路2
50とによって、標準カラーテレビジョン信号合成装置
6を構成できるが、第1と第2のディジタル色差信号1
4.15とディジタル映像信号13を入力として受け、
標準カラーテレビジ目ン信号16を得る標準カラーテレ
ビジタン信号合成装置6の笑埃手段は、第26図に示す
構成のものに限定されるものではない。As described above, the first step. Second D/A conversion circuit 246
.. 247, a third D/A conversion circuit and a synchronization pulse addition circuit 249, a color difference signal modulation circuit 248, and a synthesis circuit 2
50, a standard color television signal synthesis device 6 can be constructed, and the first and second digital color difference signals 1
4.15 and digital video signal 13 as input,
The dust means of the standard color television signal synthesis device 6 for obtaining the standard color television signal 16 is not limited to the configuration shown in FIG. 26.
寸だ、本発明のディジタル信号処理部の実施例において
は、ディジタルデータのデータビットaを8として説明
したが、本発明はその値に限定されるものではなく、カ
ラーカメラシステム全体の設計思想より適切な値、例え
ば6ピツトとか、10ビツト等をとりうろことはもちろ
んであり、また、クロック周波数f。は、NTSCカラ
ーテレピジゴン信号を出力として得る場合、fc−7,
2+4kまたはf。=14.1hに選定するのが好まし
いが、それ以外のシステムでは、適時他の値に選定して
も本発明の効果は実現できる。In the embodiment of the digital signal processing unit of the present invention, the data bit a of the digital data has been explained as 8, but the present invention is not limited to this value, and is based on the design concept of the entire color camera system. Of course, you can choose an appropriate value, such as 6 pits or 10 bits, as well as the clock frequency f. fc-7,
2+4k or f. Although it is preferable to select =14.1h, in other systems, the effects of the present invention can be achieved even if other values are selected as appropriate.
発明の効果
以上の説明から明らかなように9本発明は、光信号を受
けて、ある水平読み出し走査期間に、読み出しクロック
周波数(fo)に同期し、各々の画素ごとに交互に異な
る色信号の繰り返しからなる第1の画素信号が出力され
、次の水平読み出し走査量に、読み出しクロック周波数
(fo)に同期し、前記第1の画素信号の情報と異なシ
、かつ各々の画素ごとに交互に異なる色信号の繰シ返し
からなる第2の画素信号が出力される撮像装置ど、前記
撮像装置から出力される前記第1と第2の画素信号をア
ナログ−ディジタル変換するA/D変換装置と、前記A
/D変換回路から出力されるディジタル画素信号を入力
として、2系統の独立した第1、第2のディジタル色差
信号を出力するディジタル色信号処理装置と、前記ディ
ジタル画素信号を入力として、ディジタル映像信号を出
力するディジタル映像信号処理装置と、前記第1.第2
のディジタル色差信号とディジタル映像信号を入力とし
て、標準カラーテレビジョン信号を出力する標準カラー
テレビジョン信号合成装置と、前記撮像装置を駆動する
駆動回路装置と、前記A/D変換装置、ディジタル映像
信号処理装置、ディジタル色信号処理装置ならびに標準
カラーテレビジワン信号合成装置を駆動するためのタイ
ミングパルスを発生する制御回路装置を具備して構成し
ているので、カラーカメラ装置の信号処理部の中心とな
るディジタル色信号処理装置とディジタル映像信号処理
装置を新規なディジタル回路で実現でき、このため、従
来のアナログ信号処理回路を用いたカラーカメラ装置で
は限界のあったカラーカメラ装置の無調整化、超小型・
軽量化、高信頼化、低価格化を図ることができるという
優れた効果が得られるものである。Effects of the Invention As is clear from the above description, the present invention receives an optical signal and, in a certain horizontal readout scanning period, synchronizes with the readout clock frequency (fo) and alternately reads different color signals for each pixel. A first pixel signal consisting of repetition is output, and in synchronization with the readout clock frequency (fo) in the next horizontal readout scan amount, information different from the first pixel signal and alternately for each pixel is output. An A/D conversion device that converts the first and second pixel signals outputted from the imaging device into analog-to-digital format, such as an imaging device that outputs a second pixel signal consisting of repetitions of different color signals. , said A
a digital color signal processing device that receives a digital pixel signal output from the /D conversion circuit as an input and outputs two systems of independent first and second digital color difference signals; and a digital color signal processing device that receives the digital pixel signal as an input and outputs a digital video signal. a digital video signal processing device that outputs the first . Second
a standard color television signal synthesis device which inputs the digital color difference signal and digital video signal and outputs a standard color television signal, a drive circuit device which drives the imaging device, the A/D conversion device, and the digital video signal. It is equipped with a control circuit device that generates timing pulses for driving a processing device, a digital color signal processing device, and a standard color TV DI1 signal synthesis device, so it is the core of the signal processing section of a color camera device. The digital color signal processing device and the digital video signal processing device can be realized with a new digital circuit, which makes it possible to eliminate the need for adjustment and make the color camera device ultra-compact, which was a limitation in color camera devices using conventional analog signal processing circuits.・
This provides excellent effects such as weight reduction, high reliability, and low cost.
以下余白
さらに本発明は、前記ディジタル色信号処理装置を、デ
ィジタルホワイトバランス回路と、ディジタル1水平走
査期間メモリ回路と、第1.第2のディジタル色差信号
処理回路と、ディジタル色差信号切換回路を含めて構成
し、ディジタル映像信号処理装置を、ディジタル映像信
号処理回路と、ディジタルガンマ補正回路を含めて構成
し、がっ前記ディジタル色信号処理回路とディジタル映
像信号処理回路の一部を共用したディジタルラッチ回路
で構成した場合には、本発明−のカラーカメラ装置の信
号処理部とぐにディジタルボワイドバランスやディジタ
ルガンマ補正回路の制御はマイクロコンピュータで制御
できるので、それらの制御をアナログ信号処理で行なう
従来の装置と比べて、より高精度、高安定な制御ができ
、結果として高品位のカラー撮像を可能とするカラーカ
メラ装置が実現できる。The present invention further provides the digital color signal processing device with a digital white balance circuit, a digital one horizontal scanning period memory circuit, a first . The digital video signal processing device is configured to include a second digital color difference signal processing circuit and a digital color difference signal switching circuit, and the digital video signal processing device is configured to include a digital video signal processing circuit and a digital gamma correction circuit. When the signal processing circuit and the digital video signal processing circuit are partially shared by a digital latch circuit, the digital wide balance and digital gamma correction circuits can be controlled immediately by the signal processing section of the color camera device of the present invention. Since it can be controlled by a microcomputer, it is possible to achieve more precise and stable control than conventional devices that use analog signal processing, resulting in a color camera device that can capture high-quality color images. can.
第1図は本発明のZラーカメラ装置の基本構成を示す要
部ブロック図、第2図は本発明の一実施例に係るカラー
カメラ装置の要部ブロック図、第3図は本発明の他の実
施例に係るカラーカメラ装置の要部ブロック図、第4図
は本発明で使用する撮像装置の一例の概略構成図、第5
図は第4図の撮像装置から出力される出、力波形と、そ
れらの波形をアナログ−ディジタル変換するNO変換装
置の動作波形を示す図、第6図(a) 、 (b)はA
/D変換装置の各構成例を示す要部回路構成図、第7図
はディジタル色差信号処理回路の構成例を示すブロック
図、第8図はディジタル色差信号処理回路の要部具体構
成例を示す回路構成図、第9図はそのディジタル色差信
号処理回路の動作を説明するための信号のタイムチャー
トおよび入出力ディジタルブタを示す波形図、第10図
は1水平走査期間メモリ回路の構成例を示すブロック図
、第11図はその1水平走査期間メモリ回路の動作を説
明するための信号のタイムチャートおよび入出力ディジ
タルデータを示す波形図、第12図は1水平走査期間メ
モリ回路の他の構成例を示すブロック図、嬉13図はデ
ィジタル色差信号切換回路の構成例を示すブロック図、
第14図はそのディジタル色差信号切換回路の動作を説
明するための信号波形図、第15図(a) 、 (b)
はディジタル映像信号処理装置の各構成例を示すブロッ
ク図、第16図はディジタル映像信号補正回路の構成例
を示すブロック図、第17図はディジタル映像信号補正
回路の構成例を示すブロック図、第18図はそのディジ
タル映像信号補正回路の動作を説明するだめの信号のタ
イムチャートおよび入出力ディジタルデータを示す波形
図、第19図はディジタルガンマ補正回路の構成例を示
す図、第20図はそのガンマ特性図、第21図は第2図
に示すカラーカメラ装置におけるディジタルホワイトバ
ランス回路の構成例を示すブロック図、第22図(a)
、 (b)はその動作説明波形図、第23図は第3図
に示したカラーカメラ装置におけるディジタルホワイト
バランス回路の構成例を示すブロック図、第24図体)
、 (b)はその動作説明用波形図、第26図は標準
カラーテレビジョン信号合成装置の構成例を示すブロッ
ク図である。
1・・・・・・固体撮像装置、2・・・・・・Aρ変換
装置、3・・・・・・ディジタル映像信号処理装置、4
・・・・・・ディジ、タル色信号処理装置、6・・・・
・・標準カラーテレビジョン信号合成装置、6・・・・
・・駆動回路装置、7・・・・・制御回路装置、8・・
・・・・光信号、9,10・・・・・・画素信号、11
・・・・・・制御信号、12・・・・・ディジタル画素
信号、13・・・・・・ディジタル映像信号、14,1
5・・・・・・ディジタル色差信号、16・・・・・・
標準カラーテレビジョン信号、17・・・・・・制御信
号、18,19゜20.21・・・・・・制御パルス信
号、22・・・・・・ディジタルホワイトバランス回路
、23・・・・・・ディジタル1水平走査期間メモリ回
路、24,25・・・・・・ディジクル色差信号処理回
路、26・・・・・・ディジタル色差信号切換回路、2
7.2−8・・・・・・ディジタル画素信号、29.3
0・・・・・・ディジタル色差信号、31・・・・・・
ディジタル映像信号処理回路、32・・・・・ディジタ
ルガンマ補正回路、33・・・・・・ディJル遅延回路
、34.35・・・・・・ディジモル映像偽号0.36
・・・・・・制御信号、37・・・・・・ディジモル画
り信号、38゜39・・・・・・ディジタル色差信号、
40・・・・・・ディジタルホワイトバランス回路、4
1・・・・・・制御信号、42゜43・・・・・・ディ
ジタル色差信号、96.104,105・・・・・・A
//D変換回路、j06,107・・・・・・ディジタ
ルラッチ回路、110・・・・・・1画素シフト回路、
111・・・・・・1画素反転回路、112・・・・・
・ディジタル加算回路、117〜119,134,13
5,146゜146・・・・・・ディジタルラッチ回路
、136・・川・ランダムアクセスメモリ回M、173
〜180・・・・・・ディジタルシフトレジスタ、18
1〜184・・・・・・ディジタルラッチ回路、198
〜200・・・山峡像信号補正回路、203・・・・・
・加算平均化回路、2o4・・・・・・1画素シフト回
路、205・・・・・・ディジタル加算回路、206〜
208・・・・・・ディジタルラッチ回路、222〜2
25・・・・・・ディジタルラッチ回路、。
221.242.243・・・:・・ディジタル乗算回
路。
代理人の氏名 弁理士 中 尾 敏 男 ほか1名第4
図
第5図
第7図
第8図
//θ
第16図
第18図
第23図
40
(ごl) と
75ノ第25図FIG. 1 is a block diagram of main parts showing the basic configuration of a Z color camera device of the present invention, FIG. 2 is a block diagram of main parts of a color camera device according to an embodiment of the present invention, and FIG. 3 is a block diagram of main parts of a color camera device according to an embodiment of the present invention. FIG. 4 is a block diagram of main parts of a color camera device according to an embodiment of the present invention, FIG. 4 is a schematic configuration diagram of an example of an imaging device used in the present invention, and FIG.
The figure shows the output and force waveforms output from the imaging device in Figure 4 and the operating waveforms of the NO converter that converts these waveforms from analog to digital. Figures 6 (a) and (b) are A
FIG. 7 is a block diagram showing an example of the configuration of a digital color difference signal processing circuit; FIG. 8 is a block diagram showing a specific example of the configuration of the main parts of the digital color difference signal processing circuit. A circuit configuration diagram, FIG. 9 is a signal time chart and a waveform diagram showing input/output digital switches to explain the operation of the digital color difference signal processing circuit, and FIG. 10 is a configuration example of a memory circuit for one horizontal scanning period. A block diagram, FIG. 11 is a signal time chart and a waveform diagram showing input/output digital data to explain the operation of the memory circuit for one horizontal scanning period, and FIG. 12 is another configuration example of the memory circuit for one horizontal scanning period. Figure 13 is a block diagram showing a configuration example of a digital color difference signal switching circuit.
Figure 14 is a signal waveform diagram for explaining the operation of the digital color difference signal switching circuit, and Figures 15 (a) and (b).
16 is a block diagram showing each configuration example of a digital video signal processing device, FIG. 16 is a block diagram showing a configuration example of a digital video signal correction circuit, and FIG. 17 is a block diagram showing a configuration example of a digital video signal correction circuit. Fig. 18 is a time chart of a signal and a waveform diagram showing input/output digital data to explain the operation of the digital video signal correction circuit, Fig. 19 is a diagram showing an example of the configuration of the digital gamma correction circuit, and Fig. 20 is its diagram. A gamma characteristic diagram, FIG. 21 is a block diagram showing a configuration example of a digital white balance circuit in the color camera device shown in FIG. 2, and FIG. 22(a)
, (b) is a waveform diagram explaining its operation, FIG. 23 is a block diagram showing a configuration example of the digital white balance circuit in the color camera device shown in FIG. 3, and FIG.
, (b) is a waveform diagram for explaining its operation, and FIG. 26 is a block diagram showing an example of the configuration of a standard color television signal synthesis device. 1... Solid-state imaging device, 2... Aρ conversion device, 3... Digital video signal processing device, 4
...Digital color signal processing device, 6...
・・Standard color television signal synthesizer, 6...
...Drive circuit device, 7...Control circuit device, 8...
...Optical signal, 9, 10... Pixel signal, 11
...Control signal, 12...Digital pixel signal, 13...Digital video signal, 14,1
5...Digital color difference signal, 16...
Standard color television signal, 17... Control signal, 18, 19° 20.21... Control pulse signal, 22... Digital white balance circuit, 23... ...Digital 1 horizontal scanning period memory circuit, 24, 25...Digital color difference signal processing circuit, 26...Digital color difference signal switching circuit, 2
7.2-8...Digital pixel signal, 29.3
0...Digital color difference signal, 31...
Digital video signal processing circuit, 32...Digital gamma correction circuit, 33...DiJ delay circuit, 34.35...Digimol video false code 0.36
...Control signal, 37...Digimol image signal, 38°39...Digital color difference signal,
40...Digital white balance circuit, 4
1...Control signal, 42°43...Digital color difference signal, 96.104,105...A
//D conversion circuit, j06, 107...Digital latch circuit, 110...1 pixel shift circuit,
111...1 pixel inversion circuit, 112...
・Digital addition circuit, 117-119, 134, 13
5,146゜146...Digital latch circuit, 136...Random access memory times M, 173
~180...Digital shift register, 18
1-184...Digital latch circuit, 198
~200... Mountain gorge image signal correction circuit, 203...
・Additional averaging circuit, 2o4...1 pixel shift circuit, 205...digital addition circuit, 206~
208...Digital latch circuit, 222-2
25...Digital latch circuit. 221.242.243...:...Digital multiplication circuit. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 4
Figure 5 Figure 7 Figure 8 //θ Figure 16 Figure 18 Figure 23 Figure 40 (see) and 75 Figure 25
Claims (1)
読み出しクロック周波数に同期し、各々の画素毎に交互
に異なる色信号の繰り返しからなる第1の画素信号を出
力し、次の水平読み出し期間に、前記読み出しクロック
周波数に同期し、前記第1の画素信号の情報と異なり、
かつ各々の画素毎に交互に異なる色信号の繰り返しから
なる第2の画素信号を出力するように構成された撮像装
置と、前記撮像装置から出力される第1および第2の画
素信号をディジタル信号に変換するアナログ−ディジタ
ル変換装置と、前記アナログ−ディジタル変換装置から
出力されるディジタル画素信号を入力として、独立した
第1および第2のディジタル色差信号を出力するディジ
タル色信号処理装置と、前記ディジタル画素信号を入力
としてディジタル映像信号を出力するディジタル映像信
号処理装置と、前記第1および第2のディジタル色差信
号と前記ディジタル映像信号を入力として標準カラーテ
レビジョン信号を出力する標準カラーテレビジョン信号
合成装置と、前記撮像装置を駆動する駆動回路装置と、
前記アナログ−ディジタル変換装置、ディジタル映像信
号処理装置、ディジタル色信号処理装置および標準カラ
ーテレビジョン信号合成装置を駆動するタイミングノく
ルスを発生する制御回路装置を具備し、かつ、ディジタ
ル色信号処略装置は、ディジタルホワイトバランス回路
と、ディジタル1水平走査期間メモリ回路と、第1およ
び第2のディジタル色差信号処理回路と、ディジタル色
差信号切換回路を含み、かつ、前記アナログ−ディジタ
ル変換装置の出力が前記第1のディジタル色差信号処理
回路と前記ディジタル1水平走査期間メモリ回路に与え
られ、前記ディジタル1水平走査期間メモリ回路の出力
信号が前記第2のディジタル色差信号処理回路に与えら
れ、前記第1および第2のディジタル色差信号処理回路
の出力信号が前記ディジタル色差信号切換回路に与えら
れ、前記ディジタル色差信号切換回路から第1および第
2のディジタル色差信号を得るように構成されていると
ともに、前記アナログ−ディジタル変換装置から前記第
1のディジタル色差信号処理回路および前記ディジタル
1水平走査期間メモリ回路へ至る信号伝送路と、前記デ
ィジタル色差信号切換回路から前記標準カラーテレヒジ
ョン信号合成装置へ至る信号伝送路のいずれか一方の信
号伝送路中に前記ディジタルホワイトバランス回路か挿
入されていることを特徴とするカラーカメラ装置。 (2)撮像装置は、その受光面部に装着される色フィル
タか成る1水平走査方向に対して、マゼンタ、グリーン
、マゼンタ・・・・・と繰り返し配列され、次の1水平
走査方向に対して、イエロー、サイアン、イエロ・・・
・・・と繰り返し配列され、かつ、それらの配列が垂直
走査方向に対して交互に繰り返されて構成されているこ
とを特徴とする特許請求の範囲第(1)項記載のカラー
カメラ装置。 (3) ディジタル映像信号処理装置は、アナログ−
ディジタル変換装置から与えられるディジタル画素信号
とディジタル1水平走査期間メモリ回数・ら得られる遅
延ディジタル画素信号が入力されるディジタル映像信号
処理回路と、そのディジタル映像信号処理回路の出力信
号にガンマ補正を施すディジタルガンマ補正回路を含め
て構成されていることを特徴とする特許請求の範囲第(
1)項記載のカラーカメラ装置。 (4)ディジタル映像信号処理回路は、入力ディジタル
画素信号列から特定のディジタル画素信号を選択的に1
ビット時間シフトする1画素シフト回路と、前記入力デ
ィジタル画素信号列の中の前記1画素シフト回路によっ
てシフトされないディジクル画素信号と前記1画素シフ
ト回路の出力ディンタル画素信号とを加算するディジタ
ル加算回路を含めて構成されていることを特徴とする特
許請求の範囲第(→項記載のカラーカメラ装置。 (5)1画素シフト回路は、入力ディジタル画素信号列
が入力される第1のディジタルランチ回路と、その第1
のディジタルランチ回路の出力が所定のタイミングで選
択的に分配される第2および第3のディジタルラッチ回
路を含み、前記第2および第3のディジタルラッチ回路
の出力がディジタル加算回路に与えられるように構成さ
れていることを特徴とする特許請求の範囲第(4)項記
載のカラーカメラ装置。 (6) ディジタル映像信号処理回路(は、ディンタ
ル画素信号をディジタル加算演算する第1の映像信号補
正回路と、ディジタル1水平走査期間メモリ回路から得
られる遅延ディジタル画素信号をディジタル加算演算す
る第2の映像信号補正回路と、前記第1および第2の映
像信号補正回路の出力を加算して平均化する加算平均回
路を含めて構成されていることを特徴とする特許請求の
範囲第(3)項記載のカラーカメラ装置。 (−7) 第1および第2の映像信号補正回路は、入
力ディジタル画素信号列から特定のディジタル画素信号
を選択的に1ビット時間シフトする1画素シフト回路と
、前記入力ディジタル画素信号列の中の前記1画素シフ
ト回路によってシフトされないディジタル画素信号と前
記1画素シフト回路の出力ディジタル画素信号とを加算
するディジタル加算回路を含めて構成されていることを
特徴とする特許請求の範囲第(6)項記載のカラーカメ
ラ装置。 (→ 1画素ジフト回路は、入力ディジタル画素信号列
が入力される第1のディジクルラッチ回路と、その第1
のディジタルラッチ回路の出力が所定のタイミングで選
択的に分配される第2および第3のディジタルランチ回
路を含み、前記第2および第3のディジタルラッチ回路
の出力がディジタル加算回路に与えられるように構成さ
れていることを特徴とする特許請求の範囲第(7)項記
載のカラーカメラ装置。 (9) ディジタルホワイトバランス回路は、アナロ
グ−ディジタル変換装置から第1のディジタル色差信号
処理回路およびディジタル1水平走査期間メモリ回路へ
至る信号伝送路に挿入され、かつ、前記アナログ−ディ
ジタル変換装置から出力されるディジタル画素信号が入
力されるディジタル乗算回路と、第1.第2.第3.第
4のディジタルランチ回路と、ディジタルラッチ切換回
路を含み、4種の異なるディジタル画素情報が前記ディ
ジタル乗算回路に加えられるタイミングに同期して、第
1.第2.第3.第4のディジタルラッチ回路が前記デ
ィジタルラッチ切換回路によって順次起動され、4種の
異なるディジタル画素情報に対応したホワイトバランス
乗算項を前記4種の異なるディジタル画素情報に乗算す
るように構成されていることを特徴とする特許請求の範
囲第(1)項記載のカラーカメラ装置。 (10)ディジタルホワイトバランス回路は、ディジタ
ル色差信号切換回路から標準カラーテレビジョン信号合
成装置へ至る信号伝送路中に挿入され、かつ、前記ディ
ジタル色差信号切換回路からのディジタル色差信号がそ
れぞれ入力されるとともに、ホワイトバランス制御信号
がそれぞれ被乗算値として与えられる第1および第2の
ディジタル乗算回路を含めて構成されていることを特徴
とする特許請求の範囲第(1)項記載のカラーカメラ装
置。 (11)第1・および第2のディジタル色差信号処理回
路は、入力ディジタル画素信号列から特定のディジタル
画素信号を選択的に1ビット時間シフトする1画素シフ
ト回路と、その1画素シフト回路の出力ディジタル画素
信号を反転する1画素反転回路と、前記入力ディジタル
画素信号列の中の前記1画素シフト回路によってシフト
されないディジタル画素信号と前記1画素反転回路の出
力ディジタル画素信号とを加算するディジタル加算回路
を含めて構成されていることを特徴とする特許請求の範
囲第(1)項記載のカラーカメラ装置。 (12) 1画素シフト回路は、入力ディジタル画素
信号列が入力される第1のディジタルラッチ回路と、そ
の第1のディジクルラッチ回路の出力が所定のタイミン
グで選択的に分配される第2および第3のディジタルラ
ッチ回路を含み、かつ、前記第2のディジタルラッチ回
路の出力はディジタル加算回路に直接的に与えられ、前
記第3のディジタルラッチ回路の出力は1画素反転回路
を構成するディジタルインバータを通して前記ディジタ
ル加算回路に力えられるように構成されていることを特
徴とする特許請求の範囲第(11)項記載のカラーカメ
ラ装置。 (13)ディジタル1水平走査期間メモリ回路は、複数
個のディジタルラッチ回路と、ランダムアクセスメモリ
回路と、アドレスカウンタ回路と、タイミングパルス発
生回路を含み、かつ、前記複数個のディジタルラッチ回
路は前記ランダムアクセスメモリ回路の入出力インタフ
ェースとして接続され、前記アドレスカウンタ回路が前
記ランダムアクセスメモリ回路の書き込み読み出しアド
レスを決定し、前記タイミングパルス発生回路が前記ア
ドレスカウンタ回路を制御するように構成されているこ
とを特徴とする特許請求の範囲M(す項記載のカラーカ
メラ装置。 (14)ディジタル1水平走査期間メモリ回路は、複数
個のディジタルシフトレジスタによっテ構成されている
ことを特徴とする特許請求の範囲第(1)項記載のカラ
ーカメラ装置。 (15)ディジタル色差信号切換回路は、第1のディジ
タル色差信号処理回路の出方がそれぞれ入力される第1
および第2のディジタルラッチ回路と、第2のディジタ
ル色差信号処理回路の出力がそれぞれ入力される第3お
よび第4のディジタルラッチ回路を含み、かつ、前記第
1および第3のディジタルラッチ回路の出力部が共通に
接続され、前記第2および第4のディジタルラッチ回路
の出力部が共通に接続されているとともに、前記第1お
よび第4のディジタルラッチ回路の出力ゲート切換えタ
イミングと、前記第2および第3のディジタルラッチ回
路の出力ゲート切換えタイミングが水平走を期間に同期
して相反するように構成されていることを特徴とする特
許請求の範囲第(1)項記載のカラーカメラ装置。 (16)標準カラーテレビジョン信号合成装置は、ディ
ジタル色信号処理回路から出力される第1および第2の
ディジタル色差信号をそれぞれアナログ色差信号に変換
する第1および第2のディジタル−アナログ変換回路と
、ディジタル映像信号処理装置から出力されるディジタ
ル映像信号を白黒の標準テレビジョン信号に変換する第
3のディジタルアナログ変換回路および同期パルス付加
回路と、前記第1および第2のディジタル−アナログ変
換回路からのアナログ色差信号を入力として、2つの独
立した位相変調軸で変調された色信号を得る色差信号変
調回路と、前記白黒の標準テレビジョン信号と前記色信
号を入力として標準カラーテレビジョン信号を得る合成
回路を含めて構成されていることを特徴とする特許請求
の範囲第(1)項記載のカラーカメラ装置。[Claims] (1) During the horizontal readout scanning period after receiving the optical signal,
In synchronization with the readout clock frequency, a first pixel signal consisting of repeating alternately different color signals is output for each pixel, and in the next horizontal readout period, in synchronization with the readout clock frequency, the first pixel signal is outputted in synchronization with the readout clock frequency. Unlike signal information,
and an imaging device configured to output a second pixel signal consisting of repeating different color signals alternately for each pixel, and a digital signal that converts the first and second pixel signals output from the imaging device. an analog-to-digital converter for converting the pixel signal into a pixel signal; a digital color signal processing device for receiving the digital pixel signal output from the analog-to-digital converter and outputting independent first and second digital color difference signals; a digital video signal processing device that receives a pixel signal as input and outputs a digital video signal; and a standard color television signal synthesis device that receives the first and second digital color difference signals and the digital video signal as input and outputs a standard color television signal. a drive circuit device that drives the imaging device;
a control circuit device that generates a timing noise for driving the analog-to-digital converter, the digital video signal processing device, the digital color signal processing device, and the standard color television signal synthesis device; The device includes a digital white balance circuit, a digital one horizontal scanning period memory circuit, first and second digital color difference signal processing circuits, and a digital color difference signal switching circuit, and the output of the analog-to-digital conversion device is the first digital color difference signal processing circuit and the digital one horizontal scanning period memory circuit; the output signal of the digital one horizontal scanning period memory circuit is applied to the second digital color difference signal processing circuit; and the output signal of the second digital color difference signal processing circuit is applied to the digital color difference signal switching circuit, and the first and second digital color difference signals are obtained from the digital color difference signal switching circuit, and the a signal transmission path from the analog-digital conversion device to the first digital color difference signal processing circuit and the digital one horizontal scanning period memory circuit; and a signal transmission path from the digital color difference signal switching circuit to the standard color television signal synthesis device. A color camera device characterized in that the digital white balance circuit is inserted into one of the signal transmission paths. (2) The imaging device consists of color filters attached to its light-receiving surface, which are arranged repeatedly in one horizontal scanning direction in the order of magenta, green, magenta, etc. , yellow, cyan, yellow...
. . . The color camera device according to claim 1, wherein the color camera device is configured to be repeatedly arranged as follows, and these arrangements are alternately repeated in the vertical scanning direction. (3) The digital video signal processing device is an analog
A digital video signal processing circuit receives a delayed digital pixel signal obtained from the digital pixel signal given from the digital conversion device and the memory number of one digital horizontal scanning period, and performs gamma correction on the output signal of the digital video signal processing circuit. Claim No. 3 is characterized in that it is configured including a digital gamma correction circuit.
1) The color camera device described in item 1). (4) The digital video signal processing circuit selectively processes a specific digital pixel signal from the input digital pixel signal string.
a 1-pixel shift circuit for bit time shifting; and a digital addition circuit for adding digital pixel signals not shifted by the 1-pixel shift circuit in the input digital pixel signal string and output digital pixel signals of the 1-pixel shift circuit. The color camera device according to claim 1 is characterized in that it is configured with: The first
second and third digital latch circuits to which the output of the digital launch circuit is selectively distributed at predetermined timing, and the outputs of the second and third digital latch circuits are provided to the digital adder circuit. A color camera device according to claim (4), characterized in that: (6) The digital video signal processing circuit consists of a first video signal correction circuit that performs a digital addition operation on digital pixel signals, and a second video signal correction circuit that performs a digital addition operation on delayed digital pixel signals obtained from the digital 1 horizontal scanning period memory circuit. Claim (3) characterized in that the video signal correction circuit includes a video signal correction circuit and an averaging circuit that adds and averages the outputs of the first and second video signal correction circuits. The color camera device described above. A patent claim characterized in that the digital pixel signal includes a digital addition circuit that adds a digital pixel signal that is not shifted by the one-pixel shift circuit in the digital pixel signal string and an output digital pixel signal of the one-pixel shift circuit. The color camera device according to item (6) of the range.
second and third digital launch circuits to which the outputs of the digital latch circuits are selectively distributed at predetermined timing, and the outputs of the second and third digital latch circuits are provided to the digital adder circuit. A color camera device according to claim (7), characterized in that: (9) The digital white balance circuit is inserted into a signal transmission path from the analog-to-digital converter to the first digital color difference signal processing circuit and the digital one horizontal scanning period memory circuit, and is configured to output from the analog-to-digital converter. a digital multiplier circuit to which a digital pixel signal is input; Second. Third. It includes a fourth digital launch circuit and a digital latch switching circuit, and the first... Second. Third. A fourth digital latch circuit is configured to be sequentially activated by the digital latch switching circuit and to multiply the four types of digital pixel information by white balance multiplication terms corresponding to four different types of digital pixel information. A color camera device according to claim (1), characterized in that: (10) The digital white balance circuit is inserted into the signal transmission path from the digital color difference signal switching circuit to the standard color television signal synthesis device, and receives the digital color difference signals from the digital color difference signal switching circuit, respectively. The color camera device according to claim 1, further comprising first and second digital multiplication circuits each receiving a white balance control signal as a multiplicand. (11) The first and second digital color difference signal processing circuits include a 1-pixel shift circuit that selectively shifts a specific digital pixel signal by 1 bit time from an input digital pixel signal string, and an output of the 1-pixel shift circuit. a 1-pixel inversion circuit that inverts a digital pixel signal; and a digital addition circuit that adds the digital pixel signal that is not shifted by the 1-pixel shift circuit in the input digital pixel signal string and the output digital pixel signal of the 1-pixel inversion circuit. A color camera device according to claim 1, characterized in that the color camera device is configured to include the following. (12) The 1-pixel shift circuit includes a first digital latch circuit to which an input digital pixel signal string is input, and a second digital latch circuit to which the output of the first digital latch circuit is selectively distributed at a predetermined timing. A third digital latch circuit is included, and the output of the second digital latch circuit is directly given to a digital addition circuit, and the output of the third digital latch circuit is applied to a digital inverter constituting a one-pixel inversion circuit. 12. The color camera device according to claim 11, wherein the color camera device is configured to be applied to the digital adder circuit through the digital adder circuit. (13) The digital one horizontal scanning period memory circuit includes a plurality of digital latch circuits, a random access memory circuit, an address counter circuit, and a timing pulse generation circuit, and the plurality of digital latch circuits include the random access memory circuit. connected as an input/output interface of an access memory circuit, the address counter circuit determining a write/read address of the random access memory circuit, and the timing pulse generating circuit configured to control the address counter circuit. (14) The digital one horizontal scanning period memory circuit is constituted by a plurality of digital shift registers. The color camera device according to the range (1).
and a second digital latch circuit, and third and fourth digital latch circuits to which the outputs of the second digital color difference signal processing circuit are input, respectively, and the outputs of the first and third digital latch circuits. The output parts of the second and fourth digital latch circuits are connected in common, and the output gate switching timing of the first and fourth digital latch circuits and the second and fourth digital latch circuits are connected in common. 2. The color camera device according to claim 1, wherein the output gate switching timing of the third digital latch circuit is configured to be synchronized with and contradictory to the horizontal movement period. (16) The standard color television signal synthesis device includes first and second digital-to-analog conversion circuits that convert first and second digital color difference signals output from the digital color signal processing circuit into analog color difference signals, respectively. , a third digital-to-analog conversion circuit and a synchronization pulse addition circuit for converting the digital video signal output from the digital video signal processing device into a black and white standard television signal, and the first and second digital-to-analog conversion circuits. a color difference signal modulation circuit which takes as input an analog color difference signal and obtains a color signal modulated by two independent phase modulation axes; and receives the black and white standard television signal and the color signal as input to obtain a standard color television signal. A color camera device according to claim 1, characterized in that the color camera device includes a composition circuit.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57199190A JPS5989091A (en) | 1982-11-12 | 1982-11-12 | Color camera device |
US06/549,812 US4620222A (en) | 1982-11-10 | 1983-11-08 | Digital color TV camera |
DE8383306839T DE3369622D1 (en) | 1982-11-10 | 1983-11-09 | Color camera |
EP83306839A EP0109261B1 (en) | 1982-11-10 | 1983-11-09 | Color camera |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57199190A JPS5989091A (en) | 1982-11-12 | 1982-11-12 | Color camera device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5989091A true JPS5989091A (en) | 1984-05-23 |
Family
ID=16403634
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57199190A Pending JPS5989091A (en) | 1982-11-10 | 1982-11-12 | Color camera device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5989091A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63274289A (en) * | 1987-05-01 | 1988-11-11 | Fuji Photo Film Co Ltd | Digital electronic still camera |
JPH04167887A (en) * | 1990-10-31 | 1992-06-15 | Matsushita Electric Ind Co Ltd | Digital processing color camera |
US5293225A (en) * | 1991-05-31 | 1994-03-08 | Victor Company Of Japan, Ltd. | Digital signal processing system for color camera apparatus including separate delays for color signal and brightness signal processing |
-
1982
- 1982-11-12 JP JP57199190A patent/JPS5989091A/en active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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