JPS59762A - デイジタル・プロセツサ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の分野〉 本発明は多重コンピュータ装置に関係し、特に動的自己
構成機能を有する分散多重プロセッサに関係する。

〈従来技術の説明〉 初期のコンピュータは特定の制御機能又はバッチジョブ
処理機能のどちらかに割当てられた単一の中央処理装置
を含んでいた。単一の制御機能では、コンピュータは与
えられたタスクに対して特定の割当てられた機能セット
を実行するように予め構成されていた。言い換えると、
全コンピュータの能力はこの単一のタスクに割当てられ
ていた。

タスクがコンピュータの能力の全てを必要としないよう
なものの場合、残りのコンぎユータの能力は使用されて
いない。反対に、タスクがコンピュータの能力をより必
要とする場合には、小さな能力のコンピュータは大きな
能力のコンピュータと取替えられた。他方で、（・くつ
かの独立な計算ジョブを実行するためバッチ処理が用い
られた。コンビニ・−夕技術が変化し、マイクロプロセ
ッサが導入されると、コンピュータ・システムのアーキ
テクチャが変化した。マイクロプロセッサを基本とする
システムを用いて、小さなコンピュータ能力を必要とす
る機能を支持した。それ故、より多くの機能に対してマ
イクロコンピュータを基本としたコンピュータ支持を与
えることがコスト的に有効となって来ている。加えて、
コンピュータ・アーキテクチャは各々が別々の機能を果
たし、又共通のシステム・バスにより共に結合されてい
る多くのマイクロプロセッサを含んで来ている。このよ
うな構成は多重プロセッサ構成と呼ばれている。

多くの多重プロセッサ構成は別々の回路板に含まれる別
りのマイクロプロセッサ素子から構成されている。各々
の回路板はモジュール・ボード間の連絡を可能とするた
めシステム・バスを含む構成に挿入される。この形態は
しばしば「マデーボーｒ」と呼ばれる。マず−ポードは
個々のマイクロプロセッサ・モジュールに係合するコネ
クタとコネクタ間の通信を行なう配線のみから構成され
ている。

多重プロセッサ・ボードのシステムを構成するためには
、最初から全システムを設計し考虜しておかなければな
らない。言い換えると、システム設計者は全ての個六の
部品と詳細な必要条件を知らなければならない。次いで
設計者はシステムを一体とするためハードウェア開発ツ
ールを用イてソフトウェアを開発しなければならない。

従ってこのようなシステムの市場は厳しく限定されてい
る。本明細書で記述する発明はソフトウェアとハードウ
ェアの両方の特徴を岸−の物理的部品に包含する複雑な
実時間知能機能の標準パッケージを可能とする。システ
ム設計者はこれらの部品を応用毎に予め構成する必要が
なくなる。部品をシステム・バスに物理的に挿入し電源
を印加する行為によりその存在とその能力がシステムの
他の部品に知らせられる。これはこのようなモジュール
を構成するために要すること（すなわちマイクロコンピ
ュータのハードウェアとソフトウェアの熟達した知識）
を、これらを各応用で構成し使用するために要すること
（すなわち応用自体の知識と同じ）から分離する。

開発された１つの型式の機能モジュールはキーボード／
表示端末（会話的なユーザ・インターフェースを与える
テレタイプ又は他の装置モジュール）に接続する「ユー
ザ・インターフェース」である。このモジュールは、コ
ンピュータ知ｔＫ２の専門家がいないユーザがシステム
に自分の基本的要求を教示するだめの「ニーｆに親切フ
エ」会話を実装するソフトウェアを含むことが可能であ
る。このインターフェースは１例えば基本言語でもよい
し、又は各応用−プロセス制御の実装やダラフイツク表
示、ロボット制御等の構成用に役割された特別なインタ
ーフェースでもよい。

ニーずに利用可能な機能の組はシステム・バスへ挿入さ
れるモジュールの組により動的に定義される。これらの
モジュールの内のあるものは、例えば計算やテキスト処
理（他のものは外界と物理的に相互作用する）例えばモ
ータのオン又はオフ。

家庭用加熱装置又は工業ロボットの制御１、又はプリン
ト、図化表示又は音声出力を行なう「純粋処理」機能を
実装する。システムはモジュールを自由に挿入し取外す
ことにより変更可能である。しかしながら、明らかにボ
ードの組の変更は通常システムをソフトウェア又はハー
ドウェアに関して再設計することを必要とする。しかし
ながら１本システムはモジュールの追加によりさらに複
雑なタスクを実行するように構成可能である。従来、こ
の再構成はモジュールの物理的挿入のみならず、スイッ
チの設定やシステムの構成表の変更（ソフトウェア）；
（又はコンピュータ・システムの場合ハ）システム・ジ
ェネレータ・コンフイカレータ（５ＹＳＧＥＮ　）ユー
ティリティ・プログラムの実行のような何らかの行動を
必要とした。これはモジュールを接続する物理的行動と
は別個の作業であり、通常モジュールの実装に用いられ
る技術知識を有する専門家又は特殊な開発ツール、又は
専門家；コンサルタント又は代理人の介入を必要とする
。しかしながら本発明は任意の組合せで単に挿入された
機能モジュールにより自身を自己再構成可能な装置を提
供する。従ってシステムの使−用に必要なもの以上の知
識を必要どせずに部品を組立ててこれを一体とすること
によりシステムが構成可能である。

〈発明の要旨〉 本発明によると、いくつかの機能モジュールを含むディ
ジタル・フ０ロセツサ・システムが開発される。各機能
モジュールは少なくとも１つの計算タスクを実行する回
路を含む。各モジュールは更にシステム初期化時に全体
メモリへそのモジュールの各々の計算タスク能力を含む
情報を転送する能力も含む。さらにモジュールはそのモ
ジュールのアドレスを決定するため全体メモリへインタ
ーフェースする装置も含む。機能モジュールと全体メモ
リとの間に接続された情報バスも設けられている。

望ましい実施例では、多数の機能モジュールを全体メモ
リへ接続する単一の情報バスを含むディジタル・プロセ
ッサ・システムが提供される。全体メモリは機能モジュ
ール登録簿としての役割を果たす。初期化時に、各機能
モジュールは全体メモリをアクセスし、全体モジュール
中にそのモジュールの計算タスク能力を記憶する。さら
に、全体メモリからそのモジュールのアドレスを決定ス
る。全てのモジュールが全体メモリをアクセスし、その
計算能力を記憶させ、そのアドレスを決定した後、ある
モジュールが他の機能モジュールにより実行されるべき
計算タスクを必要とし、タスク実行を要求するモジュー
ルが全体メモリをアクセスしてこのタスクを実行する他
のモジュールがどのアドレスにあるかを決定する時を除
いてシステムは通常の方法で機能する。他のモジュール
のアドレスを発見すると、要求モジュールはこのタスク
を実行するため第２のモジュールへのメツセージ要求を
開始可能である。

本発明の１実施例の他の％黴によると、各機能モジュー
ルが少な（とも１つの計舞タスクを実行する装置とモジ
ュールの各計算タスク能力を含む情報を論理アービタへ
転送する回路とを含んでいる複数個の機能モジュールを
含むディジタル・プロセッサ・システムカ提供される。

モジュールは又初期化時にそのモジュールのアドレスを
決定するため論理アーピタヘインターフェースする能力
も含む。又全ての機能モジュールと論理アービタに接続
される情報バスも設けられている。

本実施例では、いくつかの機能モジュールを含むディジ
タル・プロセッサ・システムが開示されている。各機能
モジュールは少フエくとも１つの計算タスクを実行−１
″るように割当てられている。初期化時に、各機能モジ
ュールは順次論理アービタをアクセスし、論理アービタ
にそのモジュールの各々の計算タスク能力を含む情報を
与える。加えて、このモジュールは論理アービタにより
アドレスを割当てられる。機能モジュールと論理アーぎ
りとの間の全ての通信はこれら全ての装置を接続する情
報バスを介して発生する。論理アービタはシステム内に
どの能力が含まれているかを決定する機能を果たす。従
って、ある機能モジュールがその計算タスクは外界の機
能モジコーールにより実行されることを要求した場合、
論理アービタはタスクが線路上の機能モジュールにより
実行可能であるかどうか、もし可能である場合にはその
機能モジュールのアドレスを決定可能である。こ（７）
　機能モジュールのアドレスを得ると、第１０）機能モ
ジュールはタスクが第２の機能モジュールにより実行さ
れることを要求するメツセージを開始する。

このようにして、システムは初期化時に自己構成される
。

従って、この点に関連して、各モジュールが少なくとも
１つの計算タスクを実行する回路と初期化時にそのモジ
ュールの各計算タスク能力を含む情報を論理アービタへ
転送する回路とを含んでいるい（つかの機能モジュール
をディジタル・プロセッサ・システムは含む。各モジュ
ールはさらに初期化時にそのモジュールのアドレスを決
定するため論理アービタｔ−インターフェースする回路
も含む。さらに、全ての機能モジュールを論理アービタ
へ接続する情報バスが開示されている。論理アービタの
存在は初期化時における自己構成能力を与える。

〈好適な実施例の詳細な説明〉 本発明は適切な後面に任意の組合せで挿入可能な固体素
子機能モジュールを構成する方法を含む。

電源投入時にこれらのモジュールから構成されたシステ
ムは自己構成し、別々のモジュールに実装された機能は
メツセージを交換し高レベルで互いに会話するように全
ての必要なソフトウェア及びハードウェア連結を設定す
る。個々の機能モジュール（その各々は経営システム、
映像画像出力機能又は機械コントローラを実装する）は
使用されるシステムの残りの部分の知識なしにシステム
の部品として構成可能である。

上述した実装はボード取外しの間の柘気的損傷をさける
ためシステムの電源をオフすることを必要とする。これ
は本発明の例示用に定められた特定のシステム・バスの
制限である。これよりわずかに高価なシステム・バス設
計は自己構成機能モジュールの性能に影響を与えること
なく動的な挿入／取外しが可能である。好適な実施例は
システムの電源をオフするものである。固体素子ソフト
ウェアに関して業界では大量の話があったが、市販製品
はわずかな量であった。どの様な固体素子ソフトウェア
でも特定のプロセス又はアーキテクチャ及び命令セット
に必らず制限され、プロセッサ・メモリ・アドレス空間
の特定の位置にも限定されている。これらの制限は固体
素子ソフトウェアを他の型のプロセッサに使用すること
を制限する。しかしながら、本発明はその固有のプロセ
ッサ・メモリと入／出力を含み独立に動作を実行可能な
能動プラグイン部品（固体素子機能）を実装することに
より固体素子ソフトウェアの概念を著しく拡大する。望
ましい実施例のモジュールはＥバスに実装されるが、任
意の多重プロセッサ後面バスが同様の結果を得ることは
当業者には明らかである。

機能アーキテクチャ 本明細書で記述する実現化は機能対機能アーキテクチャ
として知られている非同期独立知能機能間の会話に対す
る理論モデルを基にしている。この種のアーキテクチャ
のこれ以上の説明Ｖ″！１９８１年９月６日の「電子設
計」に含まれ、これは引用により本明細１に含まれる。

この機能対機能アーキテクチャの基本モジュールはメツ
セージ交換として２個の非同期アクク間の会話を記述す
る。一方のアクタが第２のアクタにより実行されるべき
機能を要求すると、メツセージ沙求が第２のアクタへ送
られる。第２のアクタはその機能を実行し、応答を待機
している第１のアクタヘメッセージにより応答を送信す
る。メツセージは機能を実行すべきアクタへ通信媒体に
より送信される実行すべき機能のパラメータ化要求から
構成される。要求を送信すると、発信したアクタは他の
作業を続行するか、又は機能が実行されたことを示す第
２のアクタからの確認応答を待機する。本実施例では、
アクタは機能モジュールにより表現され、この機能モジ
ュールはマイクロプロセッサ、機能プログラムを記憶す
るための大量のＲＯＭメモリ、機能活動を支持するため
の大量のＲＡＭメモリを含むプリント回路板から構成さ
れる。最初の実装ではこれらのポーＶは電源と通信信号
を与える標準の後面に挿入される。第１図はこのような
後面を図示している。後面すなわちマチ−トートはシャ
ーシに含まれる。シャーシ１に挿入されるボードの絹３
かも８が図示されている。ボード３はユーザ端末２への
インターフェースを含んでいることに注意されたい。ボ
ード３はニーずとボード・システムとの間の機能インタ
ーフェースを与えるユーザ応用ボードを表わす。ボード
４は全体メモリ・ボードである。ボード５．６，７は機
能ライブラリから選択されたポーＶを表わし、ポーｖ８
は特定のニーずに対して特別に設計された機能を実装す
るニーずの特殊注文開発機能ボードを表わす。

望ましい実施例では、シャーシ１はＥバス通信基準を実
装している。Ｅバス・、システムは１９７８年９月テキ
サス・インストラメント・ヨーロッパ半導体グループに
より出版された出版番号第ＭＰ４０２号のアル・トフ他
による「Ｅバス・システム設計」という題名のテキサス
・インストラメント出版物に詳細に記述されており、こ
れは引用により本明細書に含まれろ。このバス基準によ
ると、後面バスは無数の機能モジュールに加えて受動全
体（ＲＡＭ　）メモリ・モジュールを含む。第２図は標
準的なＥパス構造のブロック図を表わす。モジュールＡ
、Ｂ、　Ｃはマイクロコンピュータ又はマイクロコンピ
ュータ能力を含む機能モジュールを表わす。「共通工１
０」と記されたブロックはＥバスにより外部周辺装部に
アドレス可能な入出力インターフェース回路を含む。加
えて、モジュールＡ、Ｂ、Ｏの各々は特定のモジュール
がＥパスをアクセスすることなく情報を入出力可能とす
る各各固有の入出力回路を含んでいろことに注意されタ
イ。Ｅパスへの実際のモジュール接続は犯６図に図示さ
れている。Ｅバス規ＩｉＩ″は６本のアナログ・バス線
路、６本の通信レジスク装置（ＣＲＵバス線路）１６本
の電１源線路、２０本のアドレス・データ線路、１６本
の制御線を含んでいることに注意されたい。

Ｅバス規準によると、裁決機構が存在して一時に１個の
みのモジュールがバス（従って全体メモリ）へのアクセ
スを得る。バスへのアクセスを得た機能モジュールはバ
ス・ロックを発して他σ）モジュールが短時間バスをア
クセスすることを防止する。これは全体メモリに対して
非割込演算を実行可能とする。機能モジュールに配置さ
れたプロセッサはその時間の大部分をローカル・メモリ
と工１０を用いてローカル機能を実行することに消費し
、メツセージ又は応答を送受信するため、又（言全体メ
モリへ読取書込をするためＥ／々スをアクセスするのみ
である。

従来のコンピュータ・システムと異なり、中央プロセッ
サがない。システムは個々の機能モジュールを通信装置
へ挿入することＫより構成される。

第４図はこのようなモジュールの１つを図示する。

この場合、通信装置は全体メモリ・モジュールを含む後
面バスから構成される。システムはｌぐス全体メモリに
記憶された受動データ構造を介して完全に管理される。

システム中の各機能モジュールの能力を含むものと１．
て全体メモリを考えてもよい。各機能モジュールは全体
メモリ中のデータ構造に対して実行可能な合法な演算を
定める読取専用メモリ（ＲＯＭ　）コードを含む。全体
メモリをアクセスするモジュールは全体データ構造に対
して任意の合法な演（至）を実行可能で、又これを合法
な状態にしておかなければならない。全体メモリ中のデ
ータ構造は、システム中の各機能モジュールに対する機
能要求を実装する機能モジュール（ａ）に機能名又はコ
ードを関連づける機能表を含む。各各の異なる機能は全
体で他と区別できる識別名又はコードを有する。機能要
求は機能名又はコードに続く機能パラメータ（あれば）
を含むデータ、・ブロックの形式を取る。このデータの
パケットはメモリ中を移動し、その一体性に影響するこ
となく任意形式のデータ・リンク又は伝送回路網により
伝送される。機能要求を送信するため、発信機能モジュ
ールは全体機能表から必要な機能の名前又はコードを決
定する。このモジュールは適切な機能モジュールに対す
る全体メモリ中の要求待行列に機能要求を追加し、要求
が未処理であることを指示するためこの機能モジュール
へ割込ヲかける。全体データ構造の一体性を保持するこ
とを保証するため、適切な場合には非割込操作が用いら
れる。すなわち、ある機能モジュールが全体メモリへ読
取又は書込を行なっている時、他の機能モジュールは同
時アクセスを制限されている。

第５図は本発明の好適な実施例のモジュール配置を図示
する。ブロック１００は割込送°受信論理を含む。信号
１０９はＥパス割込情報を割込論理ブロック１００へ通
信する。これらの信号は工ＮＴｚＲＲｕｐＴ（ｎａＴｚ
ｕ−）、工ＮＴＥＲＲＵ’ＰＴ　ＡＯＫＮＯＷＩＪＤＧ
Ｋ（ＩＮＴＡ−）、ＢＵＳ　０ＬＯＣＫ　（ＢＵＳ　Ｃ
ＬＫ　）、ＢＵＳ、Ｙ（ＢＵＳＹ−）、を含む。■Ｎ　
ＴＢＲＲＵＰＴ信号は割込制御ブロック１００ヘインタ
ーフエースするａ路１０９にも含まれる多重化アドレス
されたデータ・バス上の割込コードの存在を示す。割・
込論理ブロック１００は又外部メツセージ割込が存在し
ていることをｃｐｕに知らせるためＣＰＵブロック１０
４へ直接入力される線路１１６も含む。又、ｃｒｔｙ　
１０４はモジュール・ボーげ内部の内部割込用の線路１
１７も含んでいろことに注意されたい。割込論理１００
とｃＰＵ　１０４への主通信路はＯＲＵ入出力バス１１
３である。ＣＲＵバス１１３も又バス・アービタ１０１
に接続されている。バス・アービタ１０１はＥバス裁決
制御線ＧＲＡＮＴ工Ｎ　、　ＧＲＡＮＴＯＵＴ　。

ｂｔｙｓｃＬｏｃｘ　（ＢＵＳＯＬＫ−）、ＢＵＳＹ　
（ＢＵＳＹ−）に接続される。線路１１５はバス・アー
ビタ１０１をＯＰＵ　１０４に接続し、割込要求緋であ
るＩＲＱ工と放送要求線であるＢＲＱ、とを与える。拡
張アドレス線はＯＲＵバス１１３により線路１１１を駆
動するドライバ１０２を介してＥバスへ接続される。ロ
ーカルＯＲＵ入出カブロック１０５は機能モジュール・
ボード上の装置のローカルＯＲＵ入出力インターフェー
ス回路を含む。

ＣＰＵ　１０４＆’；！又ボーＶに対してローカルなア
ドレス／データ・バス１１８により内部ボード部品に接
続される。しかしながら、このアドレス／データ・バス
１１８はＥバスに接続されているバッファ・ドライバの
組１１３に接続されて、メモリ・イネーブル（ＭＥＭＥ
Ｎ−）、ＡＤＤＲＥＳＳ　ＬＡＴＣＨ（ＡＬＡＴＯＨ）
、ＤＡＴＡ、ＫＮＡＢＩ］ｌＯ（］）ｌｉｊｌＪ−）、
ＷＲＩＴＥＥＮＡＢＬＦｉ　　（ＷＥ−）、ＭＫＭＯＲ
Ｙ　ＷＩＤＴＨ（Ｂビット又は１６ぎット転送を示す）
、現在のバス・クロック・サイクルでメモリ・サイクル
が完了されることを示すＲＥＡＤＹ（ＲＥＡＤＹ−）を
含む線路１１２を与える。アドレス／データ・バス１１
８はバス・ドライバ１０３を介してＥｌ々スのＡＤＩ０
からＡＤＩ　１５線路ヘアドレス又はデータを与える。

しかしながら、最も重要１よことは、Ｃ！ＰＵ　１０４
は、例えばＥＰＲＯＭメモリ１０６、ＲＡＭメモリ１０
７、ボード上の又はこのボードに直接インターフェース
された装置をアクセスするためのローカル・メモリ・マ
ツプと入出カポ−）−１０８を含むその内部メモリへア
ドレス／データ・バス１１８を介して接続されているこ
とである。

割込論理 メツセージ伝送はソフトウェア・モジュール間の同期と
通信の手段として広く受は入れられている。さらに、メ
ツセージ伝送は分散した機能モジユ・−ルの制御用に魅
力ある基礎を与える。相互作用する機能モジュールの並
列開発を容易にするため、メツセージ伝送機構は厳密に
定義されなければならない。従って機能が物理的に分散
している時、相互接続媒体又は通信媒体は、システムが
その全体の目的を達成するため協働する個体間のメンセ
ージの経路づけな可能としなければならない６多重プロ
セッサ・システム内では、外部刺激に応答するタスク実
行の再配置は割込と同義語である。

以下は機能メツセージ・サイクルを支持するＥバス上に
実装された割込機構の定義である。第、６図はＥパスに
接続された６個の機能モジュールを図示する。各機能モ
ジュールはローカル割込、すなわちボード上に含まれる
装置から又はそのボードにのみ接続された装置からその
特定のボードによってのみ受信される割込と、割込伝送
及び割込受信ブロック１５０．１５１を介したＥバスか
らの割込とを受取る能力を含むことに注意されたい。

システムの性能を最大とするため、メツセージ伝送に能
動的に関連する処理モジュールのみが割込論理を含む。

本発明の好適な実施例におけるメツセージ転送に用いら
れる機構はシステム・ス・ルーメン）−、−ｆなわち単
位時間当りの完了タスク数に対して最も重大な影響を有
する。メツセージ指向型システムでは機能能力とスルー
プットに対して比較した時制御オーバーヘラ°Ｖが最小
であることは絶対的である。最適には、メツセージ伝送
と管理タスクを機能ハードウェアと並列に実行する装置
へ割当てる。これらの装置は割当てられたメツセージ・
バスへのアクセスを有する。本実施例に関連する基本シ
ーケンスは機能呼出と呼ばれ、第７図に図示されている
。図面かられかるように、６レベルの割込確認がある。

第ルベルはベクトル転送確認である。これは最下レベル
の確認で、送信ハードウェアが試行ベクトル転送に関し
てメツセージ管理へ知らせる。このレベルは第７図の線
図に示されている（工ＮＴＡ　）。モジュールＡの管理
部は；モジュールＢ受信部へ割込付勢（ＩＮＴＥ−）信
号を送る送信ハードウェアへメツセージ管理部を介して
割込送信要求を開始する。受信部はモジュールＢメツセ
ージ管理部へ知らせてモジュールＢソフトウェアと通信
する。モジュールＢ割込受信ハードウェアは、モジュー
ルＡ送信論理部へ割込確認（ＩＮＴＡ−）信号を送信す
ることにより受信した割込を確認する。確認の第２レベ
ルはソフトウェア確認である。これは呼出し機能部（第
７図のモジュールＡ）に対して応答機能部（第７図のモ
ジュールＢ）により要求が待行列に入れられたことを知
らせる。これは第７図で「ＡＣＫ」として示されている
。特に、モジュールＢのメツセージ管理部は；モジュー
ルＡ割込論岬受信部へ割込付勢（工ＮＴＥ−）を送信す
る割込・・−ドウエアを介して確認を開始する。工ＮＴ
Ｅ信号を受信すると割込論理受信部はＩＮＴＡ−又は工
ＮＴＥＲＲＵＰＴ　ＡＣＫＮＯＷＬＥＤＧＥヲモジュー
ルＢ割込ハードウェアへ返す。モジュールＡ　割込受信
ハードウェアは又モジュールＡメツセージ管理部へ知ら
せ、この管理部は又メツセージ要求が待行列に入れられ
たことをモジュールＡソフトウェアに知らぜろ。応答１
″′る機能部が要求に答えられない場合には否定確認が
送信される。

確認の第６レベルは返答確認である。呼出し機能部（第
７図のモジュールＡ）へのこの確認は、応答機能部がそ
σ）タスクを完了し、結果が利用可能であることを意味
している。第７図を参照すると、モジュールＢ応用ソフ
トウェアはモジュールＢメツセージ管理部への返答を開
始し、この管理部は又モジュールＢ割込送信ハードウェ
アを介して割込を開始する。割込送信ハードウェアはモ
ジュールＡ割込受信部へのＩＮＴＥ又は工ＮＴＫＲＩ（
ＵＰＴ信号を開始する。モジュールＡは工ＮＴＡ−信号
によりモジュールＢ割込送信部に応答する。割込返答を
受信すると、モジュールＡ割込受信部はモジュールＡメ
ツセージ管理部へ知らせ、この管理部はモジュールＡ応
用ソフトウェアＶＣ機能部の結果が利用可能であること
を知らせる。これらの操作の割込ベクトルは１６ビツト
語で、その最初の５ビツトは目的地識別子１次の２ビツ
トは転送コード、次の５ビツトは発信識別子、最後の４
ビツトはシーケンス番号に割当てられている。２ビツト
転送コードは送信操作、返答操作、確認、確認待機の指
示子を含む。この転送コードはベクトル転送の性質を定
め、全体メモリをアクセスすることなく確認された機能
要求を待行列に入れることを可能とする。目的地及び発
信地識別子はもち論、割込の目的が−Ｖと割込の発信ボ
ードを識別する。シーケンス番号は未決要求の数を表わ
す。この未決の要求数は全体メモリで記憶可能である。

従ってこのシーケンス番号はこの特定のベクトル転送が
全体メモリ割込記憶表中Ｑ）どの項目に関係しているか
を定めろ。割込サイクルを開始″１″るため、Ｅバス・
アービタへ割込要求ビット、すなわちｌ−ＩＲＱ工」を
男込むことにより転送要求か出される。開始したプロセ
ッサはここでローカルな実行を再開可能であり、一方Ｅ
バス・アービタと割込論理剖はバス裁決制御とベクトル
転送を処理する。ベクトル転送が失敗ｔ７た場合にのみ
ローカル・プロセッサは割込まれて適切な動作を行なう
。

第８図は割込処理のタイミングを図示する。システム・
バスの制御はＩＮＴＫが作動低状態に駆動された時に送
信割込論理部により行なわれる。これにより各ボーＦ・
モジュールは放送ベクトルの目的地フィールＶを自身の
識別子と比較し、等しい場合にはＩＮＴＡを作動低状態
に駆動する。全サイクルの間バス制御が保持されろこと
を保証するためＢＵＳＹが作動低状態に駆動されろ。第
８図を参照すると、線路１７５は送信モジュールからの
割込付勢送信を表わす。線路１７６は送信モジュールに
より送信されろ割込確認を表わす。線路１７７はＢＵＳ
Ｙ線路である。全ての稟象はＢＵＳＯＬＯＯＫ　（Ｂｕ
ｓｃＬＫ）の正の転移に同期されている。

これはタイミングがクロック周波数のみの関数で？ニー
ティ・サイクルの関数ではないことを保証する。各受信
モジュールは割込ベクトル・バッファを有する。これは
要求が命令されるのと同じレベルの深さにすることがで
きる。バッファが満員の時、すなわちローカル・プロセ
ッサが長時間の間全体割込に答えられない場合、これ以
上のベクトルは拒絶される。第８図の線路１７８に示す
ように、工ＮＴＡの持続時間を延長することにより受信
モジュールはこのことを送信モジュールへ信号する。第
６のバス・クロック（ＢＵＳＣＬＫ　）の間にビジィ線
は解放されて裁決と後面回転速を可能とする。シーケン
スを保持するため開始された割込要求ビットは工ＮＴＡ
によりリセットされる。送信ハードウェア・インターフ
ェースにより３つの診断割込が発生可能である。第１は
物理的なバス故障であり、第２は目的地モジュールがそ
のアドレスに応答しないことを示している。これには多
くの理由、１−なわちボードが取外されているが又はシ
ステムから自分を切離したとか、が渚えられる。

第６の割込診断は目的地モジュールがベクトルを記憶、
不可能である場合である。診断割込のこの組合せは相当
な範囲の故障診断と動的システム再構成を可能とする。

又第８図に示した割込サイクルの間で、送信モジュール
はｒＴ２、Ｔ３、Ｔ４Ｊと記した時間の直前で工ＮＴＡ
をサンプルすることに注意されたい。Ｔ２で工ＮＴＡビ
ットが０の場合、これは物理的なバス故障を指示し、送
信プロセッサは適切なローカル動作を取るべきである。

しかしながら、Ｔ２後にＩＮＴＡが１の場会、転送は正
しく処理されている。Ｔ３の終了時にＩＮＴＡがＯの場
合、受信モジュールは応答している。工ＮＴＡが１の場
合、目的地モジュール、すなわち意図した受信部はもは
や存在しないか又は応答を停止している。

Ｔ４の終了時にＩＮＴＡが０に等しい場合、目的地バッ
ファは満員で送信プロセッサはこの転送要求を待行列に
入れなければならない。しかしながら、ＩＮＴＡが１に
等しい場合、ベクトルは正しく転送された。

第９図は第５図の１００の受信割込論理を図示している
。バッファ２００，２０１は割込論理１００により受信
された１６ビツト・アドレスデータ線を受信する。上部
５ビツトはブロック２０３に記憶されたボードのアドレ
スと目的地アドレスを比較する比較器であるブロック２
０２へ入力されることに注意されたい。割込ベクトルの
残りの情報、ｊなわち転送コード、発信地識別及びシー
ケンス番号はブロック２０４へ送られ、比較器２０２に
より決定されるようにこの割込がこのボーｒを意図した
ものである場合にこの情報をロードする。ブロック２０
３はヴ−ｖからプログラム可能であることに注意すべき
である。ブロック２０３中のこの識別名は図示していな
いデータ線によりＣＲ■バスによってロード可能で・あ
る。この情報は全体メモリから出てモジュールＣＰＵ　
＠能識別レジスタに含まれる。このレジスタは電源投入
手順時に常にローｒされる。第９図の残りの論理部は図
示するようにＥバスヘエＮＴＡ−信号を戻す論理部を図
示する。ＯＲＵバスと共に工ＮＴＡ−とＩＮＴＥも図示
するようにボード上プロセッサへ送られる。この論理部
は前述したようにパス・クロック（ＢＵＳ（、ＬＫ　）
を割込信号ＩＮＴＫＩ！ｌ−姓信１−ることに注意され
たい。

第１０図は第５図に示した割込論理ブロック１００の送
信割込論理を図示する。ブロック２１０として示したボ
ード上のＣＰＵは、ＩＲＱＩ−信号をＢパス・アービタ
ーブロック２１１へ送信させることにより割込を開始す
ることに注意されたい。

付勢ベクトル・バッファ信号は実際のベクトルを送信す
る論理部へ送られる。図示した残りの論理部はＥバスか
らＩＮＴＡ−を受信し、図示した様に３つの内部ローカ
ルＣＰＵ割込ラッチ信号を発生する。パス・クロックも
この論理部に受信されて前述したようＫ　ＢＵＳＹ−信
号を発生するのに用いられる。

第１０図でブロック２１１として、第５図でブロック１
０１として示されているＥパス・アービタは第１１図に
図示されている。パス・アービタはＥパスへのモジュー
ルのアクセスの優先度を決定する。特に、Ｅバス書シス
テム内のモジュールの優先度は（）ＢＡＮＴＩＮ　／　
ＧＲＡＮＴＯＵＴ線路を参照して決定される。決定は直
列又は並列の２つの形式を取りうる。直列優先度は全て
のモジュールが唯一の優先度ランクを有することを必要
とする。並列優先度はある種のモジュールが同じランク
を有することを可能とする。Ｅパスは以後詳細に説明す
るディジー・チェイン原理を用いて直列優先度制御を支
持する。パス獲得の指定は優先度決定が透明であること
を保証しているため、特別な応用例では並列優先度制御
も可能である。しかしながら、直列優先度制御の利点は
、追加ハードウェアを必要としない点である。並列バス
裁決は前述したテキサス・インストラメント社によるＥ
バス拳システム設計マニュアルに記述さねでいる追加の
ハードウェアを必要とする。直列優先度制御では、シ・
ヤーンの個々のスロットは一定の優先度が割当てられる
。各スロットで、あるモジュールのＧＲＡＮ’Ｉ’ＯＵ
Ｔ線は次のモジュールのＧＲＡＮＴＩＮ線に接続される
。これは一方向から他方へ減少する線形番号骨は又は優
先度のランク、すなわち一方のスロットが最高の優先度
を有しシャーシの他端は最低の優先度を有する番号付が
生じる。パスの制御に必要な他の信号、ＢＵＳＹとＢＵ
ＳＣＬＫ−は各スロットで並列に利用可能である。直列
優先度チェインが正しく動作するためには、Ｇ）ＩＡＮ
Ｔ線は破断してはならず、このことはシステム中のボー
ドに空のスロットがあってはならないことを意味する。

これが可能でない場合には、ボード間の空スロットでＧ
ＲＡＮＴＩＮとＧＲ八へ′Ｔ！′ＯＵＴは接続、すなわ
ち背面のジャンパを用いて結合されなければならない。

この説明はＥパス仕様の要求であり、本発明が異なるパ
ス・アーキテクチャ上に実装される場合には本発明によ
り必要とはされないことに注意すべきである。Ｅバスの
占有を意味するＢＵＳＹ−線と共にＧＲＡＮＴＩＮ線は
基本的にはバス獲得を制御する。

内部パス要求がモジュールに発生した場合、ＧＲＡＮＴ
ＯＵＴ線はＢＵＳＣＬＫ−と同期して調時される低レベ
ルにセットされる。以後ＢＵＳＹ−と（）ＲＡＮＴＩＮ
の段ｌｄ：ＢＵＳＣＬＫ−の各正縁上で評価される。Ｅ
パスが占有されておらず（ＢｔＪ８Ｙ−が高レベル）、
ＧＲＡＮＴＩＮが作動（高レベル）の場合、ＢＵＳ線を
作動させることによシバスの獲得が発生可能である。

ＢＵＳＹ−が作動又はＧＲＡＮＴ　Ｉ　Ｎが不作動の場
合、Ｅバスがあくまでバスの獲得は遅延されなければな
らない。

モジュールがＥバスを支配していて、優先度の高い他の
モジュールがバスを要求した場合（ＧＲＡＮＴＩＮが非
作動となる）、現在のサイクルが実行された後パスを解
放しなければならない。唯一の例外は割込まれてはなら
ない特別のサイクル、例えば多重プロセッサ又はコンピ
ュータ動作でのシステム・フラッグの検査とリセットの
場合である。

第１１ａ図、第１１ｂ図、第１１ｃ図ばＥバス・アービ
タ回路を図示する。本発明の好適な実施例では、この回
路はケートアレイを用いて実装される。前述のバス裁決
機能を実行している時のこの回路は図示入出力を理解す
ることにより最も良く理解できる。第１１ａ図で、ＲＦ
ＳＥ’］’信号（ｌ５ＥＴ　）ばＥバスからモジュール
により受信され、モジュール・アーピトレ・−夕を初期
化する機能を果す。割込要求信号（工ＲＱＩ　−）はＣ
’ＰＵから受信されて、アービタにＣＰＵがＥバスを介
して割込ベクトルを送信しようとしていることを知らせ
る。割込ベクトルの送信は又ＩＮＴＥＮ−信号の伝送を
生じさせる（　ＩＮＴＥＲＲＵＰＴ　ＥＮＡＦＩＬＥ　
）。次の信号はＣＰＵからのローカル・クロック（ＬＣ
ＬＫ　）で、ＥパスからＴＲＡＮＳＦＥＲＡＣＫ、Ｎ０
ＷＬＥＤｔ）Ｅ信号を受信した時にＣＰＵへのＲＥＡ、
ＤＹ倍信号伝送を同期させるために用いられる。ＴｎＶ
＜ｇ　ＯＵＴ　ＥＮＡＢＬＥ　（ＴＯＥＮ　）信号はＣ
ＰＵから発して、２つの状況の内の１つか発生した場合
にアービタからの時間切割込を可能とする。第１の状況
は、メモリをアクセスしようとしてメモリがアドレスを
受付けない又はアドレスが存在しないために試行が不成
功に終った時である。第２の状況は、アービタがＥバス
をアクセスしようとしである時間の間Ｅバスをアクセス
不能な時である。次の信号はＢＵＳ　ＲＥＱ、ＵＥＳＴ
　（ＢＲＱ　）でＣ’ＰＵから来てＣＰＵがアドレス又
はデータをＥパスへ乗せようとしていることを指示する
。ＣＰＵからバス要求を受信した時バス・アービタは解
放するまで又はより高い優先度アクセスを受信するまで
Ｅバスを制御することに注意すべきである。次の信号は
ＢＵＳ　ＲＥＱＵＥＳＴＩＮ　（ＢＲＱＩＮ　’）で、
この特定のモジュールがバスへの一時的アクセス’ｅ要
求していることをより優先度の高い装置へ指示するため
に用いられる。ＣＰＵからバス・ロック（ＬＯＣＫ　−
）信号が発生してメモリ処理を完了するためバスをより
高い優先度のアクセスからロックする。全体メモリの読
取／書込又は修正サイクルを完了するため他のモジュー
ルがバスをアクセスすることを制限するためにこの信号
は必要である。ＣＹＣＬＥＥＮＤ（ＣＹＥＮＤ　）信号
を用いて異なるアービタ間でＥパスの転送を制御する。

これはこのモジュールによる最後のバス・アクセスを定
める最終演算の性能を指示する。この信号ばＣＰＵから
発する。第１１ｂ図は図示するように第１１ａ図と第１
１ｃ図の論理回路に接続される論理回路を図示する。第
１１ｃ図で、ＩＮＴＥＲＲＵＰＴ　ＥＮＡＢＬＥ　（Ｉ
ＮＴＥＮ　−）信号は前述されていて１サイクル時間の
割込要求を意味する。この特別な信号は全てのモジュー
ルの割込受信ラッチで用いられて割込ベクトルが送信さ
れていることを表示する。ＧＲＡＮＴＯＵＴ信号（ＧＲ
ＡＮＴＯＵＴ　）は低い優先度を有するモジュールがバ
スを獲得していることを表示する。モジュール内で内部
バス獲得が生じた場合、よシ低い優先度のモジュールに
よるバス獲得を阻止するためＢＵＳＣＬＫと同期してＧ
ＲＡＮＴＯＵＴ線は不作動にならなければならない。Ｅ
パス・システム設計マニュアルに記述されているように
並列優先度裁決システムでは並列要求（ＰＲＢＱ　）信
号を用いるべきである。この信号はアービタから発して
並列優先度管理部へ送られる。ＢＵＳＹ　（ＢＵＳＹＩ
Ｎ　−）信号は転送がバス上で生じていて、バスにアク
セスするためにモジュールは待機してバスを獲得しなけ
ればならないことを表示している。ＢＵＳＥＮＡＢＬＥ
線（ＢＥＮ）はこのモジュールがバスを制御しているこ
とを表示する。この信号は内部用にアービタからＣＰＵ
へ転送される。バス・クロック（ＢＵＳＣＬＫ　）　Ｍ
　号は前述したようにＥバスのクロックである。この信
号は一定のシステム・クロックとして作用し、全てのバ
ス制御動作はこのクロック信号の止縁と同期している。

このクロック信号はマイクログロセツサ・モジュール又
は独立のクロック発生器のどちらかで発生可能で、多重
プロセッサ・システムではバスクロックはローカルなマ
イクロプロセッサ拳クロックとは非同期も可能である。

ＧＲＡＮＴ、　ＩＮ信号（ＧＲＡＮＴ、ＩＮ　）はより
高い優先度のモジュールはバスを要求していないことを
表示する。バスの制御を行ないだいモジュールは、バス
の裁決が生じる前にＧＲＡＮＴＩＮとＢＵＳＭ−を評価
しなければなラナい。モジュールへの０ＲＡＮＴＩＮ入
力は次に高い優先度のモジュールのＧＲＡＭ’Ｊ、”Ｏ
ＵＴ入力である。モジュール認可線が不作動となった場
合、これはそのＧＲＡＮＴＯＵＴ線を最小遅延で不作動
にセットしなければならない。転送確認（ＴＲＡＣＫ　
）信号は全体メモリ又はバス上の他の大量メモリ装置か
ら受信されてメモリーアクセスが完了したことを指示す
る。転送確認信号の受信はメモリ・アクセスの完了を表
示するためローカルＣＰＵへ送られるＲＥＡＤＹ−信号
を発生する。第１１図に示されている最後の信号は、前
述した２つのバス状態の内の１つを表示するためのＣＰ
Ｕへの時間切割込を表示する時間切（Ｔｏ　−）信号で
ある。

第１２図はバスのモジュール強制再裁決のタイミングを
示す。モジュールがバスを支配していると仮定すると、
ＢＵＳＹ−が作動して他のモジュールがＥバスを占有し
ていないためＢＵＳＣＬＫ−と同期してＧＲＡＮＴＯＵ
Ｔが作動にセット可能である。バス制御の迅速な交換を
達成するため、最終のＢＵＳＣＬＫ−サイクルの間で可
能な限り早（ＢＵＳＹ　−を解放しなければならない。

ＢＵＳＣＬＫ−の以後の止縁で次のバス裁決が生じ得る
。

第１３図の例は以下の状況を仮定している。第１に、Ｅ
パスは全てバスを支配可能なモジュール１（最高優先度
の割込モジュール）、モジュール２（中間優先度のプロ
セッサ・モジュール）、モジュール６（最低優先度の割
込モジュール）を含む。加えて、モジュール２．３は事
実上同時に内部バス要求を受信する。モジュール２はバ
スに対する制御を有し、割込サイクルに対してモジュー
ル１により割込まれる。これは再びバスをアクセスして
その所要バス操作を完了する。モジュール３ばＥバスが
フリーとなり、高い優先度の要求がない時にＥバスを占
有する。第１６図はこの例のタイミング図を図示してい
る。第１のＢＵＳＣＬＫ　−サイクル後、ＧＲＡＮＴＯ
ＵＴ線はモジュール２と６の内部バス要求によシ低にセ
ットされる。ＢＵＳＣＬＫ−の次の止縁で、モジュール
２はモジュール６より高い優先度産有しているため（モ
ジュール２の（）ＲＡＮＴ　Ｉ　Ｎが高）モジュール２
がＥバスを獲得する。

モジュール２のバス裁決はモジュール１がらの要求によ
シ割込まれるが、モジュール１は割込コードを送信する
だめに（ＩＮＴＥＮが低）　１．　ＢＵＳＣＬＫ　−サ
イクルの間のみバスを占有する。ＢＵＳＣＬＫの１サイ
クルの間パスを占有可能なＥパス上のモジュールはＢＵ
ＳＹ−を低にセットする必要はない。モジュール１は割
込サイクルの開始にそのＧＲＡＮＴＯＵＴ出力を高にセ
ットしたため、モジュール２は次の止縁ＢＵＳＣＬＫ−
でこのバスを再び獲得可能である。

いわゆる短時間バス裁決はバスが１つ以上のモジュール
によ多制御されている時に時間を浪費しないことを保証
する。Ｉ　ＢＵＳＣＬＫサイクルの間のみＥバスを占有
する時でも割込モジュールがＢＵＳＹ−を低にセットし
た場合、以後のＢＵＳＣＬＫ−サイクルは失われる。モ
ジュール２がそのバス転送を完了した後、モジュール乙
の短時間バス・アクセスが発生する。

初期化 標準的には、デュアル・インライン・スイッチをセット
すること又は適切なアドレス・デコードＦＲＯＭ等を設
けることによυマイクロコンピュータ・ボード・モジュ
ールはシステム中の特定位置（メモリ・アドレス、スロ
ット位置等）に予め構成されていなければならない。シ
ステムを操作するソフトウェアをソフトウェア開発ツー
ルを用いて設定して固定位置のみのボードと相互作用し
なければならない。しかしながら、本発明の目的はこれ
らの全てを不要とすることである。機能モジュールはハ
ードウェアで設定したアドレス又は位置を有していない
。代りに、システム電源投入時にソフトウェア及びハー
ドウェア・アドレスが自動的に設定される１、電源投入
初期化シーケンスは機能要求のレベルで機能を互いにリ
ンクするのに必要なことを実行する。言い換えると、初
期化後システム中のどこかに存在する機能を呼出すため
に必要な全てのことは、唯一に定義されているその名前
又はコードを知ることである。機能要求は予めプログラ
ムされて応用機能モジュールに記憶されているか、又は
操作員によるシステム操作の間に入力される１１本明細
書で記述する初期化機構の第１の要求は、全ての機能モ
ジュールによりアドレス可能であυ、電源投入時に既知
状態に初期化する全体バスによりアクセスされるメモリ
位置又はレジスタである。初期化カウンタと呼ばれるこ
の位置は唯一の絶対アドレス（メモリＣＲＵ又はその他
）を有し、全てのシステムは同一環境（すなわちＥバス
）を用いている。第２の要求は、Ｅパス・アーピトレー
タとして記述したようなバス裁決／バスｅロック機構が
バスへのアクセスを制御することである。初期化ゾロセ
スは以下の様−に進行する。

１、システムの電源投入、 初期化カウンタが既知状態に設定される。

２、全ての機能モジュールがバスへのアクセスを競う、
。

６、バス・アービタは１つの機能モジュールのみがバス
へのアクセスを獲得し、これはバス・ロックを主張して
初期化カウンタを読出す。

４、初期化カウンタがｒＯＪの場合、この機能モジュー
ルは、 ａ）全体メモリ中の全体構造を設定し初期化し、 ｂ）自身をモジュール１として識別し、Ｃ）割込番号１
に応答するためそのプログラム可能な割込と割込確認機
構を設定し、ｄ）これらの機構をモジュール１又は割込
番号１と関係づけるコードと共に全体機能表へ実装可能
な機能名のリストを追加し、ｅ）全体初期化カウンタを
読取１に増加させ、ｆ）バス・ロックを取外してバスを
解放し、ｇ）バスを再びアクセスしようとする前に遅延
を実行する（その間口−カル初期化が実行可能である）
。次いで以下のシーケンスが１回以上実行される。

５、他の機能モジュールがバスへのアクセスヲ獲得し、
初期化カウンタを読出す。

６、カウンタがｒｎＪの非零値を鳴していることを見て
、このモジュールは全体バス構造を初期化、設定しない
が、ａ、）自分をモジュールｎ＋１と識別し、ｂ）割込
番号ｎ＋１に応答するためそのプログラム可能な割込機
構と割込確認機構を設定し、Ｃ）これらの機能をモジュ
ールＮ＋１又は割込Ｎ　＋１と関係づけるコードと共に
全体機能表へ実装する機能名のリストを〕旦加し、ｄ）
全体初期化カウンタを読取値ｎ　＋１へ増加させ、ｅ）
バス・ロックを取外してバスを解放し、ｆ）バスを再び
アクセスする前に遅延を実行する、。

これに続く一定時間後、モジュールは遅延し、機能モジ
ュールはその定められた操作を実行する必要に応じてバ
スをアクセスする。ある機能モジュールは他のモジュー
ルからの要求に応答してこれらの操作を行なうのみでお
る。遅延時間は全ての初期化が実行されることを保証す
る程十分でなければならない。システム中のモジュール
の数が不定であるため初期化が完了したことの積極的な
指示は与えられない。システム中に存在しないモジュー
ル又はシステム中でまだ構成されていないモジュールへ
あるモジュールが機能要求を送信した場合、標準のエラ
一応答が要求機能部へ送信されるためシステムの一体性
は保持されている。遅延時間、初期化カウンタの絶対ア
ドレス、割込及び割込確認のコードのようなある種のパ
ラメータは特定の背面環境の特性に応じて選択され、こ
の環境では常に固定されなければならない。共通メモリ
とメモリへのアクセス用の裁決／スロット機構を有する
独立のモジュールを可能とする各環境に対して作動する
上記機構のある種の変形を定めることも可能である。加
えて、ある種のモジュール割込機構も著しく望ましいも
のではあるが、これは各モジュールによる同一の共通メ
モリの規則的ポーリングに置換え可能である。

初期化カウンタの電源投入状態を保６正することが不可
能な場合、多分ジャンパの設定によりある機能モジュー
ルを初期化器として定める上記シーケンスの変形も使用
可能である。ジャンパを読取ることにより自分を識別す
るこの初期化器はバスをアクセスして位置カウンタの初
期値を設定する。

全ての他のモジュール（自分を識別し初期化器ではない
とした）はバスから離れてとどまり、共通の既知の値に
その応答を初期化する。上記項目を実行した後、初期化
器は全てのモジュールに割込をかけ、これらのモジュー
ルはバスを競って上述の項目５．６を繰返す。

この機構は全てのモジュールが同一のソフトウェアを有
するべきであるという要件を保存する１゜１つ以上のモ
ジュールでジャンパ設定を必要とするためわずかに満足
度が低減する。しかしながら、バス・クロックを発生す
るためいずれにせよ１つのモジュールを設定する必要が
あるＥパスに使用できる。、　ＢＵＤ（、’ＬＫ−をセ
ットし、モジュールを初期化器として識別するために同
一の物理的ジャンパが設計される。１組のジャンパ以上
又はこれを全然有しないシステムは単に初期化しない。

この初期化シーケンスを実行するコードは各機能モジュ
ー　ル１７）　ＲＯＭに含まれている。第１４図は上述
の初期化シーケンスの流れ図を図示していることに注意
されたい。第１５図はこの種の１アルゴリズム」の他の
別個を図示している。第１５図の「アルゴリズム」はＥ
パスに好適なものであることに注意しなければならない
１．バス組立時に１枚のモジュールをセットしてシステ
ム・クロック（ＢＵＳＣＬＫ　）を駆動しなければなら
ない。これは「Ｂｕｓｅｒ、ｘ　、Ｊを入力又は出力と
して決定する１個のジャンパ初期化スイッチの設定を必
要とする。このスイッチの状態はプロセッサにより読取
られ、１つのモジュールのみをシステム初期化器として
識別して全体メモリ中のデータ構造を設定するために用
いられる。、第１６図は接続操作の流れを図示し、これ
によシモジュールは特定の機能を見出すべき機能識別名
又はモジュール・アドレスを機能識別子表から決定する
。第１７図及び第１８図は機能要求の送信及び受信の流
れを図示する。受信アルゴリズムは関係するモジュール
へのベクトル化割込の受信時に作動される。

一般に自己構成システムが全体メモリを持つことは必ず
しも必要ない。全体メモリ中の表により実行される役割
は、表又は自己固有の等刷物を含む固定アドレス又は識
別子を介してアクセスされる機能モジュールの１つによ
り代って実行されてもよい１．このような場合全体メモ
リは必要ない。

この方法は全体メモリの概念がないネットワーク構成に
は適切であるが、これも又後面バスに使用可能である１
、要件はシステム中のどこかで論理裁決（「私のモジュ
ール識別子は伺か」というような）が実行され、情報の
権威が何に作用するか（どこで機能名ｒＸＪをアクセス
できるのかというような）である。こねは通信バスのよ
うなリソースへのアクセスの衝突を解決する物理的又は
電気的アービタとは異なる論理アービタである。

論理アービタの要件は、それが何らかの情報処理、すな
わち表の検索と更新を必要とする決定又は判断を行なう
ことが可能であるが、ある決定が他のものによって多分
転化不可能であるように各決定が論理的に自己充足し不
可分でなければならない。

全体メモリのない構成では、各モジュールが口−カル・
アービタを介してアクセスを要求してそのモジュールの
識別子が何であるかに関する判断を下し、論理アービタ
にその機能名のリストを与エテアービタの表へ追加させ
ることを除いて、自己構成は上述の方法と同様に進行す
る。

ネットワーク実装では、ある機能モジュールからある種
のデータ・リンクを介してメツセージが渡される。他の
機能モジュールにより除去される′機能要求パケットを
全体メモリに配する方法は適用できない。代りに、機能
要求パケットは適切なモジュールへ直接伝送される。標
準的には、機能要求パケット中に目的地のネットワーク
識別子を含ませることによυデータ通信プロトコルはこ
の能力を備える。発信モジュールはネットワーク上にパ
ケットを放送し、受信モジュールは自分に向けられたネ
ットワーク識別子を認識しネットワークから適切なデー
タ・パッケージを抽出可能なある棟のハードウェアを含
む。しかしながら、従来のシステムでは設置時にスイッ
チをセットすることにより又はモジュールの開発時にネ
ットワーク識別子をハードウェア又はファームウェアに
固定することによシネットワーク識別子はシステムの設
計時に予め割当てられ、各モジュールに設定される。自
己構成機能モジュールはシステムが動作している間（標
準的には自己構成時に）に自分をプログラム可能でなけ
ればならない。論理アービタにより割当てられたネット
ワーク識別子に応答するために、十分なハードウェアと
ファームウェアを有して上述の自己構成プロセスに参加
しなければならない。

第１９図は割当てられた論理アービタを有するが全体メ
モリを持たないネットワーク実装を図示する。データ通
信ネットワーク・プロトコルを用いてメツセージが渡さ
れる。。

第２０図はメツセージ伝送と共に論理アービトレータを
実装するために用いられるローカル・プロセッサと全体
データ構造の組合を有するアドレス／データ・バス実装
を図示する。

論理アービトレータの考えは上述の特定のＥパス機構よ
り一般的な解決案で、Ｅバス機構をこれに関して理解可
能である。Ｅバス・システムは分散論理アービタを実装
したものと見なすことが可能である。全体メモリのデー
タ構造を管理する機能モジュールの部分と応用機能を実
装する部分との間に境界が引かれるならば、上述したも
のと動作は同一である。全体メモリ中のデータ構造と共
に全ての機能モジュールの裁決機能は第１９図に図示し
た別々の論理アービタと同様に作動する分散構成を形成
する。前と同様に、各機能モジュールの応用部分は論理
アービタをアクセスしである操作を実行する。ローカル
・プロセッサを用いて別々の割当全体メモリ以外の操作
を実行することはシステム性能に影響を与える実装詳細
であるが、実行される論理演算、すなわちこの全体シス
テム性能は変更しない１．実行時に変化する論理アービ
タの全ての部分は１カ所、全体メモリにとどまっている
。論理アービタの動作を決定するプログラム・コードは
固定され、どのプロセッサでも安全に実行される。論理
アービタ操作はローカル（論理アービタ）への要求によ
り実行され、ローカル・プロセッサはパスを得てこれを
ロックし、従って全体データ構造の処理は不可分な操作
となる。ローカル・プロセッサは所要演算を実行し、次
いでパスを解放する。他のプロセッサに当てはまる全て
の情報は全体メモリ中にある。バス・ロックの主張は各
プロセッサが割込なしで全体データ構造に完全な演算を
実行できることを保証し、他のプロセッサによりデータ
構造が安全に処理できるようにこれを矛盾のない状態と
しておく。

機構が実装される方法に応じて、機能要求が伝送される
度に論理アービタはアクセスされるし又はアクセスされ
ない。しばしばシステム性能を最適化するため、特定の
機能がそのモジュールにより呼出された最初の時に機能
要求を発したモジュールによシ論理アービタが１回だけ
アクセスされるように機能呼出機構を設計することが適
切となる１１発発信モジュール論理アービタに機能の名
前又はコードを渡し、論理アービタはその機能モジュー
ルが到達可能なアクセス・コード又はネットワーク識別
子、局ＩＤ、チャネル番号等を返す。

この操作は接続と呼ばれる。この機構は、実際の機能要
求は最適化アクセス・コードを用いて実行しつつ多分拡
張機能名で接続が実行されることを可能とする。発信モ
ジュールはアクセス・コードをローカルに記憶し、以後
その機能モジュールへの呼出しにこれを用いる１、モジ
ュールを追加又は除去すなわち再構成した場合ローカル
な機能表を更新することが必要である。論理アービタは
競合が生じた場合のシステムの最終審判にとど捷る。

別々の論理アービタを有するシステムでは、ある機能モ
ジュールが自身を初期化器として識別する必要はない。

全ての全体初期化操作は割当論理アービタにより実行さ
れる。電源投入時のモジュール又はシステムへ追加され
た時のモジュールはアービタにそ力、が存在することを
知らせるために論理アービタへのアクセスを単に要求す
ればよい。

新たなモジュールと論理アーざ夕との間の会話がモジュ
ールをシステムの完全に機能する部品として構成するの
に要する全ての面倒をみる。

一般の場合、機能要求をそれが実行されるシステム中の
適所へ送ることが可能でなければならない。後面バスと
ネットワークに関して設計された□システムでは、各モ
ジュールはメツセージをそのモジュールへ直接送るため
に使用可能な唯一のネットワーク識別子又は局識別名を
標準的に有する。

一般に、モジュールはある範囲のネットワーク識別子に
応答することを可能とするノ・−ドウエアをプログラム
しである。あるネットワーク識別子又は局ＩＤ又はチャ
ネル番号が常にある機能に対して割当てられていて、従
って任意のモジュールがローカル・アービタからの情報
を要求することなくこれらの機能へ直接要求を送信可能
である。ローカル・アーぎ夕自体にも少なくとも１つの
このような割当識別子が必要である。モジュールは常に
割当てられている固定識別子や加えてモジュール自体が
自分をシステムに構成する時にローカル・アービタによ
り動的に割付られる識別子に応答する。モジュールは自
己構成プロセスに加わるためにはネットワーク識別子が
割付られる前にネットワークに参加可能でなければなら
ない。

自己構成システムはより大きなネットワークへ互いに接
続可能である。ローカルな論理アービタがローカルな判
断を解決する。互いに接続された２つ以上のシステムは
システム内の個々のモジュールに対して記述したものと
同様ではあるが、より高いレベルで自己構成プロセスを
完了する。高いレベルのローカル・アービタが接続の性
質に応じてシステム間を裁決するために必要である。こ
のアービタは別のものであるか、又はシステムの内の１
つがこの役割を実行するよう割当てられるか、又は上述
のようにローカル・プロセッサと全体メモリとの組合せ
によりアーピトレータの役割が実行されるがである。

【図面の簡単な説明】

第１図はシャーシへのディジタル・プロセッサ・システ
ム接続図である。第２図は第１図に示すディジタル・プ
ロセッサ・システムのブロック線図である。第６図は情
報パスを示すブロック線図である。第４図は機能モジュ
ールのブロック線図である。第５図は機能モジュール上
の内部情報の流れを示すブロック線図である。第６図は
機能モジュール間の割込の転送を図示するブロック線図
である。第７図は割込メツセージ・プロトコルの図であ
る。第８図は割込メツセージ転送のタイミング図である
。第９図はモジュール割込受信回路の概略図である。第
１０図は割込転送回路の概略図である。第１１ａ図、第
１１ｂ図、第１１Ｃ図はバス・アービタ回路の概略図で
あるＵ第１２図は簡単なパス裁決のタイミング図である
。第１６図はろ個の機能モジュールを含むパス裁決のタ
イミング図である。第１４図は全体メモリに接続された
モジュールを初期化するソフトウェアの流れ図である。 第１５図はＥバスに接続さｔしている全体　・メモリへ
接続されるモジュールを初期化するソフトウェアの流れ
図である。第１６図は接続動作の流れ図で、これにより
モジュールは機能識別子衣から機能識別、すなわち特定
の機能を実行可能なモジュール・アドレスを決定する。 第１７図は送信機能要求ソフトウェアを図示する流れ図
である。 第１８図は他のモジュールからの要求を受信する機能モ
ジュールにより実行されるソフトウェアを図示する流れ
図である。第１９図は論理アービタを含むシステムを図
示するブロック図である。第２０図は全体メモリを含む
システムを図示するブロック図である。 １００・・・・・・・・・割込論理、１０１・・・・・
・・・・バス・アービタ、１０２・・・・・・・・・ド
ライバ、１０３・・・・・・・・・バッファ・ドライバ
、１０４−・−・−ＣＰＵ　、　　１０５−・−°°゛
ローカルｅＲＵ入出力、１０７・・・・・・・・・弦・
１．Ｉ１０代理人浅村　皓 外４名 図面の、′？）書（内容に変更なし） ｈ’ｇ、　／ 代理人浅　村 Ｆｔ’ｇ汝 ｔｔｇ、／／ｂ Ｆｉｇ／／ｃ Ｆｉｇ、／９ 第１頁の続き 優先権主張　■１９８２年４月５日■米国（ＵＳ）■３
６５８１３ ０発　明　者　マービン・シー・コンラッドアメリカ合
衆国テキサス州ヒユ ーストン・レイン・リリイ・ピ ー・オー・ボックス１３３３０ 手続補正書（方式） ％式％ １、事件の表示 昭和５８　　年特ｒ「願第　　５９８８８　　　号２、
発明の名称 ブイシタ）し・η゛口・じヅサ゛″／Ａケム３、補正を
する者 事１′）−との関１系　特泊出願人 住　　所 氏　　名 （名称）　　　テキサス　インスッルメンツ　インコー
ホレイテッド４、代理人 ５、補正命令の日イ」 昭和５８年　７　月２６日 ６、補正により増加する発明の数

Claims (1)

1. 【特許請求の範囲】 （１）ディジタル・プロセッサ・システムにおい−（、
   複数個の機能モジュールであって、少な（とも１つの計
   算タスクを実行する装置と、モジュールの各計算タスク
   能力を含む情報をモジュールの初期化時に全体メモリへ
   転送する装置と、モジュールの初期化時に全体メモリへ
   インターフェースする装置と、初期化時にモジュール・
   アドレスを決定するため全体メモリへインターフェース
   する装置とを含む前記複数個の機能モジュールと、情報
   の転送用に前記機能モジュールに接続された情報バスと
   、 前記情報バスに接続されてモジュール・アドレスの記録
   と、モジュールの各計算能力を含む情報と、モジュール
   間通信のメツセージ情報とを保持し、電源投入時に前記
   機能モジュールの内の１つにより初期化される前記全体
   メモリと、を含むディジタル・プロセッサ・システム。 （２、特許請求の範囲第１項記載のディジタル・プロセ
   ッサ・システムにおいて、前記情報バスは前記機能モジ
   ュール間の情報バスの制御を裁決するためバス・アービ
   トレータを含むディジタル・プロセッサ・システム。 （３）特許請求の範囲第２項記載のディジタル・プロセ
   ッサ・システムにおいて、前記情報バスは機能モジュー
   ル間の制御信号を与えるため複数本の制御線をさらに含
   むディジタル・プロセッサ・システム。 （４）特許請求の範囲第６項記載のディジタル・プロセ
   ッサ・システムにおいて、前記情報バスは前記機能モジ
   ュール中央処理装置間で情報を転送する装置をさらに含
   むディジタル・プロセッサ・システム。 （５）特許請求の範囲第６項記載のディジタル・プロセ
   ッサ・システムにおいて、前記複数個の機能モジュール
   はニーずにインターフェースする選択された機能モジュ
   ールを含み、前記インターフエ−ス・モジュールはユー
   デ通信用の入出力装置を含むディジタル・プロセッサ・
   システム。 （６）特許請求の範囲第５項記載のディジクル・プロセ
   ッサ・システムにおいて、前記複数個の機能モジュール
   の内の１つは大部のメモリ装置へインターフェースする
   メモリ・モジュールを含むディジタル・プロセッサ・シ
   ステム。 （７）特許請求の範囲第６項記載のディジクル・プロセ
   ッサ・システムにおいて、前記複数個の機能モジュール
   の内の１つは前記情報バスを付勢してコンピュータ・シ
   ステムのネットワークと通信する通信モジュールを含む
   ディジタル・プロセッサ・システム。 （８）　　ディジタル・プロセッサ・システムにおいて
   、各モジュールが少なくとも１つの計算タスクを実行す
   る装置を含む複数個の機能モジュールと、モジュールの
   初期化時にモジュールの各計算タスク能力を含、む情報
   を全体メモリへ転送する装置と、 初期化時にモジュール・アドレスを決定するため全体少
   モリヘインターフェースする装置と、情報の転送用に前
   記機能モジュールに接続された情報バスであって、ある
   機能モジュールと他の機能モジュールとの間で割込を転
   送する能力と前記機能モジュール間でアドレス又はデー
   タを転送する装置とを含む前記情報バスと、 前記情報バスに接続されて、モジュールのアドレスの記
   録と、モジュールの各計算タスク能力を含む情報と、モ
   ジュール間通信のメツセージ情報とを保持し、電源投入
   時に前記機能モジュールの内の１つにより初期化される
   前記全体メモリと、を含むディジタル・プロセッサ・シ
   ステム。 （９）　　ディジクル・プロセッサ・システムにおいて
   、（イ）複数個の機能モジュールであって、少なくとも
   １つの計算タスクを実行する装置と、モジュールの初期
   化時にモジュールの各計算タスク仙力を含む情報を論理
   アービタへ転送する装置と、モジュールの初期化時に前
   記論理アービタヘインターフェースする装置と、初期化
   時にモジュール・アドレスを決定するため前記論理アー
   ビタへインターフェースする装置とを含む前記複数個の
   機能モジュールと、 （ロ）情報の転送用に前記機能モジュールに接続された
   情報バスと、 （ハ）前記情報バスに接続されてモジュール・アドレス
   の記録と、モジュールの各計ａ、能力を含む情報と、モ
   ジュール間通信のメツセージ情報とを保持し、電源投入
   時に前記機能モジュールを初期化する前記論理アービタ
   と、 を含むディジタル・プロセッサ・システム。 （１０）特許請求の範囲第９項記載のディジタル・プロ
   セッサ・システムにおいて、前記情報バスは前記機能モ
   ジュール間の情報バスの制御を裁決するためのバス・ア
   ービタを含むディジタル・プロセッサ・システム。 （ＩＩ）　　特許請求の範囲第１０項記載のディジタル
   ・プロセッサ・システムにおいて、前記情報バスは機能
   モジュール間の制御信号を与えるため複数本の制御線を
   さらに含むディジタル・プロセッサ・システム。 （１２、特許請求の範囲第１１項記載のディジタル・プ
   ロセッサ・システムにおいて、前記情報バスは前記機能
   モジュール中央処理装置レジスタ間で情報を転送する装
   置をさらに含むディジタル・プロセッサーシステム。 ０３）特許請求の範囲第１２項記載のディジクル・プロ
   セッサ・システムにおいて、前記複数個の機能モジュー
   ルはニーずにインターフェースする選択された機能モジ
   ュールを含み、前記インターフェース・モジュールはユ
   ーヂ通信用の入出力装置を含むディジタル・プロセッサ
   ・システム。 （１４）　　特許請求の範囲第１３項記載のディジクル
   ・プロセッサ・システムにおいて、前記複数個の機能モ
   ジュールの内の１つは大量のメモリ装置へインターフェ
   ースするメモリ・モジュールを含むディジタル・プロセ
   ッサ・システム。 （１５１特許請求の範囲第１４項記載のディジクル・プ
   ロセッサ・システムにおいて、前記複数個の機能モジュ
   ールの内の１つは前記情報バスを付勢しテコンピュータ
   ・システムのネットワークと通信する通信モジュールを
   含むディジタル・プロセッサ・システム。 （１６）　　ディジタル・プロセッサ・システムにおい
   て、（イ）各モジュールが少なくとも１つの計算タスク
   を実行する装置を含む複数個の機能モジュールと、 （ロ）　　モジュールの初期化時にモジュールの各計算
   タスク能力を含む情報を論理アービタへ転送する装置と
   、 （ハ）初期化時にモジュール・アドレスを決定スるため
   前記論理アービタヘインターフェースする装置と、 に）情報の転送用に前記機能モジュールに接続された情
   報バスであって、機能モジュール間で割込を転送する能
   力と前記機能モジュール間でアドレス又はデータを転送
   する装置とを含む前記情報バスと、 （ホ）前記情報バスに接続されて、モジュールのアドレ
   スの記録と、モジュールの各計算タスク能力を含む情報
   と、モジュール間通信のメツセージ情報とを保持し、電
   源投入時に前記機能モジュールを初期化する論理アービ
   タと、 を含むディジタル・プロセッサ・システム。