JPS5971550A - Instruction processing system - Google Patents
Instruction processing systemInfo
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- JPS5971550A JPS5971550A JP17210382A JP17210382A JPS5971550A JP S5971550 A JPS5971550 A JP S5971550A JP 17210382 A JP17210382 A JP 17210382A JP 17210382 A JP17210382 A JP 17210382A JP S5971550 A JPS5971550 A JP S5971550A
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- JP
- Japan
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- register
- instruction
- address
- unit
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Devices For Executing Special Programs (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、パイプライン方式のデータ処理装置において
、ハードウェアの変更なしに新規追加命令を実行できる
ようになった命令処理方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an instruction processing method that enables a pipeline data processing device to execute newly added instructions without changing the hardware.
従来技術においては、新規命令を追加するような場合、
計算機のハードウェアを変更し、新規命令を実行できる
ようにしていた。このような従来方式では、新規命令の
追加に対してノ・−ドウエアの変更で対処しているので
、コストの上昇をもたらすと共に、短時間で新規命令の
追加に対応できないという欠点を有していた。In the conventional technology, when adding a new instruction,
The computer's hardware was changed to allow it to execute new instructions. In such conventional methods, the addition of new instructions is handled by changing the hardware, which increases costs and has the drawback of not being able to accommodate the addition of new instructions in a short period of time. Ta.
本発明は、上記の考察に基づくものであって、ハードウ
ェアを変更することなしに、新規命令の追加に対処でき
るようにηっだ命令処理方式を提供することを目的とし
ている。The present invention is based on the above consideration, and an object of the present invention is to provide an η-instruction processing method that can handle the addition of new instructions without changing the hardware.
そしてそのため、本発明の命令処理方式は、パイプライ
ン方式のデータ処理装置において、中央処理装置のバッ
ファ・メモリの中に、命令の制御およびプログラムの実
行に必要な情報を示す新少ログラム状態語が入っている
メモリの番地情報をイくツカ用意しておき、特定合金が
パイプラインに入力されると割込みを発生させ、上記バ
ッファ・メモリの内容を参照・して該命令単位に定めら
れている新プログラム状態語を読出し、当該新プログラ
ム状態語にょｇ当該特定命令の実行をソフト的に行うプ
ログラム領域にジャンプすることを特徴とするものであ
る。Therefore, in the instruction processing method of the present invention, in a pipeline data processing device, a new program status word indicating information necessary for controlling instructions and executing a program is stored in the buffer memory of the central processing unit. The address information of the memory contained in the memory is prepared in advance, and when a specific alloy is input to the pipeline, an interrupt is generated, and the contents of the buffer memory are referred to and determined for each instruction. The present invention is characterized in that a new program status word is read and the new program status word is used to jump to a program area where the specific instruction is executed by software.
以下、本発明を図面を参照しつつ説明する。第１図は本
発明の１実施例のブロック図、第２図は第１図の実施例
の動作の概要を説明する図、第３図は第１図の実施例に
おける新規命令のパイプライン処理を説明する図である
。Hereinafter, the present invention will be explained with reference to the drawings. FIG. 1 is a block diagram of one embodiment of the present invention, FIG. 2 is a diagram explaining an overview of the operation of the embodiment of FIG. 1, and FIG. 3 is pipeline processing of a new instruction in the embodiment of FIG. 1. FIG.
第１図において、１はエユニットの制御メモリ、２−Ａ
はフェーズＡタグ・レジスタ、２−ＢはフェーズＢタグ
・レジスタ、２−ｃはフェーズＣタグ・レジスタ、２−
ＤはフェーズＣタグ・レジスタ、２−′ＥはフェーズＥ
タグ・レジスタ、３は２Ｒレジスタ、４はＰＳＷレジス
タ、５はワーク・レジスタ、６は実効アドレス発生器（
ＥＦＦＥＣＴＩＶＥＡＤＤＲＥＳＳ ＧＥＮＥＲＡＴ
ＯＲ）、７−Ａないし７−Ｅは割込コード・レジスタ、
８は割込みコード発生回路、９は割込み発生回路、１ｏ
は割込みｃｓアドレス発生回路、１１はＥＵＯＰレジス
タ、１２はＣＳアドレス・レジスタ、１３はＥユニット
の制御メモリ、１４はデータ制御部、１５はリザルト・
レジスタ、１６はバッファ・メモリをそれぞれ示してい
る。In FIG. 1, 1 is the control memory of the unit, 2-A
is the phase A tag register, 2-B is the phase B tag register, 2-c is the phase C tag register, 2-
D is the phase C tag register, 2-'E is the phase E
Tag register, 3 is 2R register, 4 is PSW register, 5 is work register, 6 is effective address generator (
EFFECTIVE ADDRESS GENERAT
OR), 7-A to 7-E are interrupt code registers,
8 is an interrupt code generation circuit, 9 is an interrupt generation circuit, 1o
11 is the EUOP register, 12 is the CS address register, 13 is the control memory of the E unit, 14 is the data control section, and 15 is the result
Registers 16 each indicate a buffer memory.
第１図において、１点鎖線より左側がエユニット（命令
制御部］であり、右側がＥユニット（演算制御部）であ
る。エユニリトの制御メモリ１の中には、エユニットを
制御するための複数のマイクロ命令が格納されている。In Fig. 1, the left side of the one-dot chain line is the E unit (command control section), and the right side is the E unit (arithmetic control section). Contains multiple microinstructions.
制御メモリｌのアドレス入力部には、機械語命令のオペ
レーションコせず）からの次Ｃｓアドレスが入力される
。この次Ｃ８アドレス発生回路は、フェーズＡタグ°レ
ジスタ２−Ａの内容およびその他の条件を考慮し作成さ
れる。■ユニットの制御メモリ１から読出されたマイク
ロ命令は、先ずフェーズＡタグ・レジスタ２−Ａにセッ
トされ、以下順番にフェーズＢタグ・レジスタ２−Ｂ１
フェーズＣタグ・レジスタ２−Ｃ、フェーズＥタグ・レ
ジスタ２−Ｂに移すして行く。フェーズについては後で
説明する。The next Cs address from the machine language instruction (operation code) is input to the address input section of the control memory 1. This next C8 address generation circuit is created in consideration of the contents of the phase A tag register 2-A and other conditions. ■The microinstructions read from the control memory 1 of the unit are first set in the phase A tag register 2-A, and then in the phase B tag register 2-B1.
The data is transferred to phase C tag register 2-C and phase E tag register 2-B. Phases will be explained later.
２Ｒレジスタ３の内容は、Ｅユニットのデータ制御部１
４に移され、また２Ｒレジスタ３には、命令オペコード
やワーク・レジスタ５の内容がセットされる。ＰＳＷレ
ジスタ４には、プログラム状態語が格納される。ワーク
・レジスタ５は、中間データを一時的に保持するもので
ある１、実効アドレスの発生器６は、アドレス計算に使
用されるものである。割込みコード発生回路８は、フェ
ーズＡタグ・レジスタ２−Ａの内容を参照し、例外的な
事象が発生したときＫは当該事象に対応する割込みコー
ドを発生する。この割込みコードは、先ず割込みコード
・レジスタ７−Ｂにセットされ、以下、順番に７−Ｃ１
７−Ｄ、７−Ｅに移される。The contents of the 2R register 3 are the data control section 1 of the E unit.
4, and the instruction operation code and the contents of the work register 5 are set in the 2R register 3. The PSW register 4 stores a program status word. A work register 5 is used to temporarily hold intermediate data 1, and an effective address generator 6 is used for address calculation. Interrupt code generation circuit 8 refers to the contents of phase A tag register 2-A, and when an exceptional event occurs, K generates an interrupt code corresponding to the event. This interrupt code is first set in interrupt code register 7-B, and then sequentially in 7-C1.
Moved to 7-D and 7-E.
割込み発生回路９は、割込みレジスタ７−Ｅおよびフェ
ーズＥタグ・レジスタ２−Ｅの内容を参照して割込みを
発生し、割込みＣＳアドレス発生回路１０は割込みＣＳ
アドレスを発生する。The interrupt generation circuit 9 generates an interrupt by referring to the contents of the interrupt register 7-E and the phase E tag register 2-E, and the interrupt CS address generation circuit 10 generates an interrupt by referring to the contents of the interrupt register 7-E and the phase E tag register 2-E.
Generate an address.
ＥＵＯＰレジスタ１１には、エユニットから送られて来
るＥユニット・オペレーション・コード（ＥＵＯＰ）が
セットされる。制御メモリ１０マイクロ命令のうちＥユ
ニットを使用するマ・ｆクロ命令は、ＥＵＯＰを有して
いる。ＣＳアドレス・レジスタ１２には、ＥＵＯＰレジ
スタ１１の内容がセットされる。ＣＳアドレス・レジス
タ１２の内容は、Ｅユニットの制御メモリ１３のアドレ
スとなる。The EUOP register 11 is set with an E unit operation code (EUOP) sent from the E unit. Among the 10 microinstructions in the control memory, the macroinstructions using the E unit have an EUOP. The contents of the EUOP register 11 are set in the CS address register 12. The contents of the CS address register 12 become the address of the control memory 13 of the E unit.
Ｅユニットの制御メモリ１３の中には、Ｅユニットを制
御するためのマイクロ命令が複数個格納されている。デ
ータ制御部１４は、加算器やシフタなどを有してお９、
各種の演算処理を行う。また、バッファ・メモリ五６の
アクセスをも行う。データ制御部１４には、オペランド
・ワード・レジスタ（ＯＷＲ）の内容や２Ｒレジスタ３
の内容が入力される。Ｅユニットのバッファ・メモリ１
６には、新Ｐ８Ｗの主メモリ上のアドレスが格納されて
いる。A plurality of microinstructions for controlling the E unit are stored in the control memory 13 of the E unit. The data control unit 14 includes an adder, a shifter, etc.9,
Performs various calculation processes. It also accesses the buffer memory 56. The data control unit 14 includes the contents of the operand word register (OWR) and the 2R register 3.
The contents are input. E unit buffer memory 1
6 stores an address on the main memory of the new P8W.
データ割病１部Ｉ４からの出力およびバッファ・メモリ
１６からの読出データは、リザルト・レジスタ１５に入
力される。リザルト・レジスタ１５の出力部は、ＰＳＷ
レジスタ４０入力部ワーク・レジスフ５０入力部および
実効アドレス発生器６の入力部に接続されている。The output from the data distribution section I4 and the read data from the buffer memory 16 are input to the result register 15. The output part of the result register 15 is the PSW
The register 40 input is connected to the work register 50 input and to the effective address generator 6 input.
第２図は第１図の実施例の動作の概要を示すものである
。第２図において、ＭＳＩないしＭＳ３は主メモリ上の
領域を示している。領域ＭＳＩには、複数個の新ＰＳＷ
が格納されている。領域ＭＳ２は、一般の命令実行プロ
グラムに割当てられている領域である。領域ＭＳ３は固
定領域であり、この中には新規命令の実行プログラムが
格納されている。Ｅユニットのバッファ・メモリ１６に
は、新ＰＳＷの入っている主メモリ上の番地情報が複数
個格納されている。次に、第１図の実施例の動作の概要
について説明する。割込みを起こすのは、一般的にはプ
ログラム上無効な命令を使っている場合とか、命令のオ
ペランド・データにデータ例外がある場合などであるが
、本発明に関して言えば、新規に追加した命令を実行さ
せる場合、その命令の動作をハード的に実行させるので
はなく、その新規命令に出会うとプログラム割込みを起
してＥユニットに割込みを起した新規命令のＯＰコード
を２Ｒレジスタ３を経由して渡す。Ｅユニットは、命令
ＯＰコードをみて当該命令ＯＰコードによって決められ
ているＥユニットのバッファ・メモリ１６の番地の内容
を読出し、リザルト・レジスタ１５に出力する。Ｅユニ
ットは、２Ｒレジスタ３を経由して送られて来た命令Ｏ
Ｐコードを見て、特定命令（新規命令〕以外の命令であ
ったならば、Ｉｔ ６８ Ｉｔをリザルト・レジスタ１
５に出力する。主メモリ上の６８番地には、通常のプロ
グラム例外を処理するための実行プログラム開始アドレ
スが書込まれている。上記の６８番地以外の新ＰＳＷに
は、特定命令の実行プログラムの開始アドレスが格納さ
れている。FIG. 2 shows an overview of the operation of the embodiment shown in FIG. In FIG. 2, MSI to MS3 indicate areas on the main memory. The area MSI has multiple new PSWs.
is stored. The area MS2 is an area allocated to a general instruction execution program. Area MS3 is a fixed area, and an execution program for new instructions is stored in this area. The buffer memory 16 of the E unit stores a plurality of pieces of address information on the main memory containing the new PSW. Next, an overview of the operation of the embodiment shown in FIG. 1 will be explained. Interrupts are generally caused when an invalid instruction is used in a program or when there is a data exception in the operand data of an instruction, but in the case of the present invention, an interrupt is generated when a newly added instruction is used. When executing the instruction, instead of executing the operation of the instruction by hardware, when the new instruction is encountered, a program interrupt is generated and the OP code of the new instruction that caused the interrupt is sent to the E unit via the 2R register 3. hand over. The E unit looks at the instruction OP code, reads out the contents of the address of the buffer memory 16 of the E unit determined by the instruction OP code, and outputs it to the result register 15. The E unit receives the instruction O sent via the 2R register 3.
Look at the P code and if it is an instruction other than a specific instruction (new instruction), set It 68 to Result register 1.
Output to 5. At address 68 on the main memory, an execution program start address for handling normal program exceptions is written. The new PSW other than address 68 above stores the start address of the execution program of the specific instruction.
第３図は第１図の実施例における新規命令のパイプライ
ン処理を示すものである。第３図において、Ｄはデコー
ド・サイクル、Ｒはレジスタ読出サイクル、Ｂ１はバッ
ファ読出サイクル、Ｂ２はバッファ及１／ジスタ読出サ
イクル、Ｅ】とＢ２は実行サイクル、ＣＫは結果のチェ
ック・サイクル、Ｗは宵込サイクルをそれぞれ示してい
る。ＤとＲはフェーズＡ、ＡとＢはフェーズＢ、Ｂｌと
ＥｌはフェーズＣ，Ｅ２はフェーズＤ、Ｗは？ニーズＦ
を構成している。FIG. 3 shows pipeline processing of new instructions in the embodiment of FIG. 1. In FIG. 3, D is a decode cycle, R is a register read cycle, B1 is a buffer read cycle, B2 is a buffer and 1/register read cycle, E] and B2 are execution cycles, CK is a result check cycle, W indicate the evening cycle. D and R are phase A, A and B are phase B, Bl and El are phase C, E2 is phase D, W is? Needs F
It consists of
新規命令がパイプラインに入力されると、エユ二、トの
制御メモリ１から新規命令に対応するマイクロ命令が読
出され、フェーズＡタグ・レジスタ２−Ａにセットされ
、フロー１が開始きれる。When a new instruction is input to the pipeline, the microinstruction corresponding to the new instruction is read from the control memory 1 of the unit, set in the phase A tag register 2-A, and flow 1 can be started.
フェーズＡタグ・レジスタ２−Ａの内容は割込みコード
発生回路８によって調べられ、新規命令であるので、割
込みレジスタ７−Ｈに所定の割込みコードがセットされ
る。フェーズＢタグ・レジスタ２−Ｂの中のＥＵＯＰコ
ードはＥＵＯＰレジスタ１１に送られる。Ｂ２サイクル
で新規命令のＯＰコードが２Ｒレジスタ３にセットされ
、Ｂ２サイクルでデータ制御部１４に入力される。ＥＵ
ＯＰコードは制御メモリ１３のアドレス入力部に供給さ
れ、対応するマイクロ命令が制御メモリ１３がら読出さ
・れる。データ制御部Ｊ４は、制御メモリ１，３からの
マイクロ命令に従い、新規命令のＯＰコ・−ドをリザル
ト・レジスタ１５に出力する。リザルト・レジスタ１５
の内容は、ワーク・レジスタ５にセットされる。エユニ
ットにおいては、割込みＣＳアドレス発生回路１０し工
、割込みコードなどを参照し割込みＣＳアドレスを発生
ずる。割込みＣＳアドレスは、■ユニットの制御メモリ
１に入力され、この割込みＣＳアドレスに対応するマイ
クロ命令が制御ノ°モリ１から読出される。かくして、
フロー２が開始される。フロー２とフロー３においては
、現ＰＳＷを主記憶装置の所定の番地に退避する処理が
行われる。フロー４０Ｂ１サイクルにおいては、Ｅユニ
ットのバッファ中メモリ１６の読出しを行うためのＥＵ
ＯＰがＥＵＯＰレジスタ１１にセットされる。また、フ
ロー４のＢ２サイクルでは、ワーク・レジスタ５の内容
が２Ｒレジスタ３にセツトされる。フロー４のＥ１サイ
クルとＥ２サイクルにおいては、新規命令のＯＰコード
をアドレスとするバッファ・メモリ１６の読出しが行わ
れ、ＣＫプサイルでバッファ・メモリ１６からの読出デ
ータがリザルト・レジスタ１５にセットされる。The contents of the phase A tag register 2-A are examined by the interrupt code generation circuit 8, and since this is a new instruction, a predetermined interrupt code is set in the interrupt register 7-H. The EUOP code in Phase B tag register 2-B is sent to EUOP register 11. The OP code of the new instruction is set in the 2R register 3 in the B2 cycle, and is input to the data control unit 14 in the B2 cycle. EU
The OP code is applied to the address input of the control memory 13 and the corresponding microinstruction is read from the control memory 13. The data control unit J4 outputs the OP code of the new instruction to the result register 15 in accordance with the microinstructions from the control memories 1 and 3. Result register 15
The contents of are set in the work register 5. In the E-unit, an interrupt CS address generation circuit 10 generates an interrupt CS address by referring to the interrupt code, etc. The interrupt CS address is input to the control memory 1 of the unit (1), and the microinstruction corresponding to this interrupt CS address is read from the control memory 1. Thus,
Flow 2 is started. In flows 2 and 3, processing is performed to save the current PSW to a predetermined address in the main storage device. In the flow 40B1 cycle, the EU for reading the buffer memory 16 of the E unit is
OP is set in the EUOP register 11. Further, in cycle B2 of flow 4, the contents of work register 5 are set to 2R register 3. In the E1 cycle and E2 cycle of flow 4, the buffer memory 16 is read using the OP code of the new instruction as an address, and the read data from the buffer memory 16 is set in the result register 15 at CK psi. .
フロー５０Ａザイクンでは、リザルト・レジスタ１５の
内容が実効アドレス発生器６を介してＳユニット（記憶
制御部］に送られる。Ｓユニットは、送られて来たデー
タをアドレスとして主メモリの読出しを４行う。主メモ
リからの読出データは、フロー５０Ｅ１ザイクルでオペ
ランド・ワード・レジスタにセットされる。そしてデー
タ制御部１４をスルーで通り、リザルト・レジスタ１５
にセットされる。リザルト・レジスタ１５の内容は、フ
ロー５のＷサイクルでＰＳＷレジスタ４にセットされる
。In flow 50A, the contents of the result register 15 are sent to the S unit (storage control unit) via the effective address generator 6.The S unit uses the sent data as an address to read out the main memory. The read data from the main memory is set in the operand word register in the flow 50E1 cycle.Then, it passes through the data control unit 14 and is stored in the result register 15.
is set to The contents of the result register 15 are set in the PSW register 4 in the W cycle of flow 5.
以上の説明から明らかなように、本発明によれは、ハー
ドウェアの変更なしに、新規命令の追加に対処すること
が出来る。As is clear from the above description, according to the present invention, it is possible to cope with the addition of new instructions without changing the hardware.
第１図は本発明の１実施例のブロック図、第２図は第１
図の実施例の動作の概要を説明する図、第３図は第１図
の実施例における新規命令のパイプライン処理を説明す
る図である。
１・・・Ｉユニットの制御メモリ、２−Ａ・・・フェー
ズＡクグ・レジスタ、２−Ｂ・・・フェーズＢり、グ・
レジスタ、２−Ｃ・・・フェーズＣタグ・レジスタ、２
−Ｄ・・・フェーズＣタグ・レジスタ、２−Ｅ・・フェ
ーズＣタグ・レジスタ、３・・・２Ｒレジスタ、４・・
・ＰＳＷレジスタ、５・・・ワーク・レジスタ、６・・
・実効アドレス発生器、７−Ａ７ｚいし７−Ｅ・・・Ｉ
ＩＩＩ込コード・レジスタ、８・・・割込みコード発生
回路、９・・・割込み発生回路、１０・・・割込みＣＳ
アドレス発生回路、１１・・・Ｅ Ｔ、Ｔ ＯＰレジス
タ、１２・・・ＣＳアドレス・レジスタ、 、１３−
９゜Ｅユニットの制御メモリ、１４・・・データ制御部
、１５・・・リザルト・レジスタ、１６・・・バッファ
・レジスタ。
特許出願人 富士通株式会社
第２図FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a block diagram of one embodiment of the present invention.
FIG. 3 is a diagram illustrating the outline of the operation of the embodiment shown in FIG. 1, and FIG. 3 is a diagram illustrating pipeline processing of a new instruction in the embodiment shown in FIG. 1...I unit control memory, 2-A...Phase A log register, 2-B...Phase B log register,
Register, 2-C...Phase C tag register, 2
-D...Phase C tag register, 2-E...Phase C tag register, 3...2R register, 4...
・PSW register, 5... Work register, 6...
・Effective address generator, 7-A7z or 7-E...I
III-included code register, 8... Interrupt code generation circuit, 9... Interrupt generation circuit, 10... Interrupt CS
Address generation circuit, 11...ET, TOP register, 12...CS address register, 13-
9°E unit control memory, 14...data control section, 15...result register, 16...buffer register. Patent applicant: Fujitsu Limited Figure 2
Claims (1)
よびプログラムの実行に必要な情報ン示す新プログラム
状態語が入っているメモリの番地情報火いくつか用意し
ておき、特定命令がパイプラインに入力されると割込み
ヶ発生させ、上記バッファ・メモリの内容ケ参照して該
命令単位に定められている新プログラム状態語を読出し
、尚該新プログラム状態語により当該特定命令の実行ケ
ソフト的に行うプログラム領域にジャンプすることを特
徴とする命令処理方式。[Claims] In a pipeline type data processing device. In the buffer memory of the central processing unit, prepare several memory address information files that contain new program status words that indicate information necessary for controlling instructions and executing programs. When input, it generates an interrupt, refers to the contents of the buffer memory, reads the new program status word defined for the instruction unit, and executes the specific instruction using the new program status word. An instruction processing method characterized by jumping to the program area.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17210382A JPS5971550A (en) | 1982-09-30 | 1982-09-30 | Instruction processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17210382A JPS5971550A (en) | 1982-09-30 | 1982-09-30 | Instruction processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5971550A true JPS5971550A (en) | 1984-04-23 |
| JPH0221613B2 JPH0221613B2 (en) | 1990-05-15 |
Family
ID=15935597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17210382A Granted JPS5971550A (en) | 1982-09-30 | 1982-09-30 | Instruction processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5971550A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01297729A (en) * | 1988-05-25 | 1989-11-30 | Nec Corp | Microcomputer |
| JPH0836496A (en) * | 1995-03-15 | 1996-02-06 | Nec Corp | Microcomputer |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5621237A (en) * | 1979-07-30 | 1981-02-27 | Fujitsu Ltd | Information processor |
| JPS56124952A (en) * | 1980-02-20 | 1981-09-30 | Fujitsu Ltd | Information processing equipment |
-
1982
- 1982-09-30 JP JP17210382A patent/JPS5971550A/en active Granted
Patent Citations (2)
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|---|---|---|---|---|
| JPS5621237A (en) * | 1979-07-30 | 1981-02-27 | Fujitsu Ltd | Information processor |
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| JPH0836496A (en) * | 1995-03-15 | 1996-02-06 | Nec Corp | Microcomputer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0221613B2 (en) | 1990-05-15 |
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