JPS596333U - 自動スレシヨルドレベル制御回路 - Google Patents

自動スレシヨルドレベル制御回路

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Publication number
JPS596333U
JPS596333U JP10059082U JP10059082U JPS596333U JP S596333 U JPS596333 U JP S596333U JP 10059082 U JP10059082 U JP 10059082U JP 10059082 U JP10059082 U JP 10059082U JP S596333 U JPS596333 U JP S596333U
Authority
JP
Japan
Prior art keywords
threshold level
control circuit
level control
output
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10059082U
Other languages
English (en)
Inventor
浦田　春茂
幸夫 内田
周生 青木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
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Publication of JPS596333U publication Critical patent/JPS596333U/ja
Pending legal-status Critical Current

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  • Measurement Of Current Or Voltage (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のコンパレータの動作説明図、第２図は本
考案の実施例の系統図、第３図は第１の具体回路例、第
４図は第２の具体回路例、第５図は第３の具体回路例、
第６図は第４の具体回路例、第７図は第５の具体回路例
、第８図は第６の具体回路例、第９図は入力電圧の波形
例である。 Ｖｉｎ・・・入力信号、Ｖｏｕｔ・・・出力信号、Ｃ・
・・コンパレータ、Ｖｒ・・・基準電圧、Ｖｉｎ　　ｍ
ａｘ・・・入力信号の一最大電圧、Ｖｉｎ　　ｍｉｎ・
・・入力信号の最小電圧、ＰＤＥＴ・・・プラスピーク
検出回路、ＭＤＥＴ・・・マイナスピーク検出回路、Ｒ
１，Ｒ２・・・抵抗、Ｄ−１゜Ｄ２・・・ダイオード、
ｃｌ、ｃ２・・・コンデンサ、Ａ１゜Ａ２・・・演算増
幅器、ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４・・・トランジ
スタ、ＦＥＴ　ｌ　、　ＦＥＴ２　、　ＦＥＴ３　。 ＦＥＴ４・・・ＦＥＴ、Ｖ＋・・・プラス電源、■−・
・・マイナス電源。 Ｖａｎ　　　　　　　　　　　　　　　　　　　　　　
　　　−Ｖｏｕｔ −〇 纂ろ凹

Claims (8)

    【実用新案登録請求の範囲】
  1. （１）入力信号の電圧とスレショルドレベルとをコンパ
    レータにより比較し該コンパレータが両者の大小に従う
    た電圧を出力するごときコンパレータ回路において、入
    力信号の最大電圧（Ｖｉｎ　　ｍａｘ）を検出するプラ
    スピーク検出回路（ＰＤＥＴ）と、入力信号の最小電圧
    （Ｖｉｎ　　ｍ１ｎ）を検出するマイナスピーク検出回
    路（ＭＤＥＴ）と、雨検出回路の出力を分圧して最大電
    圧と最小電圧の中間の電圧を与える分圧回路とを有し、
    該分圧回路の出力によりコンパレータのスレショルドレ
    ベルを与えることを特徴とする自動スレショルドレベル
    制御回路。
  2. （２）前記各検出回路が信号路に挿入され゛るダーイオ
    ードとその出力と接地点の間に挿入されるコンデンサに
    より構成されるごとき実用新案登録請求の範囲第１項記
    載の自動スレショルドレベル制御回路。
  3. （３）前記各検出回路が演算増幅器とその出力に接続さ
    れるダイオード及びコンデンサにより構成されるごとき
    実用新案登録請求の範囲第１項記載の自動スレショルド
    レベル制御回路。
  4. （４）前記各検出回路が演算増幅器とその出力に接続さ
    れるダイオードとコンデンサとトランジスタにより構成
    されるごとき実用新案登録請求の範囲第１項記載の自動
    スレショルドレベル制御回路。
  5. （５）前記トランジスタがＦＥＴであるごとき実用新案
    登録請求の範囲第４項記載の自動スレショルドレベル制
    御回路。
  6. （６）　　前記各検出回路が演算増幅器とその出力にト
    ランジスタを介して接続されるコンデンサ及びその出力
    に接続される第２のトランジスタにより構成されるごと
    き実用新案登録請求の範囲第一１項記載の自動スレショ
    ルドレベル制御回路。
  7. （７）前記第２のトランジスタがＦＥＴであるごとき実
    用新案登録請求の範囲第６項記載の自動ス−レショルド
    レベル制御回路。
  8. （８）前記分圧回路が各検出回路の出力の間に直列に接
    続され、接続点から出力を提供する１対の抵抗器により
    構成されるごとき実用新案登録請求の範囲第１項記載の
    自動スレショルドレベル゛　　　′制御回路。
JP10059082U 1982-07-05 1982-07-05 自動スレシヨルドレベル制御回路 Pending JPS596333U (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01195717A (ja) * 1988-01-30 1989-08-07 Tohoku Ricoh Co Ltd アナログ信号２値化回路
JP2009200944A (ja) * 2008-02-22 2009-09-03 Oki Semiconductor Co Ltd ヒステリシスコンパレータ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55150645A (en) * 1979-05-14 1980-11-22 Sony Corp Data sampling circuit
JPS5748869A (en) * 1980-09-05 1982-03-20 Iwatsu Electric Co Ltd Compensation circuit for background density

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