JPS5955564A - マルチプロセツサ−装置 - Google Patents
マルチプロセツサ−装置Info
- Publication number
- JPS5955564A JPS5955564A JP16693482A JP16693482A JPS5955564A JP S5955564 A JPS5955564 A JP S5955564A JP 16693482 A JP16693482 A JP 16693482A JP 16693482 A JP16693482 A JP 16693482A JP S5955564 A JPS5955564 A JP S5955564A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- control
- circuit
- load
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数個のプロセッサーから構成されるマルチ
プロセッサー装置に関する。
プロセッサー装置に関する。
従来例の構成とその問題点
従来のマルチプロセッサー装置では、データ処理を行な
う際に、マルチプロセッサーの処理の負荷を測定し制御
するという機能を含んでいなかったため、特定のプロセ
ッサーが負荷オーバーとなるという状態を生じていた。
う際に、マルチプロセッサーの処理の負荷を測定し制御
するという機能を含んでいなかったため、特定のプロセ
ッサーが負荷オーバーとなるという状態を生じていた。
すなわち、マルチプロセッサーシステムにおいては、そ
れぞれのプロセッサーが相互に関連を保って処理を行っ
ており、ある１つのプロセッサーに対して、他の複数個
のプロセッサーから同時に多数のテークが送られてぐる
七いう状況が存在する。このような状況がある一定時間
継続すると、そのプロセッサーは負荷オーバーの状態と
なるわけである。このように、ある特定のプロセッサー
が負荷オーバーの状態になると、マルチプロセッサー／
ステム全体として種々の障害状態かひきち−こされる。
れぞれのプロセッサーが相互に関連を保って処理を行っ
ており、ある１つのプロセッサーに対して、他の複数個
のプロセッサーから同時に多数のテークが送られてぐる
七いう状況が存在する。このような状況がある一定時間
継続すると、そのプロセッサーは負荷オーバーの状態と
なるわけである。このように、ある特定のプロセッサー
が負荷オーバーの状態になると、マルチプロセッサー／
ステム全体として種々の障害状態かひきち−こされる。
たとえば、負荷オーバーとなったプロセッサーが、以後
他のプロセッサーの人力データを取込すずに廃棄するこ
とを行うと、マルチグロセノザーソステム全体トしては
、正常な処理かできていないということになる。
他のプロセッサーの人力データを取込すずに廃棄するこ
とを行うと、マルチグロセノザーソステム全体トしては
、正常な処理かできていないということになる。
発明の目的
従って、本発明の目的は、かかる従来のマルチプロセッ
サー装置におけるデータ処理［寺の欠点をなくし、それ
ぞれのプロセッサーの処理負荷を制御して、全体として
信頼性の高いテーク処理を行なうことのできるマルチプ
ロセッサー装置を提供するにある。
サー装置におけるデータ処理［寺の欠点をなくし、それ
ぞれのプロセッサーの処理負荷を制御して、全体として
信頼性の高いテーク処理を行なうことのできるマルチプ
ロセッサー装置を提供するにある。
発明の構成
本発明は、各プロセッサーに、実行の処理負荷を／ｌ１
ｌｌ定する測定回路と、端末装置からの人力を抑制する
閉基開開ｊ回路とを設け、各プロセッサーが接続された
共通バスに、測定回路の測定結果に応じて閉基１四御回
路を動作させる制御プロセッサーを接続することにより
、上記目的を達成するものである。
ｌｌ定する測定回路と、端末装置からの人力を抑制する
閉基開開ｊ回路とを設け、各プロセッサーが接続された
共通バスに、測定回路の測定結果に応じて閉基１四御回
路を動作させる制御プロセッサーを接続することにより
、上記目的を達成するものである。
実施例の説明
辺、「に４（発明の一実施例を図面を用いて説明する。
第１図は本発明の一実施例を示すブロック図である。図
において、ＢＵＳ は共通バス、ＣＰｌ 。
において、ＢＵＳ は共通バス、ＣＰｌ 。
ＣＰ２ ・・ＣＰｄ：プロセッサー、ＭＡｌ、ＭＡ
２・、、ＭＡｎ ｌ、処理負荷測定回路、ＣＣ１，ＣＣ
２−・−、、、ｃｃｎ は閉Ｑ： １７り制回路、ＰＥ
１． ＰＥ２．、、−、 ＰＥｎＶ１漫ＩＬ、ｉ未装置
、５ＶＣＵ は処理負荷制御卸プロ士ノザーを示す。
２・、、ＭＡｎ ｌ、処理負荷測定回路、ＣＣ１，ＣＣ
２−・−、、、ｃｃｎ は閉Ｑ： １７り制回路、ＰＥ
１． ＰＥ２．、、−、 ＰＥｎＶ１漫ＩＬ、ｉ未装置
、５ＶＣＵ は処理負荷制御卸プロ士ノザーを示す。
次に、第１図に示す実施１９すの動作に９いて１悦明す
る。第１図において、各プロセッサーＣＰ１゜ｃｐ
・ −・ ＣＰ は、処ＪＩＪｊ実行時ｆｌ（丁、処
１１１１１負ｆ１イＩ２Ｉ ｎ 測定回路ＭＡ１．ＭＡ２・・・・・ ＭＡｎＶこより、
一定時間間隔ごとに特定の処理の実行時間をｔＩ側する
。
る。第１図において、各プロセッサーＣＰ１゜ｃｐ
・ −・ ＣＰ は、処ＪＩＪｊ実行時ｆｌ（丁、処
１１１１１負ｆ１イＩ２Ｉ ｎ 測定回路ＭＡ１．ＭＡ２・・・・・ ＭＡｎＶこより、
一定時間間隔ごとに特定の処理の実行時間をｔＩ側する
。
特定の処理としては、たとえは、タスクスケノー・−Ｉ
Ｊシンク入出力管理、バッファ管理等の処理があり、こ
れらの特定の処理時間の占める割合が全体の処理時間に
対して非常に大きいということｉｌｌ、プロセッサーＣ
Ｐ 、ＣＰ・・・・・ＣＰｎ か［１：常な処１
２ Ｍ！状態になっていないということを意味している。
Ｊシンク入出力管理、バッファ管理等の処理があり、こ
れらの特定の処理時間の占める割合が全体の処理時間に
対して非常に大きいということｉｌｌ、プロセッサーＣ
Ｐ 、ＣＰ・・・・・ＣＰｎ か［１：常な処１
２ Ｍ！状態になっていないということを意味している。
訓測された実行時間は、共通・・スＢＵＳを経由し７て
、処理負荷制御グロセ、−リ−−３ＶＣＵ −＼送イ
１：される。処、Ｌ！Ｊ！負荷制御プロセノザー５ＶＣ
Ｕ ＆、１、各プロセッサーＣＰ ＣＰ ・ ・・
ｃｐ の、：１４川実行１ ア ２
ｎ時間を受信すると、内１り１３の記・１
・ｊ〉装置に格納し、あらかじめ処理負荷制御プロセッ
サ−３ＶＣＵ Ｋぐ）録されている マルチグロセノ
リーー／ステム全体の処理負荷計算値に従って、処理負
＜：：ｉの訓勇１： ＜Ｃ−ｊ ］い、処理負荷計算４
１内か、あらかじめ処理負荷１１ｊＩＩ御グロセノサ−
３ＶＣＵ に登録されている処理負荷上限値よりも人な
い時には、共通バスＢＵＳを経由して、谷グロセノザー
ＣＰ１．ＣＰ２・・・・・ＣＰｎ・＼人力規１ｆｉｌｌ
１ｆｆ１報を送信する。マルチプロセッサ・システム
の処ｆＪ’４負荷Ｊ１算式は、たとえは、各プロセッサ
ｃｐ ｃｐ ・・・・・・・ＣＰｎの処理負荷計算
値１１ ２ を１１ ・ ・・・ｔｎとし、各プロセッサＣＰ１゜
１ フ ２ ｃｐ ・−・・ＣＰｎに対する重み係数をｗｌ、ｗ２
゜Ｗｎとして、 Σ ｗｉｔｉ として表わすｘ＝１ ことができる。
、処理負荷制御グロセ、−リ−−３ＶＣＵ −＼送イ
１：される。処、Ｌ！Ｊ！負荷制御プロセノザー５ＶＣ
Ｕ ＆、１、各プロセッサーＣＰ ＣＰ ・ ・・
ｃｐ の、：１４川実行１ ア ２
ｎ時間を受信すると、内１り１３の記・１
・ｊ〉装置に格納し、あらかじめ処理負荷制御プロセッ
サ−３ＶＣＵ Ｋぐ）録されている マルチグロセノ
リーー／ステム全体の処理負荷計算値に従って、処理負
＜：：ｉの訓勇１： ＜Ｃ−ｊ ］い、処理負荷計算４
１内か、あらかじめ処理負荷１１ｊＩＩ御グロセノサ−
３ＶＣＵ に登録されている処理負荷上限値よりも人な
い時には、共通バスＢＵＳを経由して、谷グロセノザー
ＣＰ１．ＣＰ２・・・・・ＣＰｎ・＼人力規１ｆｉｌｌ
１ｆｆ１報を送信する。マルチプロセッサ・システム
の処ｆＪ’４負荷Ｊ１算式は、たとえは、各プロセッサ
ｃｐ ｃｐ ・・・・・・・ＣＰｎの処理負荷計算
値１１ ２ を１１ ・ ・・・ｔｎとし、各プロセッサＣＰ１゜
１ フ ２ ｃｐ ・−・・ＣＰｎに対する重み係数をｗｌ、ｗ２
゜Ｗｎとして、 Σ ｗｉｔｉ として表わすｘ＝１ ことができる。
各プロセッサーＣＰ ＣＰ ・・・・・・ＣＰｎ幻
：、共１１ ２ 西バスＢＵＳを経由して人力規制通報を受信すると、閉
Ｊ、（ｉｌｊｌＪ Ｘ１回路ＣＣ１，ＣＣ２，、、、、
、、、ＣＣｎ を駆動して、・１２４未装置ＰＥ１．Ｐ
Ｅ２・・・・ＰＥ、よりの入カデータをｍｌ ｆｆ１ｌ
ｌする。各プロセッサ〜ｃｐ１．ｃｐ２ＣＰｎは、人力
テークの抑制に伴い、処理に余俗が生じ、ｈ１測実行時
間が減少することとなる。処理負荷、１ｊＩＪ師グロセ
ノザー５ＶＣＵ ｆは、処理ｆｊ ＋：：ｆ Ａｔ’
−ｆｌ ｆｌ’ｌがあらかじめ処理負荷制御プロセッサ
−５ＶＣＵ ｉ・こ登録されている沈埋１：’Ｌ ６
：ｉド（（艮１直よりも小さくなると、共通バスｇＵｓ
を経由して、各プロセッサーＣＰ 、ＣＰ 、、
、、、、、、、 ＣＰｎ へυ訓ｊ１］解１
２ 除通報を送信する。各プロセッサーＣＰ１．ＣＰ２・・
・・ ＣＰｎは、規ｔｆｉＩＪ解除通報を受信すると、
閉基開化回路ＣＣ１，ＣＣ２・ ｃｃ の駆動を停
止１−１して、端末装置ＰＥ ＰＥ ・−・・・Ｐ
Ｅ よりの１＋ ２
ｎ入カテ〜りの抑制を解除する。
：、共１１ ２ 西バスＢＵＳを経由して人力規制通報を受信すると、閉
Ｊ、（ｉｌｊｌＪ Ｘ１回路ＣＣ１，ＣＣ２，、、、、
、、、ＣＣｎ を駆動して、・１２４未装置ＰＥ１．Ｐ
Ｅ２・・・・ＰＥ、よりの入カデータをｍｌ ｆｆ１ｌ
ｌする。各プロセッサ〜ｃｐ１．ｃｐ２ＣＰｎは、人力
テークの抑制に伴い、処理に余俗が生じ、ｈ１測実行時
間が減少することとなる。処理負荷、１ｊＩＪ師グロセ
ノザー５ＶＣＵ ｆは、処理ｆｊ ＋：：ｆ Ａｔ’
−ｆｌ ｆｌ’ｌがあらかじめ処理負荷制御プロセッサ
−５ＶＣＵ ｉ・こ登録されている沈埋１：’Ｌ ６
：ｉド（（艮１直よりも小さくなると、共通バスｇＵｓ
を経由して、各プロセッサーＣＰ 、ＣＰ 、、
、、、、、、、 ＣＰｎ へυ訓ｊ１］解１
２ 除通報を送信する。各プロセッサーＣＰ１．ＣＰ２・・
・・ ＣＰｎは、規ｔｆｉＩＪ解除通報を受信すると、
閉基開化回路ＣＣ１，ＣＣ２・ ｃｃ の駆動を停
止１−１して、端末装置ＰＥ ＰＥ ・−・・・Ｐ
Ｅ よりの１＋ ２
ｎ入カテ〜りの抑制を解除する。
第２図は、本発明の他の実施列を示すブ０７り図である
。図において、ＢＵＳ ｌ、共１Ｉｎ−（ス、ＣＰｌ、
ＣＰ２・ ・・ ｃｐ ハ上ｆｆｆｌレベルのグロセ
ノν−であって処理負荷測定回路を有している。５ＶＣ
Ｕは処理負性制御プロセノソ−１ＣＰっ１ 、ｃｐ、２
・４．ＣＰ、−ＣＰ 、ＣＰ ・・ Ｃ
Ｐ４．Ｉ５、そＪＩぞ１ ｌ ｎｌ ｎ
２ ｎｌ１ｃｐ１〜ＣＰｎ ０１位
レベルのプロセッサでありて閉基「１タリ御回路を有し
ている。ＰＥ、１．ＰＥ１２゜−・、、ＰＥ、、〜ＰＥ
＋ＰＥｎ２””””’ＰＥ１ ｌ
ｎｉ ｎ ］
は端末装置、Ｌｌ・・・・・Ｌｎ はローカル・ぐス
を・承り−１、次に、第２図に示す実施例について説明
Ｊ−る。。
。図において、ＢＵＳ ｌ、共１Ｉｎ−（ス、ＣＰｌ、
ＣＰ２・ ・・ ｃｐ ハ上ｆｆｆｌレベルのグロセ
ノν−であって処理負荷測定回路を有している。５ＶＣ
Ｕは処理負性制御プロセノソ−１ＣＰっ１ 、ｃｐ、２
・４．ＣＰ、−ＣＰ 、ＣＰ ・・ Ｃ
Ｐ４．Ｉ５、そＪＩぞ１ ｌ ｎｌ ｎ
２ ｎｌ１ｃｐ１〜ＣＰｎ ０１位
レベルのプロセッサでありて閉基「１タリ御回路を有し
ている。ＰＥ、１．ＰＥ１２゜−・、、ＰＥ、、〜ＰＥ
＋ＰＥｎ２””””’ＰＥ１ ｌ
ｎｉ ｎ ］
は端末装置、Ｌｌ・・・・・Ｌｎ はローカル・ぐス
を・承り−１、次に、第２図に示す実施例について説明
Ｊ−る。。
第２１ン１において、」−位レベルの各ゾロセノ９ＣＰ
１・・・・・ＣＰｎの処理負荷測定回路で計測された特
定処理の実行時間が処理負荷側側プロセッサ５ＶＣＵ・
＼送信され、処理負荷制御プロセッサ５ＶＣＵが、シス
テム全体の負荷を算出し、負荷オーバーであると判断す
ると、上位レベルの各プロセッサＣＰ１゜・・・・・・
・ＣＰｎ′＼入力規制通報を送信する。各プロセッサＣ
Ｐ・・・・・・・ＣＰｎは、入力規制通報を受信すルト
、ローカルバスＬ・・・・・・・・Ｌｎ を経由して、
下位レベルのプロセッサＣＰ 、ＣＰ ・・・・・
ＣＰｌｌｌ １ １２ 〜ＣＰ ｎｌ ＋ ＣＰｎ２ ’・・・・・・・ＣＰｎ
ｊへ入力規制通報、 を送信する。下位レベルの各プ
ロセッサＣＰ１つ。
１・・・・・ＣＰｎの処理負荷測定回路で計測された特
定処理の実行時間が処理負荷側側プロセッサ５ＶＣＵ・
＼送信され、処理負荷制御プロセッサ５ＶＣＵが、シス
テム全体の負荷を算出し、負荷オーバーであると判断す
ると、上位レベルの各プロセッサＣＰ１゜・・・・・・
・ＣＰｎ′＼入力規制通報を送信する。各プロセッサＣ
Ｐ・・・・・・・ＣＰｎは、入力規制通報を受信すルト
、ローカルバスＬ・・・・・・・・Ｌｎ を経由して、
下位レベルのプロセッサＣＰ 、ＣＰ ・・・・・
ＣＰｌｌｌ １ １２ 〜ＣＰ ｎｌ ＋ ＣＰｎ２ ’・・・・・・・ＣＰｎ
ｊへ入力規制通報、 を送信する。下位レベルの各プ
ロセッサＣＰ１つ。
ＣＰ ・・・・・・・・ＣＰ１□〜ＣＰｎ１．ＣＰ
ｎ２・・・・・・・・ＣＰｎ。
ｎ２・・・・・・・・ＣＰｎ。
１２＋
は、ローカルバスＬ ・・・・・・・・・Ｌｎ を経由
して、人力規制通報を受信すると、閉塞制御回路を制御
して端末装置ＰＥ１１．ＰＥ１２−、、、、、・、ＰＥ
１□〜ＰＥｎ、 。
して、人力規制通報を受信すると、閉塞制御回路を制御
して端末装置ＰＥ１１．ＰＥ１２−、、、、、・、ＰＥ
１□〜ＰＥｎ、 。
ＰＥｎ２・・・・・・・・ＰＥｎ、よりの入力データを
抑制する。
抑制する。
第３図は処理負荷測定回路を示すブロック図である。図
において、１はクロック信号発生回路、２は特定処理用
フラグ、３はカウンター、４はコントロール回路、５は
プロセッサーのデータ処理部との通信ライン、６はアン
トゲ−１・を示す。第３図において、通）言ライン５よ
りのプロセッサーのデータ処理部の情報に従って、コン
トロール回路４は、一定時間間隔ごとに、制御信号をカ
ウンター３、特定処理用フラグ２に送出して、カウンタ
ー３．特定処理用フラグ２のセント、リセット１）−１
等ヲ行う。プロセッサーのデータ処理部の情報か、特定
処理開始情報であると、特定処理用フラグ２がセットさ
れ、これに伴いクロック信号発生回路１からのクロック
信号がアンドゲート６を介してカウンター３でカウント
アツプされ、一定時間経過するとコントロール回路４に
よってカウンター３の内容が読みだされて、プロセッサ
ーのデータ処理部へ送出されることとなる。
において、１はクロック信号発生回路、２は特定処理用
フラグ、３はカウンター、４はコントロール回路、５は
プロセッサーのデータ処理部との通信ライン、６はアン
トゲ−１・を示す。第３図において、通）言ライン５よ
りのプロセッサーのデータ処理部の情報に従って、コン
トロール回路４は、一定時間間隔ごとに、制御信号をカ
ウンター３、特定処理用フラグ２に送出して、カウンタ
ー３．特定処理用フラグ２のセント、リセット１）−１
等ヲ行う。プロセッサーのデータ処理部の情報か、特定
処理開始情報であると、特定処理用フラグ２がセットさ
れ、これに伴いクロック信号発生回路１からのクロック
信号がアンドゲート６を介してカウンター３でカウント
アツプされ、一定時間経過するとコントロール回路４に
よってカウンター３の内容が読みだされて、プロセッサ
ーのデータ処理部へ送出されることとなる。
第４図は閉塞制御回路を示すブロック図である。
図において、７は閉基フラグ、８はコントロール回路、
９はプロセッサのデータ処理部との通信ライン、１ｏは
端末装置とのデータ入出力バッファ、１１は端末装置と
のデータ送受信ライン、１２はインバータ、１３はアン
ドゲートを示す。
９はプロセッサのデータ処理部との通信ライン、１ｏは
端末装置とのデータ入出力バッファ、１１は端末装置と
のデータ送受信ライン、１２はインバータ、１３はアン
ドゲートを示す。
第４図において、通信ライン９よりのプロセッサのデー
タ処理部の閉基指令に従って、コントロール回路８は、
制御信号を閉塞フラグ７に送出して、閉基フラグ７のセ
ットを行う。閉塞フラグ７がセットされると、セント信
号がインバータ１２を介してアントゲート１３に入力さ
れ、端末装置とのデータ入出力バッファ１０よりの、コ
ントロール回路８′＼のデータの入力か禁止されること
となる。
タ処理部の閉基指令に従って、コントロール回路８は、
制御信号を閉塞フラグ７に送出して、閉基フラグ７のセ
ットを行う。閉塞フラグ７がセットされると、セント信
号がインバータ１２を介してアントゲート１３に入力さ
れ、端末装置とのデータ入出力バッファ１０よりの、コ
ントロール回路８′＼のデータの入力か禁止されること
となる。
発明の詳細
な説明したよう傾本発明は、それぞれのプロセッサーが
、実行の処理負荷を測定する測定回路と、端末装置から
の入力を抑制する閉塞制御回路と番付し、各プロセッサ
ーが接続される共通バスに、測定回路での測定結果に応
じて閉基制御回路を動作させる制御プロセンサーが接続
されているので、特定のプロセッサーが負荷オーバーの
状態になったとしても、測定回路での測定結果が制御プ
ロセッサーで判別されて閉塞制御回路を働かせ、それ以
降は負荷オーバーが解消されるまで入力データの取り込
みが抑制されることになるので、入力データが廃棄され
ることはなくマルチプロセッサー全体として正常な処理
を行なうことができ、信頼性の高いマルチプロセッサー
装置が実現できる。
、実行の処理負荷を測定する測定回路と、端末装置から
の入力を抑制する閉塞制御回路と番付し、各プロセッサ
ーが接続される共通バスに、測定回路での測定結果に応
じて閉基制御回路を動作させる制御プロセンサーが接続
されているので、特定のプロセッサーが負荷オーバーの
状態になったとしても、測定回路での測定結果が制御プ
ロセッサーで判別されて閉塞制御回路を働かせ、それ以
降は負荷オーバーが解消されるまで入力データの取り込
みが抑制されることになるので、入力データが廃棄され
ることはなくマルチプロセッサー全体として正常な処理
を行なうことができ、信頼性の高いマルチプロセッサー
装置が実現できる。
第１図は本発明のマルチープ凪セノザー装置の一実施例
を示すブロック図、第２図は本発明の他の実施例を示す
ブロック図、第３図は処理負荷測定回路の一実施例を示
すブロック図、第４図は閉塞制御回路の一実施例を示す
ブロック図である。 ＢＵＳ・・・・共通ハス、ＣＰｌ、ＣＰ２・・・・・・
・・・ ＣＰ・・・・グロセノｆ −１ＭＡ 、ＭＡ
・・・・・・・・、ＭＡｎｌ ２ツ ・・・・・処理負荷測定回路、ＣＣ１，ＣＣ２，・・・
・・・・・ＣＣｎ・・−・・閉基制御回路、ＰＥ１．Ｐ
Ｅ２．・・・・・・ＰＥｎ ・・・・・・端末装置、５
ＶＣＵ ・・・・・処理負荷制御プロセッサー、Ｌｌ、
・・・・・・・・・Ｌｎ・・・・・・ローカルバス、１
・・・・・・クロック信号発生回路、２・・・・・・特
定処理用フラグ、３・・・・・カウンター、４，８・・
・・・・コントロール回路、５．９・・・・・・プロセ
ッサーのデータ処理部との通信ライン、６，１３・・・
・・・アンドゲート、７・・・・・・閉塞フラン、１０
・・端末装置とのデータ人ｄ、４カバノファ、１１
・端末装置とのデータ送受信ライン、１２ インバ
ータ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図
を示すブロック図、第２図は本発明の他の実施例を示す
ブロック図、第３図は処理負荷測定回路の一実施例を示
すブロック図、第４図は閉塞制御回路の一実施例を示す
ブロック図である。 ＢＵＳ・・・・共通ハス、ＣＰｌ、ＣＰ２・・・・・・
・・・ ＣＰ・・・・グロセノｆ −１ＭＡ 、ＭＡ
・・・・・・・・、ＭＡｎｌ ２ツ ・・・・・処理負荷測定回路、ＣＣ１，ＣＣ２，・・・
・・・・・ＣＣｎ・・−・・閉基制御回路、ＰＥ１．Ｐ
Ｅ２．・・・・・・ＰＥｎ ・・・・・・端末装置、５
ＶＣＵ ・・・・・処理負荷制御プロセッサー、Ｌｌ、
・・・・・・・・・Ｌｎ・・・・・・ローカルバス、１
・・・・・・クロック信号発生回路、２・・・・・・特
定処理用フラグ、３・・・・・カウンター、４，８・・
・・・・コントロール回路、５．９・・・・・・プロセ
ッサーのデータ処理部との通信ライン、６，１３・・・
・・・アンドゲート、７・・・・・・閉塞フラン、１０
・・端末装置とのデータ人ｄ、４カバノファ、１１
・端末装置とのデータ送受信ライン、１２ インバ
ータ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図
Claims (1)
- 実行の処理負荷を測定する測定回路と、端末装置からの
入力を抑制する閉塞制御回路とをそれぞれが有する複数
のプロセンサーと、前記測定回路での測定結果に応じて
前記閉塞制御回路を動作させる制御プロセッサーと、前
記複数のプロセッサーおよび前記制御プロセッサーか接
続された共通バスとを備えたマルチプロセッサー装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16693482A JPS5955564A (ja) | 1982-09-25 | 1982-09-25 | マルチプロセツサ−装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16693482A JPS5955564A (ja) | 1982-09-25 | 1982-09-25 | マルチプロセツサ−装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5955564A true JPS5955564A (ja) | 1984-03-30 |
Family
ID=15840362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16693482A Pending JPS5955564A (ja) | 1982-09-25 | 1982-09-25 | マルチプロセツサ−装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955564A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04362767A (ja) * | 1991-06-10 | 1992-12-15 | Agency Of Ind Science & Technol | マルチプロセッサ装置 |
| JP2006500654A (ja) * | 2002-09-20 | 2006-01-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | コンピュータ・システムにおける適応型問題判別及びリカバリー |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57757A (en) * | 1980-06-04 | 1982-01-05 | Hitachi Ltd | Job execution schedule system |
| JPS5776646A (en) * | 1980-10-31 | 1982-05-13 | Fujitsu Ltd | Load sharing system |
-
1982
- 1982-09-25 JP JP16693482A patent/JPS5955564A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57757A (en) * | 1980-06-04 | 1982-01-05 | Hitachi Ltd | Job execution schedule system |
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| JPH04362767A (ja) * | 1991-06-10 | 1992-12-15 | Agency Of Ind Science & Technol | マルチプロセッサ装置 |
| JP2006500654A (ja) * | 2002-09-20 | 2006-01-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | コンピュータ・システムにおける適応型問題判別及びリカバリー |
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