JPS5952771U - デイジタルスム−ジング回路 - Google Patents
デイジタルスム−ジング回路Info
- Publication number
- JPS5952771U JPS5952771U JP14735482U JP14735482U JPS5952771U JP S5952771 U JPS5952771 U JP S5952771U JP 14735482 U JP14735482 U JP 14735482U JP 14735482 U JP14735482 U JP 14735482U JP S5952771 U JPS5952771 U JP S5952771U
- Authority
- JP
- Japan
- Prior art keywords
- memory
- digital
- digital output
- smoothing circuit
- bits
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
図はこの考案の実施例の回路図である。
１・・・・・・Ａ／Ｄ変換器、２・・・・・・第１メモ
リ、３・・回加算回路、４・・・・・・第２メモリ、５
・・・・・・Ｄ／Ａ変換器。
リ、３・・回加算回路、４・・・・・・第２メモリ、５
・・・・・・Ｄ／Ａ変換器。
Claims (1)
- 画像信号を、そのアナログレベルに応じたｎビットの第
１デイジタル出力に順次Ａ／Ｄ変換する手段と、前記第
１デイジタル出力を記憶するｎ個のメモリ部を有する第
１メモリと、第１メモリの各メモリ部に記憶されている
各第１デイジタル出力を少なくとも２つずつ加算して（
ｎ＋１）ビットの第２デイジタル出力を得、かつ加算前
の各第１デイジタル出力にはその最下位側に論理値で「
０」を付は加えて（ｎ＋１）ビットの第３デイジタル出
力を得る手段と、第２、第３デイジタル出力を記憶する
（ｎ＋１）個のメモリ部を有する第２メモリと、第２メ
モリの各メモリ部からの第２、第３デイジタル出力を順
次Ｄ／Ａ変換する手段とからなるディジダルスムージン
グ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14735482U JPS5952771U (ja) | 1982-09-29 | 1982-09-29 | デイジタルスム−ジング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14735482U JPS5952771U (ja) | 1982-09-29 | 1982-09-29 | デイジタルスム−ジング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5952771U true JPS5952771U (ja) | 1984-04-06 |
Family
ID=30327709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14735482U Pending JPS5952771U (ja) | 1982-09-29 | 1982-09-29 | デイジタルスム−ジング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952771U (ja) |
-
1982
- 1982-09-29 JP JP14735482U patent/JPS5952771U/ja active Pending
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