JPS59502040A - サブル−チンヘのジャンプおよびリタ−ンのためのパイプラインがなされたマイクロコントロ−ラ中の多重制御記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 サブルーチンへのジャンプおよびリターンのためのパイプラインがなされたマイ クロコントローラ中の多重制御記憶製置 皿」は駈厘− １９８２年１１月３日にＣａｒｌｏｓ　１ｍ、　）（ｏｒｖａｔｈによって出願 された゛パイプラインがなされたマイクロコントローラのための多重制御記憶装 置″という名称のアメリカ合衆国特許出願連続番号第４３８．７０２号。

１９８２年１１月３日にＣａｒｌｏｓ　Ｆ、　ｌ−１ｏｒｖａｔｈニよって出願 された゛ネストされたサブルーチンを取扱うためのパイプラインがなされたマイ クロコントローラ中の多重制御記憶装置″という名称のアメリカ合衆国特許出願 連続番号第４３８，７０３号。

ｌ孔列ＬＬ この発明は、パイプラインがなされたマイクロコントローラに関するもので、特 に、多重制御記憶装置を用いて並行動作を行なわせることによって、サイクルタ イムのロスを減少させるようなコントローラに関する。

１里１１匹１１ マイクロプログラミングは、プロセッサ中のマクロ命令デコード論理回路をメモ リで置換える技術であって、このメモリには、異なったマクロ命令を実行するこ とができるように、プロセッサ中のそれぞれのゲートを能動化するための種々の 制御信号がストアされている。これらの制御信号は、対応するマイクロ命令の所 望のワード長に依存して、全体としてエンコードされてもよく、また、部分的に エンコードされもしくはエンコードされないものであってもよい。そして、マク ロ命令オペレータは、制御記憶装置すなわちマイクロ命令メモリに対するアドレ スとしてサービスを行なう。このようなマイクロプログラミング技術を用いると アーキテクチャにおける設計の柔軟性が極めて大きくなる。それは、発生可能な 副扉信号のタイプが、どのような特定のプロセッサに対しても固定されたものと なっておらず、異なった高位のレベルのプログラム言語が特別に製造されたメイ ンフレームのコンピュータのために設計されている場合においても、その言語の ホストとのエミュレーションやインタプリタを行なうために選択することができ るからである。設計に関してこのような柔軟性が存在するため、はとんどすべて の中小プログラミングシステムや特定のマイクロプロセッサが、この技術を用い て構成されている。

しかしながら、制御記憶装置からのマクロ命令のアクセスやレセプションでは、 同じマクロ命令オペレータがデコーダ論理回路によってデコードされる場合に比 べて、必要とされる時間が長くなっている。このため、大型で高速のプロセッサ を設計するにあたっては、ハードワイヤの論理回路が好んで用いられている。

速度の面での改良を図り、マイクロ命令を実行するために必要とされるクロック 時間を短くするための技術としては、マクロ命令オペレータ（マイクロ命令アド レス）の取出しを前のマイクロ命令の実行とパイプラインない、しはオーバラッ プさせるという技術が存在している。このような技術は、Ｆｅｒｇｕｓｏｎ等に 対して与えられたアメリカ合衆国特許第３，８８６，５２３号に記載されている 。

しかしながら、このようなオーバラップ技術を用いたとしても、実行中のルーチ ンの中の変化によってマイクロコントローラが用いられていないようなりロック タイムのシーケンスがなお存在する。すなわち、データプロセッサはマクロ命令 レベルまたはマイクロ命令レベルのいずれに対しても、命令の単一のシーケンス を実行することはない。

周期的に、内部条件または外部条件が発生して、他のルーチンへの分岐を行ない 、その条件に対する適当な応答を与えるような命令シーケンスが必要となる。さ らに、多くのルーチンがホストされたサブルーチンのシリーズとして形成され、 これはプロセッサに対してサブルーチンへのジャンプと、このサブルーチンから 、実行されていた親ルーチンとは異なったいくつかの他のロケーションへのリタ ーンを要求する。上述したような、バイブラインがなされたマイクロコントロー ラにおいては、これは、新たなサブルー再び廃棄することを要求することになり 、これによってサイクルタイムが失われる。

このため、この発明の主たる目的は、クロックサイクルのロスを最小化するよう なデータプロセッサのための改良されたマイクロコントローラを提供することで ある。

この発明の他の目的は、命令の取出しと条件付分岐命令の取出しとのオーバラッ プを生じさせるようなデータプロセッサのための改良されたマイクロコントロー ラを提供することである。

この発明のなおも他の目的は、サブルーチン命令へのジャンプとサブルーチン命 令からのリターンとを、その時点での取出し命令取出しにオーバラップさせるデ ータプロセッサのための改良されたマイクロコントローラを提供することである 。

Ｒ且Ｊ口ＬＬ 上述した目的を達成するため、この発明は、複数の制御記憶装置から形成された デジタルデバイスを制御するためのマイクロコントローラを対象としており、前 記制御記憶装置のそれぞれは、対応する制御記憶装置の中の異なったロケーショ ンをアドレスするレジスタカウンタを有している。それぞれの制御記憶装置はそ れぞれのクロックサイクルでアクセスされるもので、選択された制御記憶装置か ら取出されたマイクロ命令のうちの１つを受取るための命令レジスタを持ってい る。このような方法で、前のマイクロ命令が条件付分岐である場合、サブルーチ ンへのジャンプである場合、またはサブルーチン命令へのリターンである場合に おいても、マイクロ命令がそれぞれのクロックサイクルで命令レジスタに与えら れる。

サブルーチンへのジャンプと、サブルーチン命令・がらの対応するリターンとを 調和させるため、このリターンサブルーチンの対応するアドレスはブツシュタウ ンスタックの中にストアされており、これらのアドレスがスタックの先頭に置か れていたオーダの反対のオーダで、上述したレジスタカウンタのうちの選択され た１つへと与えられるようになっている。

このため、この発明の性質は、それぞれのクロックサイクルで複数のマイクロ命 令を命令レジスタへと与え、それによって命令レジスタがそれぞれのクロックサ イクルで適切なマイクロ命令を受取ることができるような、複数のメモリを有す るマイクロコントローラに存在している。

゛　の、な９明 この発明の、上に述べた目的および他の目的と利点や特徴は、図面を参照して行 なう以下の説明からより一層明らかとなろう。これらの図において、 第１図は従来のマイクロコントローラの概念図である。

第２図はこの発明のマイクロコントローラの概念図である。

第３図はこの発明によって実行されるものとしてのプログラムセグメントを表現 する命令のシーケンス図である。

第４図はこの発明で用いられるものとしてのアービトレ−ション論理回路の概念 図である。

第５図はこの発明の動作を示す真理値表が描かれた図である。

発明の詳細な説 この発明は、動作のクロックサイクルのそれぞれの間にマイクロプログラムデー タプロセッサの中の種々のゲートやレジスタを活性化する制御信号を与えるよう に構成されている。この制御信号はコード化されていてもよく、またコード化さ れていなくてもよい。上に述べたように、従来のマイクロプログラムデバイスに おいては、条件付分岐命令に出会ったとき、またはサブルーチンへのジャンプ命 令やサブルーチンからのリターン命令に出会ったときには、常にクロックタイム のロスを生じていた。

このような従来のマイクロプログラムコントローラを第１図に示す。第１図に示 すように、対応するマイクロ命令は制御記憶装置１０の中にストアされており、 この制御記憶装置１０はたとえばリードオンリメモリ（ＲＯＭ＞である。以下に 詳しく説明するように、それ・ぞれのマイクロ命令は制御信号のフィールドを含 んでおり、この制御信号はそのすべてがコード化されていたものであってもよ（ 、また、部分的にコード化されているものや部分的にコード化されていないもの であってもよい。これに加えて、それぞれのマイクロ命令は、その時点でのマイ クロ命令の次にシル−チン命令へのジャンプもしくはサブルーチン命令からのリ ターンのいずれかの条件付分岐命令であるのかを特定するシーケンスフィールド を含んでいる。このフィールドはまた、ジャンプアドレスまたはリターンアドレ スを交互に含んでいる。

アドレスレジスター１によってこの制御記憶装置がアドレスされたときには、対 応するマイクロ命令が並列に読出されて命令レジスター２へと与えられ、そこか らこのフィールドが取出されて、算術論理ユニットなどの制御の対象となるデジ タルデバイスを活性化なしいは能動化する。条件付分岐やサブルーチンへのジャ ンプ命令を実行しているときには、シーケンスフィールドが同じクロックサイク ルの間にマルチプレクサ１３に対して代わりのアドレスを与える。条件付分岐命 令を実行している場合には、条件付ジャンプ制御回路が、付随命令の真偽を判定 し、もし真であるならば、マルチプレクサ１３に対して信号を与え、それに与え られた代わりのアドレスをアドレスレジスター１へと転送させる。

マクロ命令レベルおよびマイクロ命令レベルのいずれにおいても、データプロセ ッサを多く用いるということは、ブツシュダウンスタックすなわちファーストイ ン−ラストアウト・レジスタの組を用いるという特別の性質を有っている。この ようなスタックは、サブルーチンヘジャンプしたときにリターンアドレスをスト アしておかねばならないということもあり、また他方、このサブルーチンが他の サブルーチンへとジャンプするときにはリターンアドレスを必要とするというこ となどの理由によって、特に有用なものとなっている。このようにしてネストさ れたサブルーチンを用いると、サブルーチンへのジャンプが発生するごとに、リ ターンアドレスがスタックの先頭に置かれ、それに続いて追加のリターンアドレ スがこのスタックの先頭に入れられるときに、゛ブツシュ゛″ダウンされる。種 々のサブルーチンが出ていくと、それらが入れられた順序と逆の順序で、必要な リターンアドレスがスタックの先頭から与えられる。マイクロコントローラのた めのこのようなスタックは、第１図においては制御スタック１６として示してい る。命令レジスタ１２から出てその時点で実行されているマイクロ命令がサブル ーチン命令からのリターンであるときには、制御スタック１６からマルチプレク サ１３を介してアドレスレジスタ１１へと適当なアドレスが与えられる。

第１図に示したマイクロプロセッサは、前に取出されたマイクロ命令の実行とオ ーバラップして制御ストアアドレスが取出されるようなタイプのものであり、こ れは、命令の通常のシーケンスの間にそれが制御記憶装置１０に対して与えられ るごとに、アドレスレジスタ１１の内容をインクリメントすることによって、第 １図のコントローラにおいて達成される。このような動作によって、新たなマイ クロ命令がそれぞれのクロックタイムにおいて命令レジスタ１２へと与えられる 。しかしながら、条件付分岐やサブルーチンへのジャンプ、それにサブルーチン 命令からのリターンに出会ったときには、適切なアクションを実、！テできるよ うになるまでにアドレスレジスタ１１の内容を置換えなければならず、これによ ってクロックサイクルのロスが生じていた。

このクロックサイクルのロスを減少させるため、この発明は、第２図に示すよう な方法によって、それぞれのクロックサイクルにおいて、制御記憶装置の出力を 命令レジスタに与えるように構成されている。第２図において、３つの異なった 記憶制御装置２０ａ　、２０ｂ　、２０ｃが存在しており、これらは、シーケン ス情報とともに制御信号のフィールドをマルチプレクサ２２ａによって命令レジ スタ２２へと与えるように構成されている。しかしながら、条件付分岐やサブル ーチン命令からのリターンのためにも用いることのできるジャンプアドレスＪΔ を、それぞれの制御記憶装置２０ａ　、２０１）および２０Ｃに対応、するレジ スタカウンタ以外のレジスタカウンタ２１ａ、２１ｂおよび２１Ｃのそれぞれに 与えることができる。このために、レジスタカウンタ２１ａ、２１ｂ、２１ｃに はそれぞれマルチプレクサ２３ａ　、２３ｂ　、２３Ｇが設けられており、これ によって他の制御記憶装置からのジャンプアドレスのうちのいずれを受取るべき かということや、サブルーチン命令からのリターンの場合に、メインスタック２ ６からスタツクアドレスの先頭のものを受取るべきか否かの選択を行なう。第２ 図に示したように、レジスタカウンタのそれぞれはまた、第１図の従来のコント ローラにおいて行なわれていたと同様に、外部ソースからの次のアドレスを受取 ることもできる。

マルチプレクサ２３ａ　、２３ｂおよび２３０のそれぞれによっていずれの入力 を選択したかということは、その時点で選択されている制御記憶装置から命令レ ジスタ２２へと与えられたシーケンス情報に対応する、算術論理回路２７からの 出力によって知ることができる。

制御記憶装置２０ａ　、２０ｂ　、２０Ｃには、マイクロ命令の同じ組が与えら れる。しかしながら、任意の時刻を取っ見たときには、それぞれの個々の制御記 憶装置は、算術論理回路２７から対応するレジスタカウンタ２１ａ、２１ｂ、２ １ｃへと与えられたカウントロード情報に依存して、３つのモードのうちの異な った１つのモードで用いられていることになる。これらの３つのモードは、“プ ログラムカウンタレジスタ″、パジャンプアドレスレジスタ″、および“スタッ クレジスタの先頭″である。３つのレジスタのそれぞれは、タグレジスタとして 機能する２ビツトレジスタを伴っており、対応するこのタグレジスタの中にロー ドされている値によって、対応するレジスタカウンタの状態や指名光を知ること ができる。ここでは第１図のアドレスレジスタ１１０代わりにレジスタカウンタ を用いているため、第１図のインクリメンタ１５は必要ではない。

以下に詳しく説明する動作によって、この３つの制御記憶装置２０ａ　、２０ｂ 　、および２０ｃは、その時点で欠けしているマイクロ命令が条件付分岐命令、 サブルーチン命令へのジャンプまたはサブルーチン命令からのリターンである場 合においては、制御情報のフィールドをそれぞれ・のクロックサイクルにおいて 命令レジスタ２２へと与え続けることができる。すなわち、レジスタカウンタ２ １ａがプログラムカウンタレジスタとして指名されていた場合には、制御記憶装 置２１ａへとアドレスを与え続けるとともに、分岐、ジャンプまたはリターン命 令が命令レジスタ２２において指示されるまで、それ自身の内容のインクリメン トを行ない続ける。この期間においては、レジスタ２１ｂおよび２１Ｃのうちの １つがジャンプアドレスレジスタとして指名され、また、これらのうちの他のレ ジスタはスタックレジスタの先頭のものとして指名されて、３つの制御記憶装置 ２０ａ　、２０ｂ　、２０ｃのすべてがマイクロ命令をマルチプレクサ２２ａへ と与える。取出された３つのマイクロ命令はその時点におけるプログラムカウン トアドレス、ジャンプアドレスおよびスタックの先頭のものすなわちサブルーチ ンからのリターンアドレスに関するものであり、これらマイクロ命令のうちの１ つは、アービトレーション論理回路２７によって選択されて、それぞれのクロッ クサイクルにおいて命令レジスタ２２へと与えられる。

た６１］ 第３図は、この発明で用いられているそれぞれの制御記憶装置すなわちＲＯＭの 中に存在することができるような、マイクロ命令のシーケンスを示している。こ こに示したように、第１のフィールドはジャンプアドレスＪＡを表現しており、 このジャンプアドレスＪＡはその時点におけるマイクロ命令が条件付分岐、サブ ルーチンへのジャンプまたはサブルーチンからのリターンを要求している場合に 、実行されるべき次のマイクロ命令のアドレスを特定するという性質をもってい る。アステリスクで示した第２のフィールドは命令フィールドであって、この命 令フィールドは、分岐、ジャンプもしくはリターンを特定し、またはこれらのい ずれも存在しないときには、プログラムカウンタレジスタとして機能するレジス タカウンタのシーケンスを特定するために必要な数だけのビットを含んでいる。

典型的なマイクロ命令の例を命令レジスタ２２を形成するそれぞれのフィールド によって第２図の中により詳しく示しである。それぞれのＲＯＭの中にマイクロ 命令の一部分としてストアされているジャンプアドレスは、命令レジスタへは与 えられないことに注意されたい。ここに示した命令フィールドは、サブルーチン フィールドへの１ビツトのジャンプ、サブルーチンからの１ビツトのリターン、 １ビツトのジャンプすなわち条件付分岐フィールドおよび、択レジスタ２４から のジャンプ能動化信号をアービトレーション論理回路２７へと伝送する１ビツト の反転フィールドを含んでいる。命令レジスタ２２の条件コード選択１礼、条件 選択論理回路２４へと与えられる条件信号の任意の１つを選択するために必要と される数だけのビットを含んでいる。第３図に示したマイクロ命令のシーケンス の中に存在する命令レジスタ２２の中の残りのフィールドは、制御が行なわれて いるデジタルデバイスを活性化するために用いられる。マイクロ命令の命令フィ ールドのすべてのビットがゼロであるときには、このプログラムカウンタレジス タは第３図に示した命令のシーケンスを通してインクリメントを行ない続ける。

特定のレジスタカウンタが゛プログラムカウンタレジスタ″として指名されてい るときには、それに続くそれぞれのＲＯＭにおいてシーケンス的に１だけインク リメントする。また、特定のレジスタカウンタが°“ジャンプアドレスレジスタ ″として指名されると、テストされている・条件が要求している場合に次の分岐 を与えなければならない命令のアドレスをホールドする。特定のレジスタカウン タが゛ジャンプアドレスレジスタ″として指名されると、それはクロックのそれ ぞれにおいてロードされて、対応するＲＯＭの出力に分岐を与えるべき命令が常 に存在するよ？、にする。最後に、特定のレジスタカウンタが１′スタツクレジ スタの先頭″として指名されると、最初にそのアドレスがロードされているよう なコーリングプログラムのリターンアドレスを含むことになる。この“スタック レジスタの先頭″は、“ブツシュ″命令に出会ったときのみロードされる。この 場合、このレジスタの古い内容は第２図のメインスタック２６へと移されている 。このレジスタカウンタは常に、メインスタックの最も上のエレメントの内容を ホールドしている。しかしながら、リターン命令に出会ったときには、リターン が特定されるべきアドレスの内容をこの命令レジスタに直ちにロードすることが できる。これはもちろん、゛スタックレジスタの先頭”がリターンのロケーショ ンの内容を取出すことによって可能となる。

第３図に示したようなマイクロ命令の異なったシーケンスに対して種々のレジス タカウンタの中で何が起こり、第２図の対応するＲＯＭの出力としてどのような ものが生ずるかを例示することによって、この発明では、それぞれのクロックサ イクルにおいてマイクロ命令を（第２図の）命令レジスタ２２へとどのように与 えるかを理解することがおそらくできるであろう。たとえば、第３図のマイクロ 命令１０がその時点で実行されており、第２図のレジスタ２１Ｃが゛プログラム カウンタレジスタ”として指名されている場合を考えると、レジスタカウンタ２ １ｂは“ジャンプレジスタ″として指名され、また、レジスタ２１ａは°゛スタ ツクレジスタ先頭″として指名されていることになる。マイクロ命令１０の制御 フィールドおよび命令フィールドは、このときには、命令レジスタ２２の中に存 在し、レジスタカウンタ２１ｃはインクリメントされて命令１１のアドレスをホ ールドし、レジスタカウンタ２１ｂはマイクロ命令１０のジャンプアドレスフィ ールドをホールドしくたとえば、このジャンプアドレスを１００とする）、そし て、レジスタカウンタ２１ａはスタックアドレスの先頭のものをホールドする（ たとえば、このレジスタの内容を９０とする）。ＲＯＭ２０ｃの出力は制御デー タフィールドであって、ジャンプアドレスとして（７５）を有する命令１１の命 令フィールドが、第２図のマルチプレクサ２３ｂへと与えられる。ＲＯＭ２０ｂ の出力は命令１００の制御データフィールドと命令フィールドであって、そのジ ャンプアドレス（３００）が第２図のマルチプレクサ２３ｃへと与えられること になる。ＲＯＭ２０ａの出力はマイクロ命令９０の制御データフィールドおよび 命令フィールドであり、そのジャンプアドレス（４００）が、マルチプレクサ２ ３ｂおよび２３ｃの双方へ与えられる。

マイクロ命令１０がジャンプ命令であった場合には、レジスタカウンタ２１ｂは ここで゛プログラムカウンタレジスタ″となり、命令レジスタ２２はマイクロ命 令１０００制御データフイールドおよび命令フィールドを含むことになり、また 、゛ジャンプアドレスレジスタ″となっているレジスタカウンタ２１Ｇへとジャ ンプアドレス（３００）が与えられるが、レジスタカウンタ２１ａの内容には影 響が生じていない。ＲＯＭ２０ｃの出力はこの時点で、命令３０００制御データ フイールドおよび命令フィールドとなっており、そのジャンプアドレス（８）が マルチプレクサ２３ｂへと与えられている。ＲＯＭ２０ｂの出力はこのとき、マ イクロ命令１０１の制御データフィールドおよび命令フィシルドとなっており、 そのジャンプアドレス（３５）がマルチプレクサ２３ｃへと与えられる。ＲＯＭ 　２０ａの出力には変化は生じていない。

マイクロ命令１０がサブルーチン命令へのジャンプであるときには、レジスタカ ウンタ２１ｂは゛プログラムカウンタレジスタ″となり、その内容（１００）が １だけインクリメントされるとともに、命令レジスタ２２の内容は命令１００の 制御データフィールドおよび命令フィールドとなる。レジスタカウンタ２１ａは 今度は“′ジャンプアドレスレジスタパとなり、マイクロ命令１００のジャンプ アドレス（３００）を含むが、一方、レジスタカウンタ２１ｃは゛スタックレジ スタの先頭″となって、その内容（１１）を維持している。ＲＯＭ２０ｂの出力 はマイクロ命令１０１の制御データフィールドおよび命令フィールドとなってお り、そのジャンプアドレス（３５）はマルチプレクサ２３ａへと伝送される。レ ジスタカウンタ２１ａはマイクロ命令１００　（３００）のジャンプアドレスを 含んでおり、レジスタカウンタ２１ａの出力は命令３０Ｃ）の制御データフィー ルドおよび命令フィールドであって、そのジャンプアドレス（８）はマルチプレ クサ２３ｂへと伝送される。

Ｒ，０Ｍ２０Ｃの出力は同一のままとなっている。その間に、（９０として特定 された）レジスタ２１ａの前の内容が、マルチプレクサ２６ａを経由してメイン スタック２６の先頭に置かれる。

マイクロ命令１０がサブルーチン命令からのリターンであったときには、レジス タ２１ａは今度は゛プログラムカウンタレジスタ″となって、１だけインクリメ ントされる。

命令レジスタ２ｏには命令９０の制御データフィールドおよび命令フィールドを 含み、ＲＯＭ２０ａの出力は命令９１の制御データフィールドおよび命令フィー ルドとなっているが、そのジャンプアドレスはマルチプレクサ２１ｂへと与えら れる。レジスタカウンタ２１わは“ジャンプアドレスレジスタ”となり、ＲＯＭ 　２０　ｂの出力は前のマイクロ命令のジャンプアドレスならびに対応する制御 データフィールドおよび命令フィールドとなる。゛′スタックレジスタの先頭″ となっているレジスタカウンタ２ＩＣの内容はレジスタの先頭に前に置かれてい た内容を含んでおり、ＲＯＭ２０ｃの出力はそのアドレスにおけるマイクロ命令 の内容を含むことになる。

レジスタカウンタの役割分配を定める論理回路は第２図のアービトレーション論 理回路２７の中に含まれている。

この論理回路はステートマシンにほかならない。レジスタカウンタのそれぞれに 付随した２ビツトレジスタ２７’ａ。

２７ｂおよび２７Ｃ（第４図参照）は、この論理回路の中に存在している。この 論理回路を駆動する信号は第２図の命令レジスタ２２および第２図の条件選択ユ ニット２４において発生する。アービトレーション論理回路２７の出力を第４図 により詳しく示す。これらの出力はデータ／アドレスマルチプレクサ２３ａ　、 ２３ｂ　、２３ｃを駆動し、また、３つのレジスタカウンタ２１８．２１ｂおよ び２１Ｃへのロード／カウント能動化入力を駆動する。

上述したように、第２図および第４図のアービトレーション論理回路２７は、本 質的にはステートマシンであり、実行される命令のタイプと３つのレジスタカウ ンタ２１ａ。

２１ｂおよび１Ｃの状態ないしはモードのそれぞれの組合わせとに対応した、レ ジスタおよびレジスタカウンタの次の状態とソース選択アクションとが存在する 。第２図および第４図のアービトレーション論理回路２７によって制御されるこ の発明のそれぞれのレジスタとＲＯＭとの動作を、第５図の中の表に詳しく示す 。この第５図では、それぞれのレジスタカウンタの現在の状態および次の状態と ともに、アービトレーション論理回路２７の入力および出力が描かれている。

第５図の第１行はその時点で実行されている命令のタイプを示しており、゛プロ グラムレジスタカウンタ″として指名されているレジスタカウンタがインクリメ ントを続けているようなノーアクションのＮＡ、サブルーチンへのジャンプＪＭ Ｓ、およびサブルーチンからのリターンＲＥＴジャンプまたは条件付分岐ＪＭＰ を含んでいる。第２行はそれぞれのレジスタカウンタのモードの種々の組合わせ を示しており、ここでＡは第２図のレジスタカウンタ２１ａを、Ｂはレジスタカ ウンタ２１ｂを、Ｃはレジスタカウンタ２１ｃを、それぞれ意味している。異な ったレジスタカウンタのそれぞれのモードは、“°ジャンプアドレスレジスタ″ をＪで、“′スタックレジスタの先頭”をＳで、また、゛プログラムカウンタレ ジスタ″をＣで、それぞれ表わしている。第３行は、それぞれの後続の状態ない しはモードを示している。

第４行はレジスタカウンタのそれぞれで発生するアクションを示し、ここで、Ｌ はレジスタカウンタに新たなアドレスがロードされていることを、Ｏはレジスタ カウンタがその時点における内容を保っていること、そして、■はレジスタカウ ンタのインクリメントがなされていることを示す。第５行は、どのＲＯＭすなわ ち制御記憶装置が、口゛−ドされたレジスタカウンタに与えられる新たなアドレ スのソースであるかを示している。第６行は、どのＲＯＭが、第２図の命令レジ スタ２２にロードされた命令フィールドおよび制御データフィールドのソースで あるかを示し、そして、第７行は、第２図のスタック２６の先頭に置かれたアド レスのソースが存在するときには、そのソースはどのレジスタカウンタであるか を示している。

たとえば、命令のノーアクション（ＮＡ＞タイプにおけるモードの第１の組合わ せを考えてみる。ＡＲがＪに等しいということは、第２図のレジスタカウンタ２ １ａがパジャンプアドレスレジスタ″モードとなっており、レジスタカウンタ２ １ｂが゛′スタックレジスタの先頭″のモードとなっており、そして、レジスタ カウンタ２１ｃが゛プログラムカウンタレジスタ”モードとなっていることを示 している。同じラインの次の行は、種々のレジスタの状態すなわちモードが変化 していないことを示している。このラインの第４行は、レジスタカウンタ２１ａ に新しいアドレスがロードされており、レジスタカウンタ２１ｂはその内容を維 持しており、そして、レジスタカウンタ２１Ｃがインクリメントされていること を示している。第５行は、レジスタ２１ａに第２図のＲＯＭ２０ａからジャンプ アドレスがロードされていることを示す。またこのラインの第６行のｆＳは、第 ２図の命令レジスタ２２がＲＯＭ２１ｃに関してロードされていることを示し、 そして、このラインの最終行は、第２図のスタック２６の先頭に何も置かれてい ないことを示す。

サブルーチンへのジャンプ命令ＪＭＳの実行に関するこの発明のアクションの他 の例が、第５図の中の真理直衣のＪＭＳのカテゴリの第１ラインに示されている 。レジスタカウンタ２１ａは“ジャンプアドレスレジスタ″モードとなっており 、レジスタカウンタ２１ｂは゛スタックの先頭″モードであり、そして、レジス タ２１Ｃは′°プログラムカウントレジスタ″モードである。次のクロック時間 における、種々のレジスタカウンタのそれぞれの状態は、レジ、スタカウンタ２ １ａが″“プログラムカウンタレジスタ″となり、レジスタカウンタ２１１）が ゛ジャンプアドレスレジスタ″となり１．そして、レジスタカウンタ２１Ｃが゛ スタックレジスタの先頭”となっている。次の行は、レジスタカウンタ２１ｃが インクリメントされ、レジスタカウンタ２１ｂに新たなアドレスがロードされて いることを示しており、また、その次の行は新たなアドレスのソースがＲＯＭ２ ０ａであることを示している。その次の行は、第２図の命令レジスタ２２がＲＯ Ｍ　２０ａからロードされており、最後の行はレジスタ２’１ｂが第２図のスタ ック２６の先頭に置かれていることを示している。

上に述べた例によって、第５図の中の表の残りの部分は明らかであろう。但し、 命令ＲＥＴのタイプとなっているサブルーチンからのリターンにおいて、第５行 に存在するＺは、スタックの先頭がそれぞれのレジスタカウンタをロードするた めのソースとなっていることを示している。

まとめ デジタルデバイスのためのマイクロコントローラすなわち、それぞれのクロック タイムにおいて、３つの異なつ、た制御記憶装置つまりＲＯＭのうちの１つから 対応する命令レジスタへとマイクロ命令を与えることができるように構成された マイクロコントローラを開示した。この方法では、マイクロ命令のシーケンスは 他のサブルーチンへの条件付分岐、サブルーチンへのジャンプおよびサブルーチ ンからのリターンと出会うことが可能であって、そこでは、次のクロックサイク ルに必要とされる正しいマイクロ命令を命令レジスタへと与える準備が常になさ れているため、クロックサイクルのロスは生じない。

なお、ここではこの発明の１つの実施例のみを開示したが、請求の範囲の精神と 範囲を逸脱することなく、変形や変化を与えることが可能であるということは当 業者にとっては自明であろう。

一〇りｌ ｈσ４ −一δ少５

Claims (1)

【特許請求の範囲】
1. １．　デジタルデバイスを制御するためのコントローラであって、 マイクロ命令をストアするための少なくとも３個の制御ルデバイスを制御するた めの制御フィールドと、前記それあるとき、またはサブルーチン命令がらりター ンすべきであるときに次のマイクロ命令のロケーションを特定するジャンプアド レスフィールドと、特定のマイクロ命令がジャンプ命令もしくはリターン命令で あるかどうか、またはいずれのアクションをも要求していないかどうかを特定す る命令フィールドとから形成されており、前記コントローラはさらに、それぞれ の前記制御メモリに関して設けられて取出すべき次のマイクロ命令のアドレスを 含む少なくとも３個のアドレスレジスタと、前記メモリのそれぞれと前記デジタ ルデバイスとに結合されて、前記制御メモリのうちの１つから取出されたマイク ロ命令の制御フィールドおよび命令フィールドを受取る命令レジスタと、 前記制御メモリのそれぞれと、他の１ｌＪｉｌｌメモリのアドレスレジスタとの 間に結合されて、ジャンプアドレスを前記値の制御メモリのアドレスレジスタへ と与える相互接続手段と、 前記命令レジスタの前記命令フィールド部分と前記アドレスレジスタとに結合さ れて、前記レジスタのうちの１つをプログラムカウンタとして特定し、前記レジ スタのうちの１つをジャンプアドレスレジスタとして特定し、そして前記レジス タのうちの１つをサブルーチンからのリターンについてのレジスタとして特定す る論理手段とを備える、マイクロコントローラ。 ２、　前記論理手段は、その時点で実行されているマイクロ命令がサブルーチン 命令へのジャンプであるかそれともサブルーチン命令からのリターンであるかに 従って、異なるアドレスレジスタをプログラムカウンタとして特定するように構 成されている、請求の範囲第１項記載のマイクロコントローラ。 ３、　前記マイクロコントローラはさらに、前記それぞれの制御メモリと前記命 令レジスタとの間に結合されて、前記それぞれの制御メモリから取出されたマイ クロ命令のうちの１つの命令フィールドと制御フ、イールドとを選択するマルチ プレクサを備える、請求の範囲第１項記載のマイクロコントローラ。 ４、　前記制御メモリのそれぞれは、マイクロ命令の同じ組を含んでいる、請求 の範囲第１項記載のマイクロコントローラ。 ５、　前記マイクロコントローラは複数個のマルチプロフサをさらに備え、前記 マルチプレクサのそれぞれは前記アドレスレジスタのそれぞれと他の制御メモリ のジャンプアドレス出力との間に接続され、前記マルチプレクサはさらにマイク ロ命令のアドレスの外部ソースへと結合された、請求の範囲第１項記載のマイク ロコントローラ。 ６、　前記アドレスレジスタのそれぞれは、インクリメントされて、それに対応 する制御メモリからのマイクロ命令のシーケンスを順番に取出すレジスタカウン タである、請求の範囲第１項記載のマイクロコントローラ。 ７、　前記マイクロコントローラはさらに、前記それぞれのレジスタとメモリと の間に結合されて、それぞれのクロック時間でマイクロ命令制御フィールドを前 記命令レジスタへと与えるタイミング手段を備える、請求の範囲第１項記載のマ イクロコントローラ。 ８、　デジタルデバイスを制御するためのヤイクＯコントローラであって、 マイクロ命令をストアするための少なくとも３個の制御メモリを備え、前記マイ クロ命令のそれぞれは前記デジタルデバイスを制御するための制御フィールドと 、前記それぞれのマイクロ命令がサブルーチンへとジャンプすべきであるときま たはサブルーチン命令からリターンすべきであるときに次のマイクロ命令のロケ ーションを特定するジャンプアドレスフィールドと、特定のマイクロ命令がジャ ンプ命令もしくはリターン命令であるかどうか、またはいずれのアクションをも 要求していないかどうかを特定する命令フィールドから形成されており、 前記コントローラはさらに、それぞれの前記制御メモリに関して設けられて取出 すべき次のマイクロ命令のアドレスを含む少なくとも３個のアドレスレジスタと 、前記メモリのそれぞれと前記デジタルデバイスとに結合されて、前記制御メモ リのうちの１つから取出されたマイクロ命令の制御フィールドおよび命令フィー ルドを受取る命令レジスタと、 前記制御メモリのそれぞれと、他の制御メモリのアドレスレジスタとの間に結合 されて、ジャンプアドレスを前記他の制御メモリのアドレスレジスタへと与える 相互接続手段と、 前記命令レジスタの前記命令フィールド部分と前記アドレスレジスタとに結合さ れて、前記レジスタのうちの１つをプログラムカウンタとして特定し、前記レジ スタのうちの１つをジャンプアドレスレジスタとして特定し、そして前記レジス タのうちの１つをサブルーチンからのリターンについてのレジスタとして特定す る論理手段と、前記デジタルデバイスからの条件信号を受取って、前記マイクロ 命令のシーケンスの実行において条件付分岐が要求されているということを特定 する条件選択手段とを備え。 前記論理手段は、前記条件選択手段と前記複数のアドレスレジスタとの間に結合 され、前記デジタルデバイスからの条件信号を受取ったときに次のマイクロ命令 を前記制御メモリのうちのいずれによって与えるかを選択する、マイクロコント ローラ。 ９、　前記マイクロコントローラはさらに、前記それぞれの制御メモリと前記命 令レジスタとの間に結合されて、前記それぞれの制御メモリから取出されたマイ クロ命令のうちの１つの命令フィールドと制御フィールドとを選択するマルチプ レクサを備える、請求の範囲第８項記載のマイクロコントローラ。 １０、前記制御メモリのそれぞれは、マイクロ命令の同じ組を含んでいる、請求 の範囲第８項記載のマイクロコントローラ。 １１、　前記マイクロコントローラは複数個のマルチプレクサをさらに備え、前 記マルチプレクサのそれぞれは前記アドレスレジスタのそれぞれと他の制御メモ リのジャンプアドレス出力との間に接続され、前記マルチプレクサはさらにマイ クロ命令のアドレスの外部ソースへと結合された、請求の範囲第８項記載のマイ クロコントローラ。 １２、　前記アドレスレジスタのそれぞれは、インクリメントされて、それに対 応する制御メモリからのマイクロ命令のシーケンスを順番に取出すレジスタカウ ンタである、請求の範囲第８項記載のマイクロコントローラ。