JPS5950099B2 - 半導体抵抗素子 - Google Patents
半導体抵抗素子Info
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- JPS5950099B2 JPS5950099B2 JP50065779A JP6577975A JPS5950099B2 JP S5950099 B2 JPS5950099 B2 JP S5950099B2 JP 50065779 A JP50065779 A JP 50065779A JP 6577975 A JP6577975 A JP 6577975A JP S5950099 B2 JPS5950099 B2 JP S5950099B2
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- 239000004020 conductor Substances 0.000 claims 4
- 238000009792 diffusion process Methods 0.000 description 9
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- 239000012535 impurity Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
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- Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は半導体抵抗素子に関する。
ΔＲ／Ｒ＝、Ｃ（ＪＸｐ（ｙ）／Ｘｊ）ｄｙ■半導体装
置における抵抗素子としては、ＰＮ接合によつて周囲か
ら絶縁分離された半導体領域が広く用いられている。
置における抵抗素子としては、ＰＮ接合によつて周囲か
ら絶縁分離された半導体領域が広く用いられている。
このような抵抗素子の作り方としては選択拡散法、イオ
ン注入法およびエピタキシャル層抵抗の利用法などが知
られている。第１図ａおよびｂは選択拡散法による従来
の抵抗素子のそれぞれ平面図およびＸ−Ｘ方向の断面図
である。図において１はＰ型半導体基板、２はＮ型エピ
タキシャル層層、３はＰ型拡散低抗層、４はＰ型絶縁領
域、５は酸化シリコンなどの絶縁物層、６および６’は
金属配線、７および８は電極端子部である。拡散抵抗層
３の幅、厚さおよび平均伝導率をそれぞれＷ、ｘｊおよ
びσ。また電極端子部７および９間の距離をＬとすると
、抵抗素子の抵抗ＲはＲ二Ｌ／のＷＸｊ、、、、、、（
ｌ） によつて与えられる。
ン注入法およびエピタキシャル層抵抗の利用法などが知
られている。第１図ａおよびｂは選択拡散法による従来
の抵抗素子のそれぞれ平面図およびＸ−Ｘ方向の断面図
である。図において１はＰ型半導体基板、２はＮ型エピ
タキシャル層層、３はＰ型拡散低抗層、４はＰ型絶縁領
域、５は酸化シリコンなどの絶縁物層、６および６’は
金属配線、７および８は電極端子部である。拡散抵抗層
３の幅、厚さおよび平均伝導率をそれぞれＷ、ｘｊおよ
びσ。また電極端子部７および９間の距離をＬとすると
、抵抗素子の抵抗ＲはＲ二Ｌ／のＷＸｊ、、、、、、（
ｌ） によつて与えられる。
この場合Ｎ型エピタキシャル層２とＰ型拡散低抗層３は
逆バイアス状態になつているが、逆バイアス電圧ＶＲに
対応する空乏層が抵抗層３に形成され、従つて抵抗層３
の実効的な厚さは（Ｘｊ−Ｘｐ）となる。但し、Ｘｐは
抵抗層３における空乏層の幅である。Ｎ型エピタキシャ
ル層２の電位をＶＢ、電極端子部７の電位をＯＶ、電極
端子部８の電位をＶ。とすると、電極端子部８近傍の逆
バイアス電圧ＶＲ、従つて空乏層の幅Ｘｐは入力電圧Ｖ
ｏの値によつて変化する。例えば、入力電圧がＯからＶ
。に変化したときの空乏層の幅の変化ΔＸｐによる抵抗
変化率ΔＲ／Ｒは、ただし、ＮＡはアクセブタ濃度、Ｎ
Ｏはドナー濃度、ｑは電気素量、ε５は誘電率で、不純
物分布およびＮ型層２の電位ＶＢは一様で、空乏層の広
がりは厚さ方向についてのみ考えるものとする。
逆バイアス状態になつているが、逆バイアス電圧ＶＲに
対応する空乏層が抵抗層３に形成され、従つて抵抗層３
の実効的な厚さは（Ｘｊ−Ｘｐ）となる。但し、Ｘｐは
抵抗層３における空乏層の幅である。Ｎ型エピタキシャ
ル層２の電位をＶＢ、電極端子部７の電位をＯＶ、電極
端子部８の電位をＶ。とすると、電極端子部８近傍の逆
バイアス電圧ＶＲ、従つて空乏層の幅Ｘｐは入力電圧Ｖ
ｏの値によつて変化する。例えば、入力電圧がＯからＶ
。に変化したときの空乏層の幅の変化ΔＸｐによる抵抗
変化率ΔＲ／Ｒは、ただし、ＮＡはアクセブタ濃度、Ｎ
Ｏはドナー濃度、ｑは電気素量、ε５は誘電率で、不純
物分布およびＮ型層２の電位ＶＢは一様で、空乏層の広
がりは厚さ方向についてのみ考えるものとする。
またＰＮ接合の閾値電圧をＶｔｈとして、ＶＢ＋Ｖｔｈ
を改めてＶＢとかきなおしてある。この式に従つてＰ型
低抗層３のΔＲ／Ｒの濃度依存性を求めると例えば第２
図のようになる。これによつて明らかなようにＰ型抵抗
層の濃度が小さくなるにつれてΔＲ／Ｒは非常に大きく
なり、抵抗精度を必要５とする半導体集積回路にとつて
大きな障害となつてくる。本発明は電圧依存性の改善さ
れた半導体抵抗素子を提供することを目的とする。
を改めてＶＢとかきなおしてある。この式に従つてＰ型
低抗層３のΔＲ／Ｒの濃度依存性を求めると例えば第２
図のようになる。これによつて明らかなようにＰ型抵抗
層の濃度が小さくなるにつれてΔＲ／Ｒは非常に大きく
なり、抵抗精度を必要５とする半導体集積回路にとつて
大きな障害となつてくる。本発明は電圧依存性の改善さ
れた半導体抵抗素子を提供することを目的とする。
本発明によれば、一導電型半導体基板に形成され、該基
板と逆バイアスされた逆導電型領域からなる半導体抵抗
素子であつて、前記逆導電型領域の表面に絶縁被膜を介
して設けられた導電性ゲート電極は素子の電極部の一つ
と接続されたものが得られる。
板と逆バイアスされた逆導電型領域からなる半導体抵抗
素子であつて、前記逆導電型領域の表面に絶縁被膜を介
して設けられた導電性ゲート電極は素子の電極部の一つ
と接続されたものが得られる。
ゲート電極の作用によつて、抵抗層の実効的寸法は印加
電圧で変化しない良好な半導体抵抗素子が得られる。第
３図ａおよびｂは本発明半導体抵抗素子の一実施例のそ
れぞれ平面図およびＸ−Ｘ方向の断面図で、ゲート電極
９がＰ型拡散低抗層３の表面に絶縁物層５を介して設け
られており、かつその電位は電極端子部８と同電位とな
つている。
電圧で変化しない良好な半導体抵抗素子が得られる。第
３図ａおよびｂは本発明半導体抵抗素子の一実施例のそ
れぞれ平面図およびＸ−Ｘ方向の断面図で、ゲート電極
９がＰ型拡散低抗層３の表面に絶縁物層５を介して設け
られており、かつその電位は電極端子部８と同電位とな
つている。
普通Ｎ型層２には正の電圧が与たえられていて、かつＰ
型拡散低抗層３との間のＰＮ接合は逆バイアスされてい
る。電極端子部７の電位が例えば０Ｖのとき、電極端子
部８に正の電位が印加されるとすると、ゲート電極９直
下のＰ型拡散低抗層３と絶縁物層５の界面に負の電荷が
誘起されてＰ型拡散低抗層３の表面に空乏層が生じるが
、逆にＰ型拡散低抗層３とＮ型層間接合部の空乏層は狭
くなるからＰ型拡散低抗層の実効的寸法は、印加電圧の
如何にかかわらず実際上一定に保たれる。本発明による
上述の効果が一層明瞭に把握されるようにするため、次
に一解析結果を記述する。
型拡散低抗層３との間のＰＮ接合は逆バイアスされてい
る。電極端子部７の電位が例えば０Ｖのとき、電極端子
部８に正の電位が印加されるとすると、ゲート電極９直
下のＰ型拡散低抗層３と絶縁物層５の界面に負の電荷が
誘起されてＰ型拡散低抗層３の表面に空乏層が生じるが
、逆にＰ型拡散低抗層３とＮ型層間接合部の空乏層は狭
くなるからＰ型拡散低抗層の実効的寸法は、印加電圧の
如何にかかわらず実際上一定に保たれる。本発明による
上述の効果が一層明瞭に把握されるようにするため、次
に一解析結果を記述する。
実際のブレーナ一型の集積回路に用いられる抵抗につい
て考える。（２）式は不純物分布が一様であると仮定し
て求めた。しかし、実際の拡散低抗における不純物分布
は深さ方向にガウス分布していて、接合付近の濃度は表
面濃度よりかなり低くなつている。そこでＰ型拡散低抗
層３を表面領域，中間領域及び接合領域の３層に分割し
て考えることにして、これら３つの層の不純物濃度、厚
さおよび伝導率をそれぞれＣ５，ＮＡＮ″ぃ；Ｔｌ，ｔ
２，ｔ３；Ａｌ，ａ２，ａ３とすると、。抗抗Ｒは次式
によつて与たえられる。ただし、ΔＸｇはゲート電圧に
よる表面空乏層の厚さ、ΔＸｐは接合部空乏層の厚さの
電圧変化による変化分で、またＲＯは、Ｒ＝ＲＯ＋ΔＲ
，−ΔＲ，・・・・・・（３）ただし、このように入力
Ｖ。
て考える。（２）式は不純物分布が一様であると仮定し
て求めた。しかし、実際の拡散低抗における不純物分布
は深さ方向にガウス分布していて、接合付近の濃度は表
面濃度よりかなり低くなつている。そこでＰ型拡散低抗
層３を表面領域，中間領域及び接合領域の３層に分割し
て考えることにして、これら３つの層の不純物濃度、厚
さおよび伝導率をそれぞれＣ５，ＮＡＮ″ぃ；Ｔｌ，ｔ
２，ｔ３；Ａｌ，ａ２，ａ３とすると、。抗抗Ｒは次式
によつて与たえられる。ただし、ΔＸｇはゲート電圧に
よる表面空乏層の厚さ、ΔＸｐは接合部空乏層の厚さの
電圧変化による変化分で、またＲＯは、Ｒ＝ＲＯ＋ΔＲ
，−ΔＲ，・・・・・・（３）ただし、このように入力
Ｖ。
の加わつたときの抵抗は、入力Ｖ。が零のときの抵抗Ｒ
。とゲート電極直下の空乏層の広がりによる成分ΔＲ，
および接合の空乏層の減少による成分一ΔＲｐの和で与
えられる。ゲート電極９により誘起される空乏層幅が絶
縁膜に比べ十分小さいとすればΔＸ，は次式で与たえら
れる。ただし、ε０ｘおよびｄはそれぞれ絶縁物層５の
誘電率および厚さである。
。とゲート電極直下の空乏層の広がりによる成分ΔＲ，
および接合の空乏層の減少による成分一ΔＲｐの和で与
えられる。ゲート電極９により誘起される空乏層幅が絶
縁膜に比べ十分小さいとすればΔＸ，は次式で与たえら
れる。ただし、ε０ｘおよびｄはそれぞれ絶縁物層５の
誘電率および厚さである。
従つて、 １ここに、 （１２−１１）はゲ
ート電極の長さ、Ｌは抵抗層の長さ（第３図ｂ）である
。具体例としてε０ｘ＝４×８．８５×１０−１２Ｆ／
Ｍ，ε５＝１２Ｘ８．８５×１０−１２Ｆ／Ｍ，ＮＯ＝
１０１５／ＣＩｎ３，３＝２０Ｖ，ｄ＝１μＭ，Ｘ，＝
３μＭ，ＣＳ＝１０１８／Ｃｎｌ３，また最悪条件とし
てＮＡ・＝ＮＯとすると、故に、（５）式の右辺の分母
と分子にＶＢを乗じ、（６）式を代入し、更に前述の具
体的数値に基づいて計算すると、ただし、 また、 ところで、容易に判るように したがつてγを（９）式の範囲で選定することによつて
、入力の最大値に応じてΔＲ／ＲＯを非常に小さくする
ことができる。
ート電極の長さ、Ｌは抵抗層の長さ（第３図ｂ）である
。具体例としてε０ｘ＝４×８．８５×１０−１２Ｆ／
Ｍ，ε５＝１２Ｘ８．８５×１０−１２Ｆ／Ｍ，ＮＯ＝
１０１５／ＣＩｎ３，３＝２０Ｖ，ｄ＝１μＭ，Ｘ，＝
３μＭ，ＣＳ＝１０１８／Ｃｎｌ３，また最悪条件とし
てＮＡ・＝ＮＯとすると、故に、（５）式の右辺の分母
と分子にＶＢを乗じ、（６）式を代入し、更に前述の具
体的数値に基づいて計算すると、ただし、 また、 ところで、容易に判るように したがつてγを（９）式の範囲で選定することによつて
、入力の最大値に応じてΔＲ／ＲＯを非常に小さくする
ことができる。
第４図はΔＲ／ＲＯの電圧Ｖ。に対する依存性をγをパ
ラメータにして示した図で、これかられかるようにγ＝
０．１５５〜０．１８２の範囲では抵抗の変化率は著し
く小さくなつている。例えば、γ＝０．１５５の場合入
力Ｖ。がＯ〜Ｂ／２の間では全く変化していない。この
場合の構造は１２＝Ｌ，ｌｌ＝０．４４Ｌにすればよく
全く実現可能である。以上の解析にあたつては、Ｐ型抵
抗拡散層３内の接合はステツプ接合と仮定したが、不純
物濃度Ｎには接合付近では表面濃度Ｃｓに比べて非常に
小さくなつているとして解いているので実際のガウス分
布の場合をよく反映している。
ラメータにして示した図で、これかられかるようにγ＝
０．１５５〜０．１８２の範囲では抵抗の変化率は著し
く小さくなつている。例えば、γ＝０．１５５の場合入
力Ｖ。がＯ〜Ｂ／２の間では全く変化していない。この
場合の構造は１２＝Ｌ，ｌｌ＝０．４４Ｌにすればよく
全く実現可能である。以上の解析にあたつては、Ｐ型抵
抗拡散層３内の接合はステツプ接合と仮定したが、不純
物濃度Ｎには接合付近では表面濃度Ｃｓに比べて非常に
小さくなつているとして解いているので実際のガウス分
布の場合をよく反映している。
以上詳細に説明したように、本発明によれば実際上電圧
依存性のない抵抗が得られる。
依存性のない抵抗が得られる。
いわゆる拡散抵抗を例として説明したが、製法としては
イオン注入等の手段を用いてもよくまたＰ型領域に囲ま
れたＮ型抵抗層に応用しうることは改めていうまでもな
いことである。
イオン注入等の手段を用いてもよくまたＰ型領域に囲ま
れたＮ型抵抗層に応用しうることは改めていうまでもな
いことである。
第１図ａおよびｂは選択拡散法による従来の抵抗素子の
それぞれ平面図およびＸ−Ｘ方向の断面図、第２図はＰ
型低抗層のΔＲ／Ｒの濃度依存性の例を示す図、第３図
ａおよびｂは本発明半導体抵抗素子の一実施例のそれぞ
れ平面図およびＸＸ方向の断面図、第４図はΔＲ／ＲＯ
の電圧Ｖ。 に対する依存性をγをパラメータにして示した図である
。１・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型
エピタキシヤル層、３・・・・・・Ｐ型拡散低抗層、４
・・・・・・Ｐ型絶縁領域、５・・・・・・絶縁物層、
６，６″・・・・・・金属配線、７，８・・・・・・電
極端子部、９・・・・・・ゲート電極。
それぞれ平面図およびＸ−Ｘ方向の断面図、第２図はＰ
型低抗層のΔＲ／Ｒの濃度依存性の例を示す図、第３図
ａおよびｂは本発明半導体抵抗素子の一実施例のそれぞ
れ平面図およびＸＸ方向の断面図、第４図はΔＲ／ＲＯ
の電圧Ｖ。 に対する依存性をγをパラメータにして示した図である
。１・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型
エピタキシヤル層、３・・・・・・Ｐ型拡散低抗層、４
・・・・・・Ｐ型絶縁領域、５・・・・・・絶縁物層、
６，６″・・・・・・金属配線、７，８・・・・・・電
極端子部、９・・・・・・ゲート電極。
Claims (1)
- １ 一導電型の半導体層内に形成されかつ該半導体層と
逆バイアスされた逆導電型の抵抗領域を有し、該抵抗領
域の第一の部分と第二の部分との間を抵抗素子として用
いる半導体装置において、前記抵抗領域の第一の部分に
は前記半導体層に供給される電圧との差が小さい方の電
圧が供給される導体層が接続され、該導体層は前記抵抗
領域上を実質的に覆うように前記抵抗領域上にまで延在
して形成されており、かつ前記抵抗領域上に延在してこ
れを実質的に覆う導体層は前記抵抗領域の第二の部分に
接続されていないことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50065779A JPS5950099B2 (ja) | 1975-05-30 | 1975-05-30 | 半導体抵抗素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50065779A JPS5950099B2 (ja) | 1975-05-30 | 1975-05-30 | 半導体抵抗素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51140581A JPS51140581A (en) | 1976-12-03 |
| JPS5950099B2 true JPS5950099B2 (ja) | 1984-12-06 |
Family
ID=13296854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50065779A Expired JPS5950099B2 (ja) | 1975-05-30 | 1975-05-30 | 半導体抵抗素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5950099B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS629826U (ja) * | 1985-07-04 | 1987-01-21 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53103384A (en) * | 1977-02-22 | 1978-09-08 | Oki Electric Ind Co Ltd | Pruduction of semiconductor device |
| FR2430092A1 (fr) * | 1978-06-29 | 1980-01-25 | Ibm France | Procede de correction du coefficient en tension de resistances semi-conductrices, diffusees ou implantees et resistances ainsi obtenues |
| JPS5864059A (ja) * | 1981-10-14 | 1983-04-16 | Hitachi Ltd | 高耐圧抵抗素子 |
| JPS6010658A (ja) * | 1983-06-29 | 1985-01-19 | Nec Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50149287A (ja) * | 1974-05-20 | 1975-11-29 |
-
1975
- 1975-05-30 JP JP50065779A patent/JPS5950099B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50149287A (ja) * | 1974-05-20 | 1975-11-29 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS629826U (ja) * | 1985-07-04 | 1987-01-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51140581A (en) | 1976-12-03 |
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