JPS5941197B2 - キ−スイッチ動作検出方法 - Google Patents

Description

【発明の詳細な説明】 この発明は、並設された多数のキースイッチのオン（ま
たはオフ）動作を能率的に検出するキースイッチ動作検
出方式に関する。

電子楽器の鍵盤のように、多数のキースイッチを有する
装置において、このスイッチのオン（またはオフ）動作
を検出するために従来から種々の提案がなされている。

最も一般的な方法としては、各スイッチから個個に配線
を導き出し、これら多数の配線の出力をそのまま利用に
供する方法であるが、これでは配線が複雑になる上、不
経済でもあり、また利用回路に配線を接続する場合接続
端子が多数になるため、接続ピン数が限定される半導体
集積回路等を使用する場合に不向きであつた。

そこで、最近では、各キースイッチをマトリクス回路に
配設し、当該キースイッチが配設された行ライン（入力
ライン）及び列ライン（出力ライン）によつて各キース
イッチを特定し、これらの行ライン及び列ラインを順次
走査することによつて各キースイッチのオン（またはオ
フ）動作を検出するような方法が提案されている。

例えば、特願昭４７−１２５５１３号・発明の名称「キ
ーデータ信号発生装置」の明細書中に開示されている方
法がそれである。この方法によれば、確かに外部回路と
キースイツチとの間の接続線の数を節約することができ
るが、すべてのキースイツチを１つづつ順に走査してい
かねばならないため、実際のスイツチのオンオフ動作と
検出との間には好ましくない時間的遅れが生じることも
あり、また、全キースイツチの検出に要する時間が走査
時間によつて固定されてしまうので、オンされている１
スイツチ数が少ない場合などは固定された時間によつて
時間的無駄が生じてしまう。このような時間的無駄を少
くしようとすれば、システムのクロツク速度を速くしな
ければならず、そのため電力消費も増大するなどの悪影
響をシステムに及ぼす。上記の点を改善するために、本
出願人は先に出願した特願昭４９−９２１７３号・発明
の名称「キーコード発生装置」及び特願昭４９−９１１
７１号・発明の名称「キースイツチ走査及びエンコード
装置］の明細書中において新規なキースイツチ検出方法
を夫々提案したが、これらは基本的にはキースイツチマ
トリクス回路を走査してオン、オフ動作を検出するもの
であり、走査時間を短縮することにより上記従来の走査
方式の欠点を除去したものである。

しかしこの方法は走査時間を短縮することが可能になつ
ただけであり、走査方式によつて本質的に生じる避け難
い時間的無駄までもが改善されたわけではない。

すなわち走査方式を採用する限り、たとえ走査区間を短
く限定して必要な区間のみを走査するようにしてもその
区間内にオフのキースイツチが含まれている蓋然性は非
常に高い。従つて、そのような場合オフのキースイツチ
も等しく走査しなければならないため、その分だけ時間
的無駄が生じる。いわば、走査方式とは、オフのキース
イツチの走査をも（従つてその分だけの時間的無駄をも
）当然に予定した検出方式ということができる。

また、キースイツチの検出結果を利用する利用回路にお
いて、システムクロツクをできるだけおそくして、回路
の動作に余裕をもたせて、回路構成の簡単化、低電力化
、低コスト化を促進しようとする場合、上記のような時
間的無駄は可能な限り解消されねばならない。しかるに
、従来のような走査方式では明らかな限界が存在する。
この発明は上記の事情に鑑みてなされたもので；粁＝二
嘲嘲噌コ＝！することを目的としており、この目的の達
成のために従来のようにキースィツチを順次走査するこ
とによつて検出を行なうという考え方を一切排除したこ
とを特徴としている。

すなわち、この発明の基本的な概念によれば、多数のキ
ースイツチの一方の端子（例えば可動接点側の端子）は
第１の検出回路に接続され、他方の端子（例えば固定接
点側の端子）は第２の検出回路に接続されており、ある
検出動作状態においては各キースイツチを通して並列的
に第１の検出回路から第２の検出回路に対して信号が加
えられ第２の検出回路において必要な検出動作を行わせ
また別の検出動作状態においては第２の検出回路から各
キースイツチを通して並列的に第１の検出回路に対して
信号が加えられ、第１の検出回路において必要な検出動
作を行わせ、第１及び第２の検出回路の検出結果にもと
ずいてキースイツチのオンオフ状態を検出する方式が提
供される。

必要な検出動作とは、その中に記憶動作を含んでおり、
動作中のキースイツチ（以下、動作キースイツチという
）を通して前記信号が導通され、第１あるいは第２の検
出回路で記憶される。従つて各キースイツチのオン・オ
フ動作のチエツクは並列的に同時に行なわれ、動作キー
スィッチを導通した信号のみが効率的に第１及び第２の
検出回路に記憶される。動作キースイツチは、検出対象
がオン動作の場合はオンスイツチであり、検出対象がオ
フ動作の場合はオフスイツチである。

この発明の概念を更に詳しく説明すると、多数のキース
イツチを複数のプロツクに分け、プロツクコード（プロ
ック識別符牒）を割り当てるとともに、そのプロツク内
の各スイツチを区別するために各スイツチに対して各プ
ロツク共通にノートコード（ノート識別符牒）を割り当
てることにより前記プロツクコード及びノートコードの
組合せであるキーコードによつて個々のキースイツチを
特定できるようにし、各キースイツチの前記一方の端子
は同一ノート毎に共通接続してノート検出回路（前記第
１の検出回路に相当する）に接続し、前記他方の端子は
同一プロツク毎に共通接続してプロツク検出回路（前記
第２の検出回路に相当する）に接続する。

すなわち、第１図に示すようにキースイツチ群１の各ス
イツチの一方端子（可動接点）１ａ側から各ノート別に
配線ｎ１−Ｎｎが導き出され、他方端子（固定接点）１
ｂ側から各プロツク別に配線Ｂ，〜Ｂｍが導き出され、
夫々、ノート検出回路２、プロツク検出回路３に接続さ
れる。従つて、キースイツチ群から導き出される配線数
は全キースイツチの数に比べてはるかに少ない。例えば
全キースイツチの数が「Ｎｘｍ」個であるとすると、配
線数はノート数＋プロツク数であり「ｎ＋ｍ」個である
。すべてのキースイツチの検出は、数種類の検出動作状
態（以下単に「状態」あるいは「ステート］という）の
実行によつて完了する。

その第１の状態は、ノート検出回路２の信号源２１から
配線ｎ１〜Ｎｎを介してすべてのキースイツチ１に並列
に信号を加え、動作キースイツチのみその固定接点側を
通して当該キースイツチが属するプロツクの配線ｂ１〜
ＢＩＴｌに前記信号を導き出し、こうして導き出された
信号をプロツク検出回路３のプロツク記憶部３１に記憶
させる。

これにより、どのプロツクでキースイツチがオンされて
いるか（１つあるいは複数）が検出される。

この記憶動作のタイミングは、第１の状態を指示する第
１ステート信号Ｓ１に同期している。次の第２の状態に
おいては、前記記憶部３１で信号を記憶したプロツク（
１つあるいは複数）のうち単一のプロックを検出回路３
内の１プロツク抽出部３２で抽出し、抽出されたプロツ
クに対応する配線（ｂ１〜Ｂｍのいずれか１つ）を介し
て当該プロツクの各キースイツチの固定接点側に信号を
加え当該プロツクの各ノートのキースイツチの可動接点
側の配線ｎ１〜Ｎｎから該信号を導き出す。このように
すれば、オンされた動作キースイツチに対応するノート
の配線（ｎ１〜Ｎｎ）にはプロツク検出回路３からの信
号が伝達されるので、この信号をノート検出回路２のノ
ート記憶部２２に記憶させる。従つて、抽出されたプロ
ツクの中のどのキースイツチ（１つあるいは複数）がオ
ンとなつているかが検出される。上記１プロツク抽出部
３２、及びノート記憶部２２１１Ｃおける抽出及び記憶
動作のタイミングは、第２の状態を指示する第２ステー
ト信号Ｓ２に同期している。第２の状態において前記１
プロツク抽出部３２で抽出された単一のプロツク及び前
記ノート記憶部２２に記憶された１乃至複数種のノート
にもとづいて、すなわち、そのプロツク名と各々のノー
ト名との組合せによつて、動作キースイツチを個個に特
定（識別）することができる。

上記のように、この発明は、キースイツチ１をノート検
出回路２とプロツク検出回路３との間に接続しキースイ
ツチ１を介して信号の授受を相方向に行なわせることに
よつてキースイツチ１の検出を行なうように構成したこ
と、すなわち、キースィツチ１の両端子１ａ，１ｂには
固定した入力端子あるいは出力端子という概念があては
まらず前記第１の状態と第２の状態とでは入力側と出力
側が逆になるような構成としたこと、を１つの特徴とし
ている。

ところで、キースイツチの検出結果を利用する利用回路
（図示せず）の構成が許すならば、１プロツク抽出部３
２の出力及びノート記憶部２２におけるノート別記憶内
容の並列出力をそのまま利用回路に供給し、キースイツ
チ検出結果を提供すればよい。

この場合、１プロツク抽出部３２で抽出されずに未だプ
ロツク記憶部３１で記憶されているプロツクのために、
前記第２の状態が繰返される。つまり、ある記憶プロツ
クが抽出されてそのプロツクに関する第２の状態が終了
すると、プロツク記憶部３１７１Ｃ記憶された別のプロ
ツクが次の第２ステート信号Ｓ２に応じて抽出され前記
第２の状態が再び実行される。こうして、前記第１の状
態において動作キースイツチを有するプロツクが検出さ
れて記憶部３１にそのことが記憶されたプロツクは、第
２ステート信号Ｓ２によつて１つづつ順に抽出され、す
べての記憶プロツクに関して前記第２の状態が順次実行
され終えると、全動作キースイツチの検出が完了する。
例えば、ステート信号Ｓｌ，Ｓ２の幅が夫々１クロツク
であるとすると、１種類のプロツクでのみキースイツチ
がオンされている場合はたつた２クロツク時間で全動作
キースイツチの検出が完了する。

また、すべてのプロツクでキースイツチがオンされてい
るとしても「ｍ＋１」クロツク時間ｍ＝１２の場合は１
３クロツク時間で全キースイッチの検出が完了する。こ
れに対して、従米の全キースイツチを走査する方式の場
合は、ｍ−１２、ｎ＝１２とすると、いかなる場合でも
、２４４クロツク時間もの時間を全キースイツチの検出
のために費してしまう。一般に、利用回路での便宜を計
るならば、前記ノート記憶部２２におけるノート別記憶
内容は記憶したノートのみ１つづつ順に直列的に送り出
さ、れるほうが好ましい。

そこで、この発明の概念によれば、前記第２の状態にお
いてあるプロツクの動作スイツチのノートが前記ノート
記憶部２２に夫々記憶された後、各記憶ノートを順次送
り出すために、第３のコード送出状態を実行させる。

その第３の状態においては、第２図（第１図と同一符号
は同一装置を表わす）に示すように、ノート記憶部２２
で信号を記憶したノートのうち単一のものを記憶ノート
抽出部２３で抽出し、抽出したノートの信号をエンコー
ダ２４に加えて該ノートを表わす複数ビットのコード信
号（ノートコードＮＣ）を発生する。

抽出部２３ＶＣおける抽出動作は、第３ステート信号Ｓ
３に同期している。すなわちこの第３の状態はノート記
憶部２２に記憶されているノート信号がノート抽出部２
３で順次すべて抽出され対応するノートコード信号が送
出され終るまでシステムのクロツクにしたがつて繰り返
し続けられる。前記第３の状態はノート記憶部２２で記
憶されているノートに関してのみ実行されるものである
から、時間的無駄は一切生じない。例えば、記憶部２２
で３種類のノートが記憶されていると、或るプロツクに
関する第３の状態は３クロツク時間で終了する。ノート
記憶部２２の記憶内容がすべて抽出されてすべてなくな
ることにより第３の状態が完全に終了したことを知るこ
とができ、これによつて再び前記第２の状態にもどり、
１プロツク抽出部３２では、次の記憶プロツクを抽出し
ノート記憶部２２にそのプロツクにおける動作スイツチ
のノートを記憶させる。次いで、再び前記第３の状態が
繰返される。尚、或るプロツクに関する第３の状態のと
き、フロツク検出回路３の記憶及びエンコーダ回路３３
でそのプロツクの信号が記憶され、該プロツクを表わす
複数ビツトのコード信号（プロツクコードＢＣ）が発生
される。従つて、同期して発生されるプロツクコードＢ
Ｃ及びノートコードＮＣの組合せによつて動作キースイ
ツチを識別することができる。各動作キースィツチのコ
ードは直列的に順次発生される。かくて、全動作キース
イツチの検出を終了し得るまでには、第１の状態→第２
の状態→第３の状態（その繰返し）→第２の状態→第３
の状態・・・・・・・・・というように推移するがプロ
ツク記憶部３１で最初に記憶したプロツクすべてに関し
てキーコードを送り終えると（前記第３の状態が終了す
ると）、プロツク記憶部３１の記憶がすべて抽出されて
全くなくなるので、これによつて第４の状態すなわち待
期状態になる。

検出動作が待期状態となつたことを確認した後再び第１
の状態に戻つて検出動作が繰返される。こうして第１〜
第４の状態が繰返されることによつて全キースイツチの
検出が繰返される。また、この発明の概念によれば、検
出対象をオンされたキースイツチではなく、オフされた
キースイツチとした場合でも、上述の概念とほぼ同様の
構成で検出が可能である。

例えば、キースイツチ群１を介して検出回路２，３に入
出力される信号の極性を反転して取扱うようにすれば可
能であり、あるいは、キースイツチとしてブレーク接点
のものを使用することによつても可能となる。以下この
発明の一実施例を第３図〜第９図を参照して詳細に説明
しよう。第３図はキースイツチ回路１０及びノート検出
回路２０の一実施例を示し、第４図は第３図のキースィ
ツチ回路１０に接続されるプロツク検出回路３０の一実
施例を示す。

キースイツチ回路１０には、例えば電子楽器の鍵盤の各
鍵に対応する多数のキースイツチＫＳが配設されており
、各キースイツチＫＳの一方端子側（固定接点側）は各
プロツクＵ１〜Ｕ５，Ｌｌ〜Ｌ６，Ｐｌ，Ｐ２毎に共通
接続されて配線ｂ１〜Ｂｌ２を介してプロツク入出力兼
用端子Ｔ１〜Ｔｌ２に接続される。

また、各キースイツチＫＳの他方端子側（可動接点側）
はそれぞれダイオードＤＤに直列接続され、同一のノー
トＣ＃，Ｄ，・・・・・・・・・Ａ＃，Ｂ，Ｃ毎に共通
接続されて配線ｎ１〜Ｎｌ２を介してノート入出力兼用
端子Ｈ，〜Ｈｌ２に接続される。この実施例においては
、鍵盤のオクターブ音域毎にプロツクを区切り、各プロ
ツク内のノートは文字通りその鍵の音名に対応させるよ
うにした。

例えば、第５図に示すように、１オクターブ音域に低音
側から順にＣ＃音〜ｃ音の１２Ｅを割当てるとすると、
上鍵盤ＵＫは第０オクターブのＣ音から第５オクターブ
のＣ音までの６１鍵を具えており、下鍵盤ＬＫも同様に
６１鍵を具えており、ペダル鍵盤ＰＫは第０オクターブ
のＣ音から第２オクターブのＣ音までの２５鍵を具えて
いるものとする。従つて、上鍵盤ＵＫの各オクタープ音
域毎にプロツクＵ１〜Ｕ５が割当てられ、下鍵盤ＬＫの
各オクターブ毎にプロツクＬ１〜Ｌ５、そしてペダル鍵
盤ＰＫの各オクターブ毎にプロツクＰ，，Ｐ２が割当て
られる。

従つて、各プロツク内のノートＣ＃〜Ｃは、原則的に各
オクターブ音域内の音名に夫夫対応している。第３図で
ほ、プロツクＵ５（上鍵盤ＵＫの第５オクターブのキー
スイツチ群）とプロツクＰ１ （ペダル鍵盤ＰＫの第１
オクターブのキースイツチ群）に関してのみ各キースイ
ツチＫＳの詳細な接続態様を示したが、他のフロツクＵ
４〜Ｐ２のキースイツチも同様に各ノートＣ＃〜Ｃ毎に
配線ｎ１〜Ｎｌ２に接続され、かつ当該プロツクの配線
Ｂ２〜Ｂｌｌに接続される。ところで第５図から明らか
なように、第０オクターブにはＣ音１音のみしかないた
め、第０オクターブのＣ音（ＣＯとする）は第１オクタ
ーブのプロツクＵｌ，Ｌ，，Ｐ，に組入れるようにして
いる。従つてプロツクＵ，，Ｌ，，ＰｌにはノートＣ。
のキースイツチが余分に含まれており、これらノートＣ
Ｏのキースイツチは夫々共通接続されて配線Ｎｌ３を介
してノート入出力兼用端子Ｈｌ３に接続され、ノートＣ
とは区別されるようになつている。ところで、一般ＶＣ
ｌ！盤部分（キースイツチ回路１０）と電気回路部分（
検出回路２０，３０）と゜，′：ニニ朴′．；；◆；＝
↓：：↓；ぶ配線ｎ１〜Ｎｌ３，ｂｌ〜Ｂｌ２は、長く
引き回わされることになり、そこに配線容量Ｃｂ，Ｃｎ
が生じる。

説明の便宜上、プロツク配線ｂ１〜Ｂｌ２側の配線容量
はすべて同じ符号Ｃｂで取扱うことにし、ノート配線ｎ
１〜Ｎｌ３側の配線容量もすべて同じ符号Ｃｎで取扱う
ことにする。しかし、各配線ｂ１〜Ｂｌ２，ｎｌ〜Ｎｌ
３に生じる配線容量は夫々別個のものである。この実施
例では、かかる配線容量Ｃｂ，Ｃｎを積極的に利用する
ように構成している。ノート検出回路２０（第３図）は
、各ノートＣ，Ｂ・・・・・・・・・Ｃ＃，ＣＯ別に設
けられた前記信号源２１（第１，２図）に相当する信号
送出回路２１一１〜２１−１３、前記ノート記憶部２２
（第１，２図）に相当する検出ノート記憶回路２２−１
〜２２−１３、前記記憶ノート抽出部２３（第２図）に
相当するノート優先ゲート回路２３−１〜２３−１３、
及び、前記エンコーダ２４（第２図）に相当するノート
コード送出回路２４０によつて構成されている。

各回路２１−１〜２１−１３，２２−１〜２２−１３，
２３−１〜２３−１３は、ノートＣ及びＣ。に関する回
路２１−１，２２１，２３−１，２１−１３，２２−１
３，２３１３のみ詳細を示したが他の回路２１−２〜２
１−１２，２２−２〜２２−１２，２３−２〜２３１２
も同じ構成である。信号送出回路２１−１〜２１−１３
は各ノート毎に設けられたトランジスタＴＲＡのスイツ
チングによつて電圧ＶＤＤをノート入出力端子Ｈ，〜Ｈ
ｌ３に印加するようになつている。

また、ノート入出力端子Ｈ１〜Ｈｌ３からの出力は検出
ノート記憶回路２２−１〜２２−１３に夫々加えられる
ようになつている。プロツク検出回路３０（第４図Ａ，
ｂ）は、各フロツクＵ５，Ｕ４，・・・・・・・・・Ｐ
２，Ｐｌ別に設けられた前記プロツク記憶部３１（第１
，２図）に相当する検出プロツク記憶回路３１−１〜３
１−１２、前記１プロツク抽出部３２（第１，２図）に
相当するプロツク優先ゲート回路３２−１〜３２１２、
前記記憶及びエンコーダ回路３３（第２図）のエンコー
ダ部分に相当するプロツクコード送出回路３３０、この
プロツクコード送出回路３３０の出力Ｂ，８〜Ｋ２＊を
１時記憶するプロツクコード１時記憶回路３３１（第４
図ｂ）、１時記憶したプロツクコードを前記ノートコー
ド送出回路２４０（第３図）の出力と同期して出力する
プロツクコード出力ゲート回路３３２（第４図ｂ）、及
び、前記プロツク優先ゲート回路３２−１〜３２−１２
で優先的に抽出したプロツクの信号をキースイツチ回路
１０を介してノート検出回路２０に送出する信号送出回
路３４−１〜３４一１２（第４図ａ）によつて構成され
ている。

プロツクＵ５及びＰ１に関する回路３１−１，３２−１
，３４−１，３１−１２，３２−１２のみ詳細を示した
が、他のプロツクＵ４〜Ｐ２の回路３１−２〜３１−１
１，３２−２〜３２−１１，３４−２〜３４−１１も同
じ構成である。なお、第３図及び第４図において、各回
路２１−１〜２１−１３，２２−１〜２２−１３，２３
−１〜２３−１３，３１−１〜３１−１２，３２−１〜
３２−１２，３４−１〜３４−１２、は夫々別体のもの
ではあるが、説明の便宜上、内部の回路構成素子（アン
ド回路やオア回路など）は、動作機能が同一のものに関
してはプロツク種類あるいはノート種類に無関係に同一
符号で表わすことにする。各回路の詳細動作を説明する
前に、本願の添付図面における論理回路の図示方法に関
して説明する。

インバータは第６図ａ１アンド回路は第６図ｂ１オア回
路は第６図Ｄ，ｅｌ遅延フリツプフロツプは第６図ｆの
図法で夫々示されている。アンド回路あるいはオア回路
において、入力線の数が少ない場合は同図Ｂ，ｄに示す
図法を採用し、入力線の数が多い場合は同図Ｃ，ｅの図
法を採用している。同図Ｃ，ｅの図法は、回路の入力側
に１本の入力線をえがき、この入力線と信号ラインを交
叉させ、回路に入力されるべき信号のラインと入力線と
の交叉点を丸印で囲むようにしたものである。従つて同
図ｃの場合、論理式はＸ＝Ａ．・Ｂ・Ｄとなり、同図ｅ
の場合、論理式はＸ＝Ａ＋Ｂ＋Ｃとなる。さて、第３図
、第４図に示す装置においては、前記第１〜第４の４種
類の検出動作状態の実行によつてすべての動作キースイ
ツチの検出が完了するようになつている。

どの状態の動作を実行するかは、各種ステート信号Ｓ。
−Ｓ３によつて指示される。待期ステート信号Ｓ。は第
４の状態（待期状態）を指示し、第１〜第３ステート信
号Ｓ，，Ｓ２，Ｓ３は夫々前記第１、第２、第３の状態
を指示する。各信号Ｓ。−Ｓ３の最小時間幅はクロツク
パルスφＡの発生周期と同じであり、この装置全体がク
ロツクパルスφＡによつて同期されて動作する。クロツ
クパルスφＡの周期は必要に応じて任意に定めることが
できるがこの実施例では２４μＳ程度としている。

このクロツクパルスφＡとは別に低周波クロツクＬＣが
キースイツチ検出動作の繰り返しレートを決めるために
用いられる。このクロツクＬＣの周期は任意に設定可能
であるが例えば２００μＳ〜１ｍＳ程度にすれば、鍵盤
のキースイツチ検出にとつて適当である。第７図は各種
ステート信号ＳＯ−Ｓ３を発生する装置の一例を示した
ものであるが、クロツクエツジ検出回路４１においては
、低周波クロツクＬＣ（任意のデユテイフアクタ）を遅
延フリツプフロツプＤＦ３に加えて１クロツクφ。

だけ遅延するとともにアンド回路Ａ，にも加え、低周波
クロツクＬＣのパルスの立上りをクロツクパルスφＡＶ
Ｃ同期させて検出する。これによつて、クロツクＬＣの
周期で発生しかつクロツクパルスφＡＱ発生周期に相当
するパルス幅を有する起動パルス（微分パルス）ＴＣを
得る。クロツクパルスφＡと起動パルスＴＣの関係は例
えば第８図Ａ，ｂに示すようになつている。第７図のス
テートコントロール回路４２において、遅延７リツプJ
ャ鴻cプＤＦ４，ＤＦ５の出力反転信号Ｑｌ，Ｑ２がと
もに信号１であるときアンド回路Ａｌ２から待期ステー
ト信号Ｓ。が発生される。この待期ステート信号ＳＯが
発生している状態すなわち待期状態において、起動パル
スＴＣが発生するとアンド回路Ａｌ４の出力が信号１と
なり、オア回路０Ｒ５を介して信号１を遅延フリツプフ
ロツプＤＦ４ｌＣ加えて１クロツクφＡ後に出力Ｑ１が
信号１となる。信号Ｑ２は朱だ信号１であるので、アン
ド回路ＡｌＯの条件が成立し、同回路ＡｌＯから第１ス
テート信号Ｓ１が発生される。待期状態から第１の状態
への切換えは、上記のように、起動パルスＴＣによつて
制御される。以下、第３図、第４図に示す実施例の詳細
動作に関して第１図、第８図もともに参照して説明する
。

第８図の期間Ｔｌｖｃ示す待期状態においては、待期ス
テート信号ＳＯ（第８図Ｃ）がプロツク検出回路（第４
図ａ）の各信号送出回路３４−１〜３４−１２に加えら
れ、各回路３４−１〜３４一１２のトランジスタＴＲＢ
をオンにして、プロツク配線ｂ１〜Ｂｌ２の配線容量Ｃ
ｂを夫々放電する。

期間Ｔ２において前述のように第１−スデート信号Ｓ１
が発生されると（第８図ｄ）、同信号Ｓ１はノート検出
回路２０（第３図）の各信号送出回路２１−１〜２１−
１３に加えられ、各回路２１−１〜２１−１３のトラン
ジスタＴＲＡをオンにする。これによつて電圧ＶＤＤが
各端子Ｈ１〜Ｈｌ３を介してキースイツチ回路１０に入
力され、ノート配線ｎｌ〜Ｎｌ３の配線容量Ｃｎを充電
する。同時に、電圧信号（容量Ｃｎの充電電圧）は各キ
ースイツチＫＳのうち動作スイツチのみを介して当該動
作スイツチが所属するプロツクＵ５〜Ｐ１の配線ｂ１〜
Ｂｌ２に導き出され、対応する端子Ｔ１〜Ｔｌ２からプ
ロツク検出回路３０（第４図ａ）に出力される。従つて
、動作スイツチが検出されたプロツクＵ５〜Ｐ１に対応
する端子Ｔ１〜Ｔｌ２にのみ信号１が生じる。第４図ａ
において、各端子Ｔ１〜Ｔｌ２の出力ＴＵ５〜ＴＰｌは
対応する検出プロツク記憶回路３１−１〜３１−１２に
夫々加えられるようになつており、各回路３１−１〜３
１−１２のアンド回路Ａ１に端子Ｔ１〜Ｔｌ２からの信
号が加わる。

同回路Ａ１の他入力側には第１ステート信号Ｓ１が夫夫
加えられているので、動作スイツチが検出されたプロツ
クＵ５〜Ｐ１に対応する回路３１−１〜３１−１２にお
いてのみ、アンド回路Ａ１、オア回路０Ｒ，を介して遅
延フリツプフロツプＤＦｌに信号１が記憶される。例え
ば、動作スイツチが検出されたプロツクがＵ５，Ｕ４，
Ｕ３，Ｐｌの４プロツクであるとすると、回路３１−１
，３１−２，３１−３，３１−１２のフリツプフロツプ
ＤＦｌに夫々信号１が記憶される。以上の第１の状態が
、期間Ｔ２の１クロツクの間に実行される。なお、第１
の状態においてプロツク端子Ｔ１〜Ｔｌ２から各プロツ
ク記憶回路３１−１〜３１１２に１つでも信号１が加え
られると、オア回路０Ｒ７（第４図ａ）でこれを検出し
、動作スイツチが検出されたプロツクが存在することを
表わすエニイプロツク信号ＡＢ（第８図ｇ）を発生する
。

このエニイプロツク信号ＡＢは第７図のステートコント
ロール回路４２のアンド回路Ａｌ８に入力される。この
とき第１ステート信号Ｓ１が発生しているので信号Ｑｌ
，Ｑ２がともに信号１であるからアンド回路Ａ，８の条
件が成立してオア回路０Ｒ６を介して遅延フリツプフロ
ツプＤＦ５の入力Ｄ２を信号１とする。その時フリツプ
フロツプＤＦ４の入力Ｄ１は信号０となつているので、
１クロツクφＡ後の期間Ｔ３（第８図）になると、信号
？とＱ２が信号１となる。従つてアンド回路Ａｌｌの条
件が成立して、第２ステート信号Ｓ２が発生される。こ
のとき検出プロツク記憶回路３１−１〜３１−１２の遅
延フリツプフロツプＤＦｌ（第４図ａ）には前述のよう
に信号１が記憶されているので、対応するプロツク優先
ゲート回路３２−１〜３２−１２のオア回路０Ｒ２には
信号１を記憶したフリツプフロツプＤＦｌから夫々信号
１が入力される。各回路３２−１〜３２−１１のオア回
路０Ｒ２の出力は順次下位の回路３２−２〜３２一１２
のオア回路０Ｒ２に接続゛されているので、信号を記憶
したプロツクが１つでもあれば、優先順位が最下位のプ
ロツクＰ１の優先ゲート回路３２−１２のオア回路０Ｒ
２から信号１が出力され、この信号が記憶プロツクが存
在することを表わすメモリプロツク信号ＭＢとなる（第
８図ｈ）。この信号ＭＢは第７図のステートコントロー
ル回路４２のアンド回路Ａｌ３，Ａｌ５，Ａｌ７に夫々
加えられる。従つて、第２ステート信号Ｓ２が発生した
とき同時にアンド回路Ａ，８の条件が成立し、別の第２
ステート信号Ｓ！が発生される。こうして、期間Ｔ３に
なると第２ステート信号Ｓ２，Ｓ２′が発生され、動作
は第２の状態となる。

第２の状態においては、記憶プロツクのうち単一のプロ
ツクを抽出するわけであるが、この抽出は優先ゲート回
路３２−１〜３２−１２（第４図ａ）における所定の優
先順位に従つて行なわれる。図では、プロツクＵ５，Ｕ
４・・・・・・・・・Ｌ５，Ｌ４・・・・・・・・・Ｐ
２，Ｐｌの順に優先順位を組んである。まず、最土位プ
ロツクＵ５の回路３２−１においてはインバータ１１の
出力は常時信号１となつており、回路３１−１のフリツ
プフロツプＤＦｌから信号１が加えられれば直ちにアン
ド回路Ａ３の条件が成立するようになつている。土位プ
ロツクＵ５〜Ｐ２の記憶回路３１−１〜３１−１１のフ
リツプフロツプＤＦｌの出力は当該プロツクの回路３２
−１〜３２−１１のオア回路０Ｒ２を介して下位プロツ
クＵ４〜Ｐ１の回路３２−２〜３２−１２のインバータ
１１及びオア回路０Ｒ２に順次加えられるようになつて
おり、土位プロツクＵ５〜Ｐ２において信号が記憶され
ると下位プロツクＵ４〜Ｐ１のインバータ１１を介して
信号０をアンド回路Ａ３に加え、同アンド回路Ａ３をイ
ンヒビツトするように、優先接続が完成されている。従
つて、優先ゲート回路３２−１〜３２−１２において単
一の回路（３２−１〜３２−１２のうち１つ）のアンド
回路Ａ３のみから信号１が出力される。プロツクＵ５，
Ｕ４，Ｕ３，Ｐｌで動作スイツチの検出が記憶されてい
るとすると、期間Ｔ３のとき、プロツクＵ５の回路３２
−１のアンド回路Ａ３のみから信号１が出力される。

他のプロツクＵ４〜Ｐ１の回路３２−２〜３２−１２の
アンド回路Ａ３の出力は信号０である。各回路３２−１
〜３２−１２のアンド回路Ａ３の出力はアンド回路Ａ４
及びインバータ１２で反転されてアンド回路Ａ５に入力
される。さて、第２ステート信号Ｓ２は各優先ゲート回
路３２−１〜３２−１２の上記各アンド回路Ａ４，Ａ５
に夫々入力され、別の第２ステート信号Ｓ２′は第３図
ノート検出回路２０の検出ノート記憶回路２２−１〜２
２−１３に夫々入力される。

従つて、期間Ｔ３において、優先ゲート回路３２−１の
アンド回路Ａ４の出力が信号１となり、他の回路３２−
２〜３２−１２のアンド回路ムの出力は信号０である。

こうして、プロツクＵ５の記憶のみが抽出され、その信
号はプロツクコード送出回路３３０及び信号送出回路３
４−１のトランジスタＴＲＣに加えられる。回路３２−
１におけるアンド回路Ａ４の出力は同じプロツクの回路
３１−１のインバータ１３で反転されて、同回路３１−
１のアンド回路Ａ２をインヒビツトする。従つて同回路
３１−１のフリツプフロツプＤＦｌの記憶が解除される
。しかし、他の回路３２−２〜３２−１２のアンド回路
Ａ４の出力は信号０であるため、同じプロツクの回路３
１−２〜３１１２のアンド回路Ａ２にインバータ１３か
ら信号１が加えられ、当該各回路３１−２〜３１−１２
のフリツプフロツプＤＦｌの出力信号が自己保持される
。従つて、プロツクＵ４，Ｕ３，Ｐｌのフリツプフロツ
プＤＦｌの記憶は保持される。また、他の回路３２−２
〜３２−１２のアンド回路Ａ５の出力は信号１となり、
対応する信号送出回路３４−２〜３４−１２の各トラン
ジスタＴＲＤに入力される。こうして、プロツクＵ５の
信号送出回路３４１においてはトランジスタＴＲＣがオ
ンで、トランジスタＴＲＤがオフとなり、プロツクＵ４
〜Ｐ１の信号送出回路３４−２〜３４−１２では夫々ト
ランジスタＴＲＣがオ７で、トランジスタＴＲＤがオン
となる。

従つて、キースイツチ回路１０（第３図）におけるプロ
ツクＵ４〜Ｐ，の入出力端子Ｔ２〜Ｔｌ２に電圧ＶＤＤ
が入力され、配線Ｂ２〜Ｂｌ２の配線容量Ｃｂを充電す
る。

これにより、フロツクＵ４〜Ｐ１のキースイツチ群ＫＳ
に設けられたダイオードＤＤが逆バイアスされるので、
これらのプロツクＵ４〜Ｐ１のキースイツチＫＳはノー
ト配線ｎ１〜Ｎ，３と電気的に遮断される。ところが、
プロツクＵ５の入出力端子Ｔ，はトランジスタＴＲＣを
通してアース電位に下るので、配線ｂ１の容量Ｃｂが放
電され、このプロツクＵ５のキースイツチＫＳに信号０
が入力されることになり、プロツクＵ５における動作キ
ースイツチを介して該キースイツチに対応するダイオー
ドＤＤが導通される。プロツクＵ５の各キースイツチは
夫々ノートＣ，Ｂ・・・・・・・・・ｃ＃に対応してお
り、各ノートの配線ｎ１〜Ｎ，２の配線容量Ｃｎは前記
第１の状態のときに充電されているので、動作キースイ
ツチに対応するノート配線（ｎ１〜Ｎｌ２）の配線容量
Ｃｎが、ダイオードＤＤ→キースイツチ→端子Ｔ１→回
路３４−１のトランジスタＴＲＣを介して放電される。
例えば、プロツクＵ５において、Ｃ音、Ｂ音、Ｅ音の３
キースイツチがオンされているとすると、ノートＣ，Ｂ
，Ｅの配線Ｎｌ，ｎ２，ｎ９の容量Ｃｎが放電され、他
の配線Ｎ３〜Ｎ８、ＮｌＯ〜Ｎｌ３の容量Ｃｎは充電さ
れたままである。従つて、端子Ｈｌ，Ｈ２，Ｈ，から検
出ノート記憶回路２２−１，２２−２，２２−９のイン
バータ１４に信号０が入力され、端子Ｈ３〜Ｈ８，Ｈｌ
Ｏ〜Ｈｌ３から検出ノート記憶回路２２−３〜２２−８
，２２−１０〜２２−１３には信号１が入力される。

こうして、抽出されたプロツクＵ，のプロツク入出力端
子Ｔ１から該プロツクにおける動作スイツチを介して該
動作スイツチに対応するノート入出力端子Ｈ１〜Ｈｌ２
に信号０が伝達され、動作スイツチはどのノートである
かが検出される。検出ノート記憶回路２２−１〜２２−
１３においては、端子Ｈ１〜Ｈｌ３からの信号をインバ
ータ１４で反転してアンド回路Ａ６に入力している。同
回路Ａ６の他の入力には、前記別の第２ステート信号Ｓ
２″が加えられており、上記のようにして検出された動
作スイツチのノートＣ，Ｂ，Ｅに対応する記憶回路２２
−１，２２−２，２２−９においてアンド回路Ａ６、オ
ア回路０Ｒ３を介して遅延′フリツプフロツプＤＦ２に
信号１を記憶する。

以上のようにして、期間Ｔ３において、第２の状態が実
行される。なお、検出ノートを回路２２−１〜２２−１
３に記憶させるために、第２ステート信号Ｓ２とは別の
第２ステート信号Ｓ２′を使用した理由は、記憶プロツ
クが存在するときのみ（ＭＢ＝１）確実に検出ノートを
記憶させるようにし、また後述の第３の状態のときに新
たな記憶がなされないようにするためである。第２の状
態は１クロツクで終了し、次の期間Ｔ４（第８図）ＩＩ
Ｃなると、検出ノートを記憶した回路２２−１，２２−
２，２２−９のフリツプフロツプＤＦ２から信号１が並
列に出力され、ノート優先ゲート回路２３−１，２３−
２，２３一９に加えられる。

この期間Ｔ４のとき第３の状態を実行する。第３の状態
においては、記憶ノートのうち単一のノートを抽出する
わけであるが、この抽出はノート優先ゲート回路２３−
１〜２３−１３における所定の優先順位に従つて行なわ
れる。

図ではノートＣ，Ｂ，Ａ＃・・・・・・・・・ｃ＃，Ｃ
Ｏの順に優先順位を組んである。前記プロツク優先ゲー
ト回路３２−１〜３２−１２と同様に、最上位ノートＣ
のゲート回路２３−１においてはインバータ１５の出力
は常時信号１となつており、記憶回路２２一１のフリツ
プフロツプＤＦ２から信号１が加えられれば直ちにアン
ド回路Ａ８の条件が成立するようになつている。土位ノ
ートｃ−ｃ＃のフリツプフロツプＤＦ，の出力がオア回
路０Ｒ４を介して下位ノートＢ−ＣＯのインバータ１５
に加わつて下位のアンド回路Ａ８を順次インヒビツトす
るように、優先接続が完成されている。また、各記憶回
路２２−１〜２２−１３のフリツプフロツプＤＦ２の出
力は同回路２２−１〜２２−１３のアンド回路Ａ７に加
わるとともに、優先順位土位のノートｃ−ｃ＃の記憶回
路２２−１〜２２−１２のフリツブフロツプＤＦ２の出
力は同回路２２一１〜２２−１２のオア回路０Ｒ４を介
して下位の記憶回路２２−２〜２２−１３のアンド回路
Ａ７の他入力側１Ｃ順次に加わる。また、最土位の記憶
回路２２−１のアンド回路Ａ７には常時信号０が加わる
ようになつており、同回路２２−１のフリツプフロツプ
ＤＦ２の記憶は自己保持されない。しかし、下位の記憶
回路２２−２〜２２−１３のフリップフロツプＤＦ，の
記憶は、それよりも上位の記憶回路２２−１〜２２−１
２のフリツプフロツプＤＦ２の出力信号１によつて自己
保持されるようになつている。従つて、まず期間Ｔ４の
とき、ノートＣの優先ゲート回路２３−１から信号１が
出力され、ノートコード送出回路２４０に加えられる。

このとき他の回路２３−２〜２３−１３の出力は信号０
である。次に期間Ｔ５（第８図）になると、回路２２−
１の記憶は解除されるから、ノートＢの優先ゲート回路
２３−２から信号１が出力される。次のクロツク期間Ｔ
６（第８図）ではノートＢの記憶回路２２−２でも記憶
が解除されるので、信号１を記憶しているノートＥの記
憶回路２２−９の出力信号１が優先ゲート回路２３−９
を通してノートコード送出回路２４０に加えられる。こ
のように第３の状態が、記憶回路２２−１〜２２１３の
記憶ノート数（この例では３個）Ｖｃ相当するクロツク
期間（３クロツク期間Ｔ４〜Ｔ６）だけ連続的に繰返さ
れる。ところで、トランジスタＴＲＡは第１ステート信
号Ｓ１あるいは第３ステート信号Ｓ３のどちらが加えら
れた場合でも駆動されるようになつているため、この実
施例では特別の第３ステート信号Ｓ３を作らずに、第１
、第３兼用ステート信号Ｓ１＋３によつてトランジスタ
ＴＲＡを駆動するようにしている。

まず、第３の状態となる条件は、１クロツク前の状態が
第２の状態かあるいは第３の状態にあることになるので
、第７図のステートコントロール回路４２において、信
号Ｑ２をアンド回路Ａｌ５，Ａｌ６，Ａｌ７に入力する
。この信号Ｑ２が信号１であることは、今の状態が第２
の状態か第３の状態のどちらかであることを表わしてい
る。この信号Ｑ２と前記オア回路０Ｒ２（第４図ａ）か
らメモリプロツク信号ＭＢが発生され、かつ、検出ノー
ト記憶回路２２−１〜２２−１３のフリツプフロツプＤ
Ｆ２に入力される信号１がオア回路０Ｒ８にも夫々加え
られてエニイノート信号ＡＮ（第８図１）が発生されて
いるとき、アンド回路Ａ，５（第７図）の条件が成立す
る。エニイノート信号ＡＮは検出されたノートの信号が
記憶回路２２−１〜２２−１３のいずれかにこれから記
憶されることを表わしている。アンド回路Ａｌ５の条件
が成立するときは必らずアンド回路Ａｌ７の条件も成立
するので、フリツプフロツプＤＦ４，ＤＦ５の入力Ｄｌ
，Ｄ２は信号１となり、１クロツク後に信号Ｑｌ，Ｑ２
がともに信号１となる。信号Ｑｌ，Ｑ２がともに信号１
のとき、第３の状態を実行すべき（実行中）であること
を示している。ま 之た、第３の状態に入つて尚もエニ
イノート信号ＡＮが発生されているときアンド回路Ａｌ
６の出力は信号１となり、信号Ｄｌ，Ｄ２を信号１にし
て、第３の状態を持続すべきであることを指示する。信
号Ｑ１が信号１のときは、第１の状態か第３の １状態
のどちらかであるため、この信号Ｑ１を第１、第３ステ
ート兼用信号Ｓ１＋３として前記トランジスタＴＲＡ（
第３図）に加えるようにしている。なお前記アンド回路
Ａｌ７（第７図）の条件が成立し、アンド回路Ａ，５の
条件が成立しない場合は、再び第２ステート信号Ｓ２，
Ｓｆが発生される。つまり、期間Ｔ４，ｔ５，ｔ６のＲ
ｆｌｊ第３の状態を繰返して、検出ノート記憶回路２２
−１〜２２−１２の記憶ノートをすべて抽出し終えると
、オア回路０Ｒ８（第３図）の出力は信号０となり、工
乏ニイノート信号ＡＮは０となる。このことは、１★
，つのプロツクに関して第３の状態を完了すべきこ・と
を意味する。従つて、まだ記憶プロツクが残つている（
信号ＭＢ＝１）とすれば、再び第２の状態に戻る必要が
あるので、前記アンド回路Ａｌ７の出力にもとづいて再
び第２ステート信号Ｓ２，Ｓ２′を発生させるようにし
ている。この実施例の場合、未だプロツクＵ４，Ｕ３，
Ｐｌの記憶回路３１−２，３１−３，３１−１２に信号
が記憶されているので、期間Ｔ７（第８図）に再ひ第２
ステート信号Ｓ２，Ｓ！が発生される。ところで、前記
期間Ｔ３の第２状態のとき、プロツクＵ５の優先ゲート
回路３２−１（第４図ａ）から信号１が入力されたプロ
ツクコード送出回路３３０では、プロツクＵ５を表わす
プロツクコードＫ２＊〜Ｂ１＊を発生し、このプロツク
コードＫ２＊〜Ｂ，＊を第４図ｂのプロツクコード１時
記憶回路３３１に送出する。

プロツクコード送出回路３３０において、各プロツクＵ
５〜Ｐ，のコードは第１表Ａ欄に示すように鍵盤種類を
表わすコードＫ２，Ｋｌとオクターブ種類を表わすコー
ドＢ３，Ｂ２，Ｂｌの組合せによつて形成される。例え
ば、プロツクＵ５のコードは上鍵盤Ｕのコード０１”と
第５オクターブのコード１１０１”によつて構成され、
ビツトＫ１（Ｋ１＊），Ｂ３（Ｂ３＊），Ｂ１（Ｂ１＊
）が信号１であり、ビツトＫ２（Ｋ２＊），Ｂ２（Ｂ２
＊）が信号０である。

プロツクコード送出回路３３０において、オア回路０Ｒ
９はビツトＫ２＊、オア回路０Ｒ１０はビツトＫ１＊、
オア回路０Ｒ１１はビツトＢ３＊、オア回路０Ｒ１２は
ビツトＢ２＊、オア回路０Ｒ，３はビツトＢ１＊の信号
を夫々出力する。従つて、プロツクＵ５の優先ゲート回
路３２−１の出力信号はオア回路０Ｒ１０，０Ｒ１１，
０Ｒ１３ＶＣ夫々加えられ、ビツトＫ１＊，Ｂ３＊，Ｂ
１＊が夫々信号１となり、プロツクコードＫ２＊，Ｋ１
＊，Ｂ３＊，Ｂ２＊，Ｂ１＊として、プロツクＵ５を表
わすコード６０１１０Ｆ”が出力される。第４図ｂにお
いて、プロツクコード１時記憶回路３３１ほプロツクコ
ードの各ビツトＫ２＊〜Ｂ己毎に記憶回路３３１ａ〜３
３１ｅを有しているが、図ではビツトＫ２＊の記憶回路
３３１ａのみ詳細を示したが、他のビツトＫ１＊〜Ｂ１
＊の記憶回路３３１ｂ〜３３１ｅも記憶回路３３１ａと
同一の構成である。

期間Ｔ３のときプロツクコード送出回路３３０から送出
されたプロツクコードは各ビツトＫ２＊〜Ｂ１＊毎に夫
々記憶回路３３１ａ〜３３１ｅに加えられ、同回路３３
１ａ〜３３１ｅにおいてオア回路０Ｒ１４を介して遅延
フリツプフロツプＤＦ６に記憶される。１クロツク遅延
されて期間Ｔ４のとき７リツプフロツプＤＦ６から記憶
信号が出力されるが、この出力はプロツクコード出力ゲ
ート回路３３２に送出されるとともにアンド回路Ａ，Ｏ
、オア回路０Ｒ１４を介してフリツプフロツプＤＦ６で
自己保持される。

すなわち、アンド回路ＡｌＯ（７）他の入力にほ待期ス
テート・第２ステート兼用信号Ｓ。＋２がインバータ１
６を介して加えられるようになつており、この信号Ｓ。
＋２は待期状態あるいは第２状態以外のときつまり第１
あるいは第３の状態のときは信号０であるので、第３の
状態である期間Ｔ４，ｔ５，ｔ６の間は反転信号が１と
なりアンド回路ＡｌＯの条件が成立してフリツプフロツ
プＤＦ６の記憶が自己保持される。信号Ｓ。＋２は前記
ステートコントロール回路４２（第７図）から発生され
るもので、信号Ｇ−が第１あるいは第３状態のとき信号
０で第２あるいは待期状態のとき信号１となるから、こ
の信号Ｑ１を信号Ｓ。＋２として利用するようにしてい
る。こうして、第８図ｊに示すように期間Ｔ３の第２の
状態のときにプロツクコード送出回路３３０から送出さ
れたプロツクＵ５のプロツクコードＫ２＊〜Ｂ１＊は、
期間Ｔ４〜Ｔ６の第３の状態において第８図ｋに示すよ
うにプロツクコード１時記憶回路３３１で記憶保持され
る。

再び第２の状態に戻る期間Ｔ７においても同記憶回路３
３１のフリツプフロツプＤＦ６で１クロツク遅延された
プロツクＵ５のプロツクコードが同回路３３１から出力
されるが、このコードはプロツクコード出力ゲート回路
３３２（第４図ｂ）で阻止される。すなわち、フロツク
コード各ビツトの１時記憶回路３３１ａ〜３３１ｅから
の記憶出力はプロツクコード出力ゲート回路３３２にお
いてアンド回路Ａ２Ｏ−Ａ２４に夫々加えられており、
同回路Ａ２Ｏ〜Ａ２４の他の入力側にはノート検出回路
２０（第３図）からメモリノート信号ＭＮが加えられる
ようになつており、ノートコードの送出に同期して同ア
ンド回路Ａ２Ｏ−Ａ２４のゲートを開くようになつてい
る。メモリノート信号ＭＮは優先順位最下位のノートＣ
。の優先ゲート回路２３−１３（第３図）のオア回路０
Ｒ４から出力されるものであり、第３の状態において、
検出ノート記憶回路２２−１〜２２−１３のフリツプフ
ロツプＤＦ２から優先ゲート回路２３−１〜２３−１３
を介してノートコード送出回路２４０に信号１が送出さ
れる毎に発生する信号である（第８図Ｌ）。第３図のノ
ートコード送出回路２４０は優先ゲート回路２３−１〜
２３−１３で抽出されたノート名を表わす複数ビツトの
コードＮ４，Ｎ３，Ｎ２，Ｎ，を発生するもので、例え
ば各ノートＣ＃，Ｄ・・・・・・・・・Ｂ，Ｃは前記第
１表のＢ欄に示すような内容でコード化される。ノート
コード送出回路２４０において、オア回路０Ｒ，５，０
Ｒ，６，０Ｒ１７，０Ｒ，８の出力がノートコードの各
ビツトＮ４，Ｎ３，Ｎ２，Ｎ，の信号となるので、各ノ
ートに対応する優先ゲート回路２３−１〜２３−１３の
出力は前記第１表Ｂ欄の内容に応じて必要なオア回路０
Ｒ，，〜０Ｒ１８に入力されるようになつている。従つ
て、第３の状態において回路２４０から送出されるノー
トコードＮ４，Ｎ３，Ｎ２，Ｎｌの内容は、期間Ｔ４の
ときはノートＣを表わす６１１１０―期間Ｔ５のときは
ノートＢを表わす６１１０１１、期間Ｔ６のときはノー
トＥを表わす６０１００″、であり、第８図ｍに示すよ
うに順次送出される。また第８図１に示すようにノート
コードに同期してメモリノート信号ＭＮも送出されてい
る。従つて、第４図ｂのプロツクコード出力ゲート回路
３３２においては、第３の状態のときだけ（期間Ｔ４〜
Ｔ６の間）アンド回路Ａ２Ｏ−Ａ２４のゲートが開放さ
れ、第８図ｎに示すようにフロツクＵ，のプロツクコー
ドＫ２，Ｋｌ，Ｂ３，Ｂ２，Ｂ，が持続的に出力される
。

同時にノートＣ，Ｂ，ＥのノートコードＮ４，Ｎ３，Ｎ
２，Ｎｌも順次出力されており、これらのプロツクコー
ドＫ２〜Ｂ１とノートコードＮ４〜Ｎ１の組合わせキー
コードにより、キースイツチ回路１０における動作キー
スイツチが識別できる。従つて、この動作キースイツチ
を表わすキーコードを利用回路（図示せず）において利
用することができる。このように、連続的な第３の状態
の終了により、１フロツクにおけるキースイツチの検出
が終了し、動作キースィツチのキーコードＮ２〜Ｎ，の
みが時間的に無駄なく順次直列的に送出される。

なお、前記第１表Ｂ欄における第０オクターブである最
低鍵は、キースイツチの配線として便宜土第１オクター
ブに含めてあるので、最低鍵（第０オクターブ）の場合
にはそのプロツクコードを第１表に示すようにＢ３，Ｂ
２，Ｂｌを０，０，０と正しく送出する必要がある。

そこで、プロツクコード出力ゲート回路３３２（第４図
ｂ）におけるビツトＢ１に対するアンド回路Ａ２４の第
３の入力側にインバータ１７を介して第０オクターブの
Ｃ音の信号Ｃ。Ｓを加えるようにしている。信号ＣＯＳ
は第３図のノートＣ。の優先ゲート回路２３一１３の出
力であり、同回路２３−１３の出力が信号１となるとき
、ノートＣ。のノートコードが送出されることを意味す
るので、プロツクコード出力ゲート回路３３２のアンド
回路Ａ２４をインヒビツトしてビツトＢ１をＯとし、第
０オクターブのコードとする。ノートＣＯが抽出されな
いときはインバータ１７の出力は信号１であるので、ア
ンド回路Ａ２４はインヒビツトされることはない。なお
、プロツクコード１時記憶回路３３１ａ，３３１ｂ（第
４図ｂ）の出力すなわち鍵盤コードＫ２，Ｋ，を入力と
するアンド回路Ａ２５は、この実施例を電子楽器に応用
する場合、ベダル鍵盤の音を１音だけ発音させるために
も使用される。すなわち、ペダル鍵盤ＰのコードＫ２，
Ｋｌは６１ビであるので、これをアンド回路Ａ２５で検
出し、検出プロックがペダル鍵盤のものであることを表
わすペダル鍵盤検出信号ＰＣをノート検出回路２０（第
３図）の検出ノート記憶回路２２−１〜２２−１３に送
出する。この信号ＰＣはインバータ１６で反転され信号
０となり、記憶回路２２−１〜２２−１３のアンド回路
Ａ７をインヒビツトする。従つて各記憶回路２２−１〜
２２−１３のフリツプフロツプＤＦ２は自己保持動作を
行なわないので、第２の状態で検出されたペダノＬ盤プ
ロツクの動作スイツチのノートは１クロツク時間しか記
憶されず、記憶ノートのうち最優先順位の１つのノート
だけが抽出されることになる。従つて、ペダル鍵盤の場
合第３の状態は１クロツク時間だけである。ペダル鍵盤
以外のプロツクの場合、信号ＰＣはＯであるから、イン
バータ１８の出力は信号１であり、アンド回路Ａ７はイ
ンヒビツトされない。また、この実施例では、ペダル鍵
盤Ｐが２つのプロツクＰ，，Ｐ２に分けられるので、ペ
ダル音１音発音のためにプロツクＰ２を優先させる機能
も有している。すなわち、第４図ａのプロツク検出回路
３０において、プロツクＰ２の入出力端子Ｔ，ｌからの
信号ＴＰ２をプロツクＰ２の記憶回路３１−１１に加え
るとともにインバータ１９を介してアンド回路Ａ２６を
インヒビツトするようにしている。アンド回路Ａ２６の
他の入力にはプロツクＰ１の入出力端子Ｔｌ２からの信
号ＴＰ，が加えられ、アンド回路Ａ２６がインヒビツト
されないときだけ、同信号ＴＰｌはプロツクＰ１の記憶
回路３１−１２に入力される。これにより、第１の状態
において、プロツクＰｌ，Ｐ２にとともに動作スイツチ
が検出された場合でも、プロツクＰ２の記憶回路３１−
１１にのみ検出信号が記憶されることになり、従つてプ
ロツクＰ１に関しては第２の状態が実行されない。さて
、期間Ｔ７になると、前述のように、再び第２ステート
信号Ｓ２，Ｓ！が発生される。

このときプロツクＵ５の記憶回路３１−１（第４図ａ）
の記憶内容はすでにＯとなつているので、プロツクＵ４
の記憶回路３１−２の記憶信号１が優先ゲート回路３２
−２で抽出され、同回路３２−２のアンド回路Ａ４から
信号１が出力される。こうして期間Ｔ７において、前記
期間Ｔ３のときと同様な第２の状態がプロツクＵ４に関
して実行される。次のクロツク期間Ｔ３（第８図）では
プロツクＵ４の検出ノートに関する第３の状態が実行さ
れる。例えばプロツクＵ４ではノートＢとＡ１プロツク
Ｕ３ではノートＥ、プロツクＰ１でもノートＥのキース
イツチがオンされているとすると、第３図、第４図、第
７図に示す各装置は前述（プロツクＵ５の場合）と同様
に動作して、第８図に示すように各種信号を発生する。
そして、第２の状態、第３の状態を繰返して、期間Ｔｌ
３のとき全動作キースイツチの検出を完了する。すなわ
ち、第８図Ｍ，ｎＶｃ示すように、プロツクＵ４のコー
ドＫ２〜Ｂ１とともにノートＢ，ＡのコードＮ４〜Ｎ１
が順次発生され、次いでプロツクＵ３のコードＫ２〜Ｂ
，とともにノートＥのコードＮ４〜Ｎ１、そしてフロツ
クＰ１のコードＫ２〜Ｂ１とともにノートＥのコードＮ
４〜Ｎ１が発生される。なお第８図では期間Ｔ２のとき
第７図のクロツクエツジ検出回路４１から起動パルスＴ
Ｃが発生しているが、このときの状態は第３の状態であ
るためステートコントロール回路４２のフリツプフロツ
プＤＦ４，ＤＦ５の出力Ｑｌ，Ｑ２がともに信号１であ
り信号Ｑ１？Ｏ；はＯであるので、パルスＴＣは無視さ
れる。期間Ｔｌ３になると、プロツク記憶回路３１−１
〜３１−１２の記憶信号はすべて抽出され尽されてメモ
リプロツク信号ＭＢはＯとなつており、また、ノート記
憶回路２２−１〜２２−１３の記憶信号もすべて抽出さ
れ尽されてエニイノート信号ＡＮもＯとなるので、ステ
ートコントロール回路４２のアンド回路Ａｌ４〜Ａｌ５
の出力はすべて信号Ｏとなり、フリツプフロツプＤＦ４
，ＤＦ５の入力Ｄ，，Ｄ２が信号０となる。従つて、次
のクロツク期間Ｔｌ４のとき、信号可，一酊が夫々信号
１となり、アンド回路Ａ，２から待期ステート信号ＳＯ
が発生されて、各装置は待期状態すなわち第４の状態と
なる。この待期状態において、起動パルスＴＣが発生さ
れると、１クロツク後に前述と同様に第１ステート信号
Ｓ１が発生され（第１、第３ステート兼用信号Ｓ１＋３
も同様に発生され）、再び第１の状態を実行し、次いで
第２、第３の状態を繰返す。

かくして、検出された動作スイツチのキーコードＫ２′
ＫｌｙＢ３７ｌｌＯＮ４ツ０６１１１Ｎ１がノ１ト検出
回路２０（のノートコード送出回路２４０）及びプロツ
ク検出回路３０（のプロツクコード出力ゲート回路３３
２）から順次発生される。なお、低周波クロツクＬＣ（
あるいはパルスＴＣ）の周期は上述のように一連の検出
動作の起動を決めることになるが、もし検出動作の時間
がその周期より長く継続した場合には、その整数倍の周
期によつて繰り返し動作が行なわれる。ところで、上記
の実施例においてはキースイツチ回路１０の配線容量Ｃ
ｂ，Ｃｎに対してノート検出回路２０及びプロツク検出
回路３０の信号送出回路２１−１〜２１−１３、及び３
４−１〜３４−１２から必要な短時間だけ電圧ＶＤＤを
供給しあるいはアース電圧を供給し、容量Ｃｂ，Ｃｎの
充放電を行なつているので、電力は過渡的にしか消費し
ていないことになる。

すなわちキースイツチ回路１０及び他の回路２２−１〜
２２−１３ＶＣおいては定常的な電力を消費しないこと
になり、したがつて電力消費量が減るため、回路設計上
非常に好都合である。しかし、これに限定されず、容量
Ｃｂ，Ｃｎを利用しない構成とした場合でも、この発明
は実施可能である。その一例を以下に説明する。第９図
はこの発明の他の実施例をキースイツチ回路１０に関連
して示す図で、ノート検出回路２０及びプロツク検出回
路３０において信号送出回路２Ｖ−１〜２『−１３，３
４１−１〜３４′−１２以外の回路は図示を詳細したが
第３図、第４図に示すものと同一である。

ノート検出回路２０の信号送出回路２Ｖ−１〜２Ｖ−１
３において、電圧ＶＤＤは抵抗ＲＲを介してキースイツ
チ回路１０のノート入出力端子Ｈ１〜Ｈ，５及び検出ノ
ート記憶回路２２−１〜２２−１３のインバータ１４に
常時印加されるようになつている。従つて、ノート端子
Ｈ１〜Ｈｌ３、ノート配線ｎ１〜Ｎｌ３、ダイオードＤ
Ｄｌ動作キースイツチ及びその動作キースイツチが所属
するプロツクのプロツク配線Ｂ，〜Ｂｌ２並びにプロツ
ク入出力端子Ｔ１〜Ｔｌ２を介して信号１が導き出され
、動作スイツチが検出された各プロツクの信号ＴＵ，〜
ＴＰｌ（＝信号１）が検出プロツク記憶回路３１−１〜
３１−１２（第４図ａ）のアンド回路Ａ，ｌｆＣ印加さ
れる。第１ステート信号Ｓ，が発生され、第１の状態が
実行されると検出プロツクが各記憶回路３１−１〜３１
−１２に夫々記憶される。次いで第２の状態となり、プ
ロツク優先ゲート回路３２−１〜３２一１２（第４図ａ
）で優先的に抽出されたプロツクの信号は当該プロツク
の信号送出回路３４′−１〜３４仁１２（第９図）のト
ランジスタＴＲＣに印加され、該トランジスタＴＲＣを
オンにする。トランジスタＴＲＣがオンとなつたプロツ
クの端子（Ｔ１〜Ｔ，２のいずれか１つ）、プロツク配
線（ｂ１〜Ｂｌ２のいずれか１つ）、及びそのプロツク
における動作キースイツチ並びにダイオードＤＤｌ該動
作スイツチに対応するノート配線Ｎ，〜Ｎｌ３及びノー
ト端子Ｈ，〜Ｈｌ３を介して、該動作スイツチのノート
に対応する信号送出回路２１″−１〜２１／−１３と当
該プロツクの接地されたトランジスタＴＲＣの間が導通
し、動作スイツチのノートに対応するノート記憶回路２
２−１〜２２−１３のインバータ１４に信号０を加える
。これによつて動作スイツチのノートが検出され、記憶
回路２２−１〜２２−１３に記憶され、第２の状態が実
行される。この実施例では、定常的な電力を使用してい
るため、前記容量Ｃｂ，Ｃｎを充放電させるためのトラ
ンジスタＴＲＡ，ＴＲＢなどは設けられていない。以上
の実施例では、この発明を電子楽器の鍵盤における押圧
鍵検出に応用する例に関して説明した。

従つて、ノート検出回路２０及びプロツク検出回路３０
から送出されるプロツクコード及びノートコードすなわ
ちキーコードＫ２〜Ｎ１を利用する利用回路はこの検出
キーコードが指定するピツチの楽音信号を発生するとと
もにその音包音量などを制御する回路である。しかし、
この発明は電子楽器に限らず、コンピユータの入力装置
など多数のスイツチを有する装置一般において応用する
こともでき、スイツチのオン（またはオフ）動作を時間
的に無駄なく効率的に検出することができる。

以上説明したようにこの発明によれば、多数のキースイ
ツチのオン（またはオフ）動作を検出する際に、検出対
象外のスイツチ（例えばオフスイツチ）のために検出時
間を費すことがないため、時間的な無駄が一切生じず極
めて能率的にキースイツチの検出を行なうことができる
。

【図面の簡単な説明】

第１図および第２図はこの発明の基本的概念を説明する
プロツク図、第３図はこの発明の一実施例をキースイツ
チ回路とノート検出回路に関連して示すプロツク図、第
４図Ａ，ｂは同実施例をプロツク検出回路に関して示す
プロツク図、第５図ぱ同実施例におけるキースイツチの
プロツク及びノート別区分を説明する図、第６図は各種
論理回路の表示図法を説明する図、第７図は各種の検出
動作状態を指示するステート信号を発生する装置の一例
を示すプロツク図、第８図は第３図及び第４図の各部動
作を説明するタイミングチヤート、第９図はこの発明の
他の実施例をキースイツチ回路に関連して示す概略プロ
ツク図である。 １・・・・・・キースイツチ群、１０・・・・・・キー
スイツチ回路、２，２０・・・・・・ノート検出回路、
３，３０・・・・・・プロツク検出回路、ＫＳ・・・・
・・キースイツチ、ＤＤ・・・・・・ダイオード、ＴＲ
Ａ−ＴＲＤ・・・・・・トランジスタ、２１−１〜２１
−１３，３４−１〜３４一１２・・・・・・信号送出回
路、２２−１〜２２−１３・・・・・・検出ノート記憶
回路、２３−１〜２３−１３・・・・・・ノート優先ゲ
ート回路、２４０・・・・・・ノートコード送出回路、
３１−１〜３１−１２・・・・・・検出フロツク記憶回
路、３２−１〜３２−１２・・・・・・プロック優先ゲ
ート回路、３３０・・・・・・゛フロツクコード送出回
路、３３１・・・・・・プロツクコード１時記憶回路、
３３２・・・・・・フロツクコード出力ゲート回路、４
１・・・・・・クロツクエツジ検出回路、４２・・・・
・・ステートコントロール回路。

Claims (1)

1. 【特許請求の範囲】 １ 多数のキースイッチを複数のキースイッチから成る
   複数のブロックに区分し、動作キースイッチが存在する
   すべてのブロックを並列的に同時に検出する第１の動作
   と、検出されたブロックのうち単一のブロック毎に順次
   に当該ブロック内における動作キースイッチの位置を検
   出する第２の動作とを、順次実行し、前記単一のブロッ
   クとそのブロック内の動作キースイッチの位置との組合
   わせにより動作キースイッチを知るようにしたキースイ
   ッチ動作検出方法。 ２ 特許請求の範囲第１項記載のキースイッチ動作検出
   方法において、前記第２の動作において検出した１ブロ
   ック内の動作キースイッチの位置を１時記憶し、次いで
   、前記ｌ時記憶した位置の信号を１つずつ順次抽出する
   第３の動作を実行し、その後、前記第１の動作で検出さ
   れたブロックのうち別の１ブロックに関して前記第２の
   動作を実行すると共に前記第３の動作を実行し、以後、
   前記第１の動作のとき検出した残りのすべてのブロック
   に関して前記第２の動作及び第３の動作を繰返し実行し
   、全キースイッチ中の動作キースイッチを１つずつ順次
   検出するようにしたキースイッチ動作検出方法。 ３ 特許請求の範囲第１項記載のキースイッチ動作検出
   方法において、前記第２の動作において検出した１ブロ
   ック内の動作キースイッチの位置を１時記憶し、次いで
   、前記１時記憶した位置の信号を１つずつ順次抽出し、
   この抽出にともなつてこの抽出した位置を表わすコード
   信号及び第２の動作における前記１ブロックを表わすコ
   ード信号を共に発生する第３の動作を実行し、この第３
   の動作の実行にともなつて発生される前記両コード信号
   により、動作キースイッチを特定するキーコードを順次
   得るようにしたキースイッチの動作検出方法。