JPS594065A - Integrated circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はエミッタカップルドロジックの基準レベルを出
力するマスクスライスＬＳＩの基準レベル供給回路を構
成する集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION (1) Technical Field of the Invention The present invention relates to an integrated circuit that constitutes a reference level supply circuit for a mask slice LSI that outputs a reference level for emitter-coupled logic.
（２）技術の背景
デジタル回路技術の進歩に伴い高速での処理が要求され
ている。これらの高速処理にはエミッタカップルドロジ
ック（以下ＥＣＬと呼ぶ）が一般的によく用いられてい
る。一方、半導体集積回路の技術の進歩により、ＥＣＬ
のマスクスライスＬＳＩも実用化されている。このＥＣ
ＬマスクスライスＬＳＩは目的に応じた高速処理が可能
であり、さらに小型になるという特徴を有している。(2) Technical Background With the advancement of digital circuit technology, high-speed processing is required. Emitter-coupled logic (hereinafter referred to as ECL) is commonly used for these high-speed processes. On the other hand, due to advances in semiconductor integrated circuit technology, ECL
A mask slice LSI has also been put into practical use. This EC
The L-mask slice LSI is capable of high-speed processing depending on the purpose and has the characteristics of being compact.
（３）従来技術と問題点
ＥＣＬ回路は電圧値によって入力信号がハイ（Ｈ）レベ
ル、ロー（Ｌ）レベルを判別するため基準電圧を必要と
する。またＥＣｌ−回路を駆動するための電流源を必要
とするものもある。そのため、ＥＣＬ回路には基準電圧
を発生し、さらに駆動用の電流源を有するバイアス回路
が必要である。(3) Prior Art and Problems The ECL circuit requires a reference voltage to determine whether an input signal is at a high (H) level or a low (L) level based on the voltage value. Others require a current source to drive the ECl-circuit. Therefore, the ECL circuit requires a bias circuit that generates a reference voltage and also has a current source for driving.
従来、マスクスライスＬＳＩにおけるＥ ＣＩ−回路の
バイアス回路は各セル内に配置され、セル内のゲート回
路に基準電圧と駆動用バイアス電流を供給していた。第
１図（ａｌ、 （ｂ）はマスクスライスＬＳＩのセル構
成並びにセル内の配置図を示す。Conventionally, a bias circuit of an ECI-circuit in a mask slice LSI is placed in each cell, and supplies a reference voltage and a driving bias current to a gate circuit in the cell. FIGS. 1(a) and 1(b) show the cell configuration and layout inside the cell of a mask slice LSI.
ＬＳＩのチップＣＨＰ上に例えば５×５のセルＣが配置
し、その外周にポンディングパッドＢＰが配置している
。各セルＣは第１図（ｂｌに示す如く４個のゲート回路
Ｇがバイアス回路ＢＣをはさんで構成してなる。■セル
は例えば４個のＯＲ。For example, a 5×5 cell C is arranged on an LSI chip CHP, and a bonding pad BP is arranged around its outer periphery. Each cell C is composed of four gate circuits G sandwiching a bias circuit BC as shown in FIG.
ＮＯＲゲートとバイアス回路ＢＣからなるその回路によ
ってＯＲ，ＮＯＲゲートが動作する。The circuit consisting of the NOR gate and the bias circuit BC operates the OR and NOR gates.
他の従来の構成においては、ＬＳＩ外部の回路と結合す
る外部用セルとＬＳＩ内部での論理処理を行う内部用セ
ルに分けられ、これらのセルが前述のバイアス回路をそ
れぞれ有する。外部用セルは外部回路とのロジックレベ
ルを一定に保つため、基準の電圧レベル値を出力するバ
イアス回路を有し、内部用セルは外部回路との結合がな
いため簡単なバイアス回路を有していた。In other conventional configurations, the LSI is divided into external cells that connect with circuits outside the LSI and internal cells that perform logic processing within the LSI, and each of these cells has the aforementioned bias circuit. External cells have a bias circuit that outputs a reference voltage level value in order to maintain a constant logic level with the external circuit, while internal cells have a simple bias circuit because they are not coupled to the external circuit. Ta.
第２図はそのセル構成を示す。インターナルセルＩＮＣ
の外周にエクスターナルセルＥＸＣが配置し、さらにそ
の外部にポンディングパッドＢＰが配置している。FIG. 2 shows the cell configuration. internal cell inc
An external cell EXC is arranged on the outer periphery of the cell EXC, and a bonding pad BP is further arranged outside of the external cell EXC.
第３図は外部用セルＥＸＣ，内部用セルＩＮＣの各ゲー
ト回路Ｇが必要とする基準電圧値を発生するバイアス回
路ＢＣの回路構成を示す。バイアス回路ＢＣの出力ＶＢ
Ｂは各ゲート回路の基準入力端子に入力している。FIG. 3 shows the circuit configuration of a bias circuit BC that generates a reference voltage value required by each gate circuit G of the external cell EXC and the internal cell INC. Output VB of bias circuit BC
B is input to the reference input terminal of each gate circuit.
第４図（８）はバイアス回路ＢＣ１（ｂｌ、 （Ｃ１は
ゲート回路Ｇ、（ｄｌは前記バイアス回路、ゲート回路
のセル上の構成をそれぞれ示す。バイアス回路ＢＣはト
ランジスタＴｒ＋’、Ｔｒ２’と抵抗ｒｌ。FIG. 4 (8) shows the bias circuit BC1 (bl), (C1 is the gate circuit G, (dl is the bias circuit and the structure on the gate circuit), respectively. The bias circuit BC consists of the transistors Tr+', Tr2' and the resistor. rl.
ｒ２．ｒ３よりなりトランジスタによる負帰還回路によ
って定電圧ｖｅ８を発生し第４図（ｄｌに示すようにセ
ル上のゲート回路Ｇの中間に配置する。第４図（ｂｌの
ゲート回路はトランジスタＴ ｒ Ｇ ＋ 。r2. r3, a constant voltage ve8 is generated by a negative feedback circuit using a transistor, and placed in the middle of the gate circuit G on the cell as shown in FIG. 4 (dl).The gate circuit in FIG. .
ＴｒＧ＋＋、、抵抗ＲＧ ＋ 〜ＲＧ ３よりなり、ト
ランジスタＴｒＧ３．ＴｒＧａのベースが第４図（ｄ）
における入力Ｇ、８であり、トランジスタＴｒＧ１’の
エミッタが第４図（ｄｌにおける正出力Ｇ十、トランジ
スタＴ ｒ Ｇ ２のエミッタが負出力Ｇ−である。TrG++, , resistors RG + to RG3, and transistors TrG3. The base of TrGa is shown in Figure 4(d).
4, the emitter of the transistor TrG1' is the positive output G+ in FIG. 4 (dl), and the emitter of the transistor TrG2 is the negative output G-.
またトランジスタＴ ｒ Ｇ ｌｉのベースにバイアス
回路ＢＣの出力■酔が入力する。第４図ｔＣ）のゲート
回路は（ｂ）に示したゲート回路のトランジスタＴｒＧ
３．Ｔｒ’Ｇａ、ＴｒＧ５のエミッタと抵抗ＲＧ３間に
トランジスタＴ ｒ Ｇ ６を挿入したものであり、そ
のゲートは駆動用のバイアス人力■。５となる。Further, the output voltage of the bias circuit BC is input to the base of the transistor T r G li. The gate circuit in Figure 4 tC) is the transistor TrG of the gate circuit shown in (b).
3. A transistor TrG6 is inserted between the emitters of Tr'Ga and TrG5 and the resistor RG3, and its gate is biased manually for driving. It becomes 5.
前述の従来の方式は複数個のゲート例えば４個のゲート
に１個のバイアス回路から基準電圧を供給している。こ
の供給方式は複数の基準電圧発生回路を有するため多く
の電力を必要とする問題を有している。In the conventional method described above, a reference voltage is supplied to a plurality of gates, for example, four gates, from one bias circuit. This supply method has a problem in that it requires a large amount of power because it includes a plurality of reference voltage generating circuits.
理想的には１個のバイアス回路よりチップ上の全ゲート
に電圧を供給する方式が望まれる。しかしながら、バイ
アス回路の駆動能力等によって一つのバイアス回路から
は前述のように複数個例えば４個程が供給される。Ideally, a method is desired in which one bias circuit supplies voltage to all gates on the chip. However, depending on the driving ability of the bias circuit, one bias circuit supplies a plurality of, for example, about four, as described above.
（４）発明の目的
本発明は前記問題を解決するものであり、その目的は消
費する電力が少なく、電源電圧の変動によって誤動作し
ないＥＣＬのマスクスライスＬＳＩの基準レベル供給回
路を構成する集積回路を提供することにある。(4) Purpose of the Invention The present invention solves the above problems, and its purpose is to provide an integrated circuit constituting a reference level supply circuit for an ECL mask slice LSI that consumes less power and does not malfunction due to fluctuations in power supply voltage. It is about providing.
（５）発明の構成
本発明の特徴とするところは、複数の内部セルと、該複
数の内部セルに対して共通に設けられ、所定電圧を発生
ずるバイアスセルと、該バイアスセルで発生した該所定
電圧を該内部セルに供給するバイアスバッファ回路を有
することを特徴とする集積回路にある。(5) Structure of the Invention The present invention is characterized by a plurality of internal cells, a bias cell that is provided in common to the plurality of internal cells and generates a predetermined voltage, and a bias cell that generates a predetermined voltage. The integrated circuit has a bias buffer circuit that supplies a predetermined voltage to the internal cells.
（６）発明の実施例 以下図面を用いて本発明の詳細な説明する。(6) Examples of the invention The present invention will be described in detail below using the drawings.
第５図は本発明の第１の実施例のセルの構成を示す。チ
ップＣＨＰ上にエクスターナルセルＥＸＣ，基準電圧発
生用バイアスセルＳＢＣ，複数のインターナルセルＩＮ
Ｃが順次配置している。FIG. 5 shows the structure of a cell according to the first embodiment of the present invention. External cell EXC, reference voltage generation bias cell SBC, and multiple internal cells IN on chip CHP
C are arranged sequentially.
エクスターナルセルＥＸＣは外部回路との結合用のセル
であり、そのバイアス電圧はバイアスセルＳＢＣより入
力する。インターナルセルＩＮＣは内部ロジック回路に
おけるセルであり、インターナル用バイアスバッファＩ
ＮＢを有している。インターナル用バイアスバッファＩ
ＮＢはバイアスセルＳＢＣより得られる基準電圧をイン
ターナルセル内（ｊ）’ｙニート回路に入力１−るため
のバッファ回路である。１個の基準電圧発生用バイアス
セルＳＢＣは複数のインターナルセルの各バイアスバッ
ファＩＮＢに基準電圧を出力する。External cell EXC is a cell for coupling with an external circuit, and its bias voltage is input from bias cell SBC. Internal cell INC is a cell in the internal logic circuit, and internal bias buffer I
Has NB. Internal bias buffer I
NB is a buffer circuit for inputting the reference voltage obtained from the bias cell SBC to the (j)'y neat circuit in the internal cell. One reference voltage generation bias cell SBC outputs a reference voltage to each bias buffer INB of a plurality of internal cells.
第６図は本発明の第２の実施例の回路構成図を示す。バ
イアスセルＳＢＣ内の基準電圧発生用バイアスセルＳＢ
Ｃは基準電圧■８８′を発生し、インターナルバッファ
ＩＮＢを介してインターナルセルＩＮＣ内のゲート回路
Ｇに基準電圧■８Ｂを出力する。FIG. 6 shows a circuit diagram of a second embodiment of the present invention. Bias cell SB for reference voltage generation in bias cell SBC
C generates a reference voltage ■88' and outputs a reference voltage ■8B to the gate circuit G in the internal cell INC via the internal buffer INB.
第７図は本発明の第３の実施例の回路図を示す。FIG. 7 shows a circuit diagram of a third embodiment of the invention.
バイアスセルＳＢＣ部は基準電圧発生バイアス回路５Ｂ
ＣＣを構成し、第１の電源■ｃｏと第２の電源■旺は抵
抗Ｒ１とトランジスタＴｒ２の直列回路、抵抗Ｒ２，Ｒ
３とトランジスタＴｒ＋と抵抗Ｒ４とトランジスタＴｒ
３と抵抗Ｒ６の直列回路、トランジスタＴｒａとダイオ
ードＤ、＋、Ｄ２と抵抗Ｒ９とトランジスタＴｒｓと抵
抗Ｒ８とダイオードＤ３のそれぞれの直列回路によって
接続しており、さらにインターナル用バイアスバッファ
回路群ｌＮＢ５によってそれぞれトランジスタのＴ ｒ
ｎ ｏ とダイオードＤｎｏ、Ｄｎ＋と抵抗Ｒｎｏ
とトランジスタＴｒｎ＋と抵抗Ｒｎ＋とダイオードＤｎ
２の直列回路によって接続している。The bias cell SBC section is a reference voltage generation bias circuit 5B.
A first power supply CO and a second power supply CO constitute a CC, and the first power supply CO and the second power supply O are a series circuit of a resistor R1 and a transistor Tr2, and resistors R2 and R
3, transistor Tr+, resistor R4, and transistor Tr
3 and a resistor R6, a transistor Tra, a diode D, +, D2, a resistor R9, a transistor Trs, a resistor R8, and a diode D3. T r of each transistor
n o and diode Dno, Dn+ and resistor Rno
, transistor Trn+, resistor Rn+, and diode Dn
They are connected by two series circuits.
また、抵抗Ｒ２と抵抗Ｒ３の接続点はトランジスタＴｒ
ａのベースとトランジスタＴｒ１ｏ〜Ｔｒｎｏ、抵抗Ｒ
１とトランジスタＴｒ２のコレクタの接続点はトランジ
スタＴ ｒ ５１ Ｔ ｒ Ｉ＋Ｔｒ ＋ ｏ−Ｔｒ
ｎ ｏのベースにそれぞれ接続している。さらにトラン
ジスタＴ ｒ ２のベースはトランジスタＴｒ３のコレ
クタに接続している。トランジスタＴｒ＋のエミッタは
抵抗Ｒ４を介してトランジスタＴｒ２のベースに接続し
、そのコレクタはトランジスタＴｒ＋のコレクタに接続
している。トランジスタＴｒ２のベースは抵抗Ｔｒ５を
介して電源ｖＦＥに接続している。トランジスタＴ ｒ
＋ （７）ニア し’）少電流が増加すると当然エミ
ッタ電流も増加する。エミッタ電流が増加することによ
りトランジスタＴｒ２のベース電流も増加する。Furthermore, the connection point between the resistor R2 and the resistor R3 is the transistor Tr.
The base of a, transistors Tr1o to Trno, and resistor R
The connection point between the collector of the transistor Tr 1 and the collector of the transistor Tr2 is the transistor Tr 51 Tr I+Tr + o-Tr
It is connected to the base of no. Further, the base of the transistor Tr2 is connected to the collector of the transistor Tr3. The emitter of the transistor Tr+ is connected to the base of the transistor Tr2 via a resistor R4, and the collector thereof is connected to the collector of the transistor Tr+. The base of the transistor Tr2 is connected to the power supply vFE via a resistor Tr5. Transistor T r
+ (7) Near +') As the small current increases, the emitter current naturally increases. As the emitter current increases, the base current of the transistor Tr2 also increases.
さらに、そのコレクタ電流が増加する。これによりトラ
ンジスタＴｒ＋のベース電圧が低下しトランジスタＴｒ
＋のコレクタ電流は減少する。すなわち、トランジスタ
Ｔｒ＋、Ｔｒ２と抵抗Ｒ４は負帰還の回路を構成してお
りトランジスタＴｒ＋のコレクタに流れる電流はほぼ一
定となる。すなわちこの回路構成によって抵抗Ｒ２，Ｒ
３に流れる電流は電源電圧によらずほぼ一定となり、ト
ランジスタＴｒ ａ、Ｔｒ ＋ ｏＡ＋Ｔｒｎ ａのベ
ース電流が一定となる。トランジスタＴｒ４．Ｔｒｉ。Furthermore, its collector current increases. As a result, the base voltage of the transistor Tr+ decreases, and the transistor Tr+
+ collector current decreases. That is, the transistors Tr+, Tr2 and the resistor R4 form a negative feedback circuit, and the current flowing to the collector of the transistor Tr+ is approximately constant. That is, with this circuit configuration, the resistors R2, R
The current flowing through the transistors 3 is approximately constant regardless of the power supply voltage, and the base currents of the transistors Tr a and Tr + oA + Trna are constant. Transistor Tr4. Tri.
〜Ｔｒｎｏのエミッタは第１のバイアス電圧として出力
しており、前述の理由によりこの出力もほぼ一定となる
。The emitter of ~Trno outputs the first bias voltage, and for the reason mentioned above, this output is also approximately constant.
トランジスタＴｒ ａ、 Ｔｒ ＋ ｏ−Ｔｒ’ｎ ｏ
のエミッタにはダイオードＤＩ、Ｄ２１ ＤＩ ｏ〜
Ｄｎｏ・ Ｄ＋＋〜Ｄｎ＋が接続されて第２バイアス電
圧として出力しており、この電圧も当然の結果はぼ一定
となる。例えば第１の電源電圧が約−１，３Ｖであるな
らば第２の電源電圧は約−２，８Ｖとなる。Transistor Tr a, Tr + o-Tr'no
The emitter of is a diode DI, D21 DI o~
Dno.D++ to Dn+ are connected and output as a second bias voltage, and this voltage also naturally remains approximately constant. For example, if the first power supply voltage is about -1.3V, the second power supply voltage is about -2.8V.
トランジスタＴｒ ５． Ｔ ｒ ＋ ＋ 〜ＴＲｎ
＋のエミッタは第３の電源電圧として出力している。こ
の電圧もほぼ一定となり、第１の電源電圧が約−１，３
■のときには約−３，７Ｖを出力する。Transistor Tr 5. T r + + ~TRn
The + emitter outputs the third power supply voltage. This voltage also becomes almost constant, and the first power supply voltage is about -1.3
In case (2), approximately -3.7V is output.
トランジスタＴＲ３は温度補償用のトランジスタであり
、ダイオードＤ３と関係して温度補償を行う。例えばチ
ップ上のダイオードの接合面積とトランジスタのエミッ
ターベース間の接合面積を変えて、そこに流れる電流が
温度によって変化することにより補償を行っている。前
述の補償はダイオードの接合、トランジスタのエミッタ
ーベース間の接合に流れる電流密度によって温度特性が
変化することを利用したものである。これらの動作は１
９７３年１０月発行のＩＥＥＥジャーナルオブソリノド
ステートサーキソトの３６２頁乃至３６７頁に掲載の論
文［従来のＥＣＬの欠点を除去した完全補償ＥＣＬＪ
（著者ミラー、オウエンズ及びフェルホフシュタット
）に開示さている。Transistor TR3 is a temperature compensation transistor, and performs temperature compensation in association with diode D3. For example, compensation is achieved by changing the junction area of the diode on the chip and the junction area between the emitter base of the transistor and the current flowing there changes with temperature. The above-mentioned compensation utilizes the fact that the temperature characteristics change depending on the current density flowing through the junction of the diode and the junction between the emitter and base of the transistor. These actions are 1
A paper published on pages 362 to 367 of the IEEE Journal of Solinod State Circulation published in October 19973 [Completely compensated ECLJ that eliminates the drawbacks of conventional ECL]
(authors Miller, Owens and Verhofstadt).
前述の回路において、第１のバイアス電圧はＥＣＬ回路
のＨレベル、Ｌレベルを判別する基準電圧として用いら
れる。第２のバイアス電圧はＥＣＬの入力が複数個直列
接続した場合、すなわちシリーズゲートの場合の基準電
圧である。第３のバイアス電圧は各デー１−回路を動作
させるためのバイアス用として用いられる。なお、第２
．第３のバイアス電圧は使用する各ゲート回路によって
は必要としない場合がある。In the circuit described above, the first bias voltage is used as a reference voltage for determining the H level and L level of the ECL circuit. The second bias voltage is a reference voltage when a plurality of ECL inputs are connected in series, that is, in the case of a series gate. The third bias voltage is used for biasing each data 1-circuit to operate. In addition, the second
．． The third bias voltage may not be necessary depending on each gate circuit used.
バイアスバッファ回路群ｌＮＢ５は複数のバイアスバッ
ファＩＮＢよりなり、１（固のノマイアス回路ＩＮＢは
トランジスタＴｒｎｏ、Ｔｒｎ＋、ダイオードＤｎｏ、
Ｄｒｚ＋ Ｄｎｚ、抵抗Ｒｎ ｎ。The bias buffer circuit group INB5 is composed of a plurality of bias buffers INB.
Drz+Dnz, resistance Rn n.
Ｒｎ＋よりなる。このバイアスバッファ回路群ｌＮＢ５
の動作については、前述したが更に詳しく説明すると、
トランジスタＴｒ＋ｏ＝Ｔｒｎ。Consists of Rn+. This bias buffer circuit group lNB5
The operation of is described above, but I will explain it in more detail.
Transistor Tr+o=Trn.
はエミッタホロアを構成し、エミッタが内部セルの基準
電圧の出力端子となっている。エミッタホロアであるの
で、このトランジスタは電流増幅動作で電圧利得はほぼ
１となり、電圧”８８′とほぼ等しい電圧を出力する。constitutes an emitter follower, and the emitter serves as an output terminal for the reference voltage of the internal cell. Since this transistor is an emitter follower, the voltage gain is approximately 1 due to current amplification operation, and it outputs a voltage approximately equal to the voltage "88'."
トランジスタＴｒｏｔ〜Ｔｒｎ＋もエミッタホロアを構
成し、電圧ＶｃＳ ′が印加されているので、そのエミ
ッタはその電圧にほぼ等しい電圧用が出力する。すなわ
ち、外部用基準電圧出力も同様の回路を有しており内部
セル用基準電圧並びにバイアス電圧と外部用基準電圧電
圧はほぼ等しい電圧値となる。The transistors Trot to Trn+ also constitute emitter followers, and since the voltage VcS' is applied, their emitters output a voltage approximately equal to that voltage. That is, the external reference voltage output also has a similar circuit, and the internal cell reference voltage and bias voltage have approximately the same voltage value as the external reference voltage.
（７）発明の効果
前述より明らかなように本発明は複数個のゲートセルに
一つの基準電圧発生機能を有するバイアスセルＳＢＣを
有し、そのバイアス回路の基準電圧出力をバイアスバッ
ファ回路を介して各ゲート回路Ｇに電圧供給するもので
あり、従来のものと比較してバイアス回路の数が少なく
、消費電力が低下している。さらに、本発明によれば基
準電圧発生回路の数も少なくなっているので電源変動に
対するＬＳＩの信頼性も高くなる。(7) Effects of the Invention As is clear from the foregoing, the present invention has a bias cell SBC having a reference voltage generation function for a plurality of gate cells, and the reference voltage output of the bias circuit is transmitted to each gate cell through a bias buffer circuit. This circuit supplies voltage to the gate circuit G, and has fewer bias circuits than the conventional circuit, resulting in lower power consumption. Furthermore, according to the present invention, the number of reference voltage generation circuits is reduced, so the reliability of the LSI against power supply fluctuations is also increased.
第１図、第２図は従来のチップにおけるセル構成図、第
３図はバイアス供給の回路構成図、第４図（ａ）はバイ
アス回路、第４図（ｂｌ、 （Ｃ）はゲート回路、第４
図（ｄｌはセル上のバイアス回路、ゲート回路の配置構
成図、第５図は本発明の第１の実施例のセル配置構成図
、第６図は本発明の第２の実施例のバイアス供給の回路
構成図、第７図は本発明の第３の実施例のバイアス回路
図である。
ＥＸＣ・・・エクスターナルセル、 ＳＢＣ・・・バイ
アスセル、ハ゛イアス回路、 ＩＮＢ・・・インター
ナルハソファ、 Ｇ・・・ゲート回路、ＲＩ”Ｒｅ’、
Ｒ＋ ｏ−Ｒｎ ｏ、 Ｒ＋ ＋〜Ｒｎ ＋ ０
・・抵抗、 Ｄ Ｉ〜Ｄ ３．Ｄ ＋ ｏ〜Ｄｎ ｏ。
ＤＩＩ−Ｄｎｌ、Ｄ１２〜Ｄｎ２・・・ダイオード、
Ｔｒ ＋〜Ｔｒ ５．Ｔｒ Ｉ ｏ−Ｔｒｎ ｏ。
Ｔｒ１１〜Ｔｒｎ１゛・°トランジスタ。
第４図（Ｃ）
−３１３−
第５ｒｙｊ
ＨＰFigures 1 and 2 are cell configuration diagrams in a conventional chip, Figure 3 is a bias supply circuit configuration diagram, Figure 4 (a) is a bias circuit, Figure 4 (bl, (C) is a gate circuit, Fourth
(dl is a bias circuit on the cell, a layout diagram of the gate circuit, FIG. 5 is a cell layout diagram of the first embodiment of the present invention, and FIG. 6 is a bias supply diagram of the second embodiment of the invention. FIG. 7 is a bias circuit diagram of the third embodiment of the present invention. EXC...external cell, SBC...bias cell, bias circuit, INB...internal filter, G ...gate circuit, RI"Re',
R+ o-Rn o, R+ + ~ Rn + 0
...Resistance, DI~D 3. D + o ~ Dno. DII-Dnl, D12-Dn2...diode,
Tr + ~ Tr 5. Tr I o-Trno. Tr11~Trn1゛・°transistor. Figure 4 (C) -313- 5th ryj HP
Claims (2)
通に設けられ、所定電圧を発生するバイアスセルと、該
バイアスセルで発生した該所定電圧を該内部セルに供給
するバイアスバッファ回路を有することを特徴とする集
積回路。(1) A plurality of internal cells, a bias cell that is provided in common to the plurality of internal cells and generates a predetermined voltage, and a bias buffer circuit that supplies the predetermined voltage generated in the bias cell to the internal cell. An integrated circuit characterized by having:
所定電圧は該エミッタ結合論理ゲートの基準電圧として
用いられるように構成されていることを特徴とする特許
請求の範囲第１項記載の集積回路。(2) The integrated circuit according to claim 1, wherein the internal cell includes an emitter-coupled logic gate, and the predetermined voltage is configured to be used as a reference voltage for the emitter-coupled logic gate. circuit.
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112778A JPS594065A (en) | 1982-06-30 | 1982-06-30 | Integrated circuit |
| EP83303805A EP0098173B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| DE89202020T DE3382727D1 (en) | 1982-06-30 | 1983-06-30 | Integrated semiconductor circuit arrangement. |
| DE8383303805T DE3381460D1 (en) | 1982-06-30 | 1983-06-30 | INTEGRATED SEMICONDUCTOR CIRCUIT ARRANGEMENT. |
| DE89202021T DE3382726D1 (en) | 1982-06-30 | 1983-06-30 | Integrated semiconductor circuit arrangement. |
| EP89202021A EP0344873B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| EP89202020A EP0348017B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| US07/229,724 US4904887A (en) | 1982-06-30 | 1988-08-04 | Semiconductor integrated circuit apparatus |
| US07/325,914 US4952997A (en) | 1982-06-30 | 1989-03-20 | Semiconductor integrated-circuit apparatus with internal and external bonding pads |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112778A JPS594065A (en) | 1982-06-30 | 1982-06-30 | Integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS594065A true JPS594065A (en) | 1984-01-10 |
| JPH0345545B2 JPH0345545B2 (en) | 1991-07-11 |
Family
ID=14595258
Family Applications (1)
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|---|---|---|---|
| JP57112778A Granted JPS594065A (en) | 1982-06-30 | 1982-06-30 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594065A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62291666A (en) * | 1986-06-11 | 1987-12-18 | Canon Inc | Developer and developing method |
| JPS63226942A (en) * | 1987-03-16 | 1988-09-21 | Nippon Denso Co Ltd | Linear array |
| JPH02134845A (en) * | 1988-11-15 | 1990-05-23 | Nec Corp | Ecl type semiconductor integrated circuit device |
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| JPH04253366A (en) * | 1991-01-29 | 1992-09-09 | Toshiba Corp | Gate array device, input circuit, output circuit, and voltage step down circuit |
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1982
- 1982-06-30 JP JP57112778A patent/JPS594065A/en active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS58142559A (en) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | Semiconductor integrated circuit device |
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| CN111901904B (en) * | 2020-08-05 | 2022-07-19 | 大陆汽车电子(长春)有限公司 | Defrosting control method for heatable glass |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0345545B2 (en) | 1991-07-11 |
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